JPH0713507A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＲＴにキャラクタ画像の表示期間中に、Ｄ
ＭＡＣ等とアクセスできる画像処理装置を提供する。 【構成】 ラスタ走査方式のＣＲＴと、複数のキャラク
タ画像データ用の第１メモリと、キャラクタ画像を特定
する識別情報と、上記画像が連続して何回表示されるか
についての属性データとを記憶する第２メモリと、走査
位置の検出手段と、走査位置に基づいて識別情報及び属
性データを第２メモリから読み出す第１信号生成手段
と、読み出した識別情報に対応するキャラクタ画像デー
タであって、走査位置に対応するラインのデータを第１
メモリから読み出す第２信号生成手段と、第１メモリか
らのデータを記憶する第３メモリと、属性データに基づ
いて定められる回数だけ、第３メモリに記憶したデータ
をＣＲＴに繰り返して出力すると同時に第１及び第２メ
モリをデータ変換手段とアクセス可能にする制御手段と
を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラスタ走査方式を採用
する表示用ＣＲＴに所定のキャラクタ画像を表示する画
像処理装置に関する。

【０００２】

【従来の技術】ラスタ走査方式のＣＲＴでは、図３
（ａ）に示すように、走査ビームが画面の左上隅の画素
を始点として左から右へ順に走査した後、１段下のライ
ンの各画素を左から右へ順に走査することを繰り返す。
このようにして走査ビームは、最終ラインの画素までを
走査する。走査ビームは、最終ラインの最終画素を走査
した後、表示用ＣＲＴの左上隅まで帰線する。続いて走
査ビームは、次画面を表示するため左上隅から順に走査
する。ここで、図３（ｂ）に示すように、あるラインの
最初の画素から最終の画素までのデータを出力している
期間をライン表示期間という。また、あるラインの最終
の画素のデータを出力した後、次のラインの最初の画素
のデータを出力するまでの期間を水平ブランク期間とい
う。１画面分の全てのデータを出力するために必要な期
間を表示期間という。また、１画面分のデータを出力し
た後に、次の画面の最初の画素のデータを出力するまで
の期間を垂直ブランク期間という。

【０００３】所定の画素マトリクスから構成されるキャ
ラクタ画像をラスタ走査方式の表示用ＣＲＴに表示する
ための画像処理装置として、例えば、特開昭５９−１１
８１８４号公報に開示される。この画像処理装置は、所
定の画素マトリクスから構成されるキャラクタ画像のデ
ータを記憶する第１メモリと、表示用ＣＲＴの各位置に
おいて表示すべきキャラクタ画像のネームを記憶する第
２メモリとを備える。

【０００４】上記画像処理装置は、表示用ＣＲＴの走査
ビームの現在走査しているラインをチェックし、チェッ
クした走査ラインの位置に基づいて上記第２メモリから
次のラインで表示するキャラクタ画像のネームを読み出
す。その後、第２メモリから読み出したキャラクタ画像
のネームに対応する画像データを第１メモリから読み出
し、読み出したデータを表示用ＣＲＴに出力する。

【０００５】

【発明が解決しようとする課題】上記画像処理装置で
は、図３（ａ）に示すように、表示用ＣＲＴが、あるラ
インを表示している期間中に表示するキャラクタ画像の
ネーム及びデータを上記第１及び第２メモリから読み出
すこととしている。表示用ＣＲＴに表示する画像が静止
画像の場合、１ラインで表示するキャラクタ画像の数
と、第１メモリから読み出すキャラクタ画像の数は同数
である。従って、第１及び第２メモリと接続されるアド
レスバス及びデータバスは、ライン表示期間中、表示す
るキャラクタ画像のネームの第２メモリからの読み出し
と、当該ネームに対応するキャラクタ画像のデータの第
１メモリからの読み出しを実行する処理部に完全に占有
される。このため、第１及び第２メモリに記憶してある
キャラクタ画像のネーム及びデータを外部ＣＰＵやＤＭ
ＡＣ等により設定変更するタイミングは、垂直ブランク
期間中しかなかった。しかし、キャラクタ画像のデータ
量の増加に伴い、上記垂直ブランク期間内に全ての設定
変更の処理を実行することが困難になってきた。

【０００６】そこで、本発明は、ライン表示期間中であ
ってもキャラクタ画像の設定変更処理を実行可能とする
画像処理装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１に記載された画
像処理装置は、ラスタ走査方式の表示用ＣＲＴと、Ｍ×
Ｎ画素マトリクスからなる複数のキャラクタ画像の画像
データを記憶する第１メモリと、上記第１メモリに記憶
されている各キャラクタ画像を特定する識別情報と、当
該キャラクタ画像が連続して何回表示されるかについて
の属性データとを１組とし、表示用ＣＲＴに出力する順
に記憶する第２メモリと、表示用ＣＲＴの走査ビームの
位置を検出する検出手段と、検出手段により検出された
走査位置に基づいて、出力すべきキャラクタ画像の識別
情報及び属性データを第２メモリから読み出すための第
１アドレス信号を生成する第１アドレス生成手段と、第
１アドレス生成手段により生成された第１アドレス信号
により第２メモリから識別情報を読み出し、読み出した
識別情報に対応するキャラクタ画像のデータであって、
検出手段により検出される走査位置に対応するｎ番目の
ライン（但し、１≦ｎ≦Ｎ）のデータを第１メモリから
読み出すための第２アドレス信号を生成する第２アドレ
ス生成手段と、第２アドレス生成手段より生成された第
２アドレス信号により第１メモリからｎ番目のラインの
キャラクタ画像のデータを読み出し、読み出したデータ
を記憶する第３メモリと、上記第２メモリから読み出さ
れた属性データに基づいて定められる回数だけ、上記第
３メモリに記憶したキャラクタ画像のデータをＣＲＴに
繰り返し出力する出力手段と、第１及び第２メモリのデ
ータを変更するデータ変更手段と、出力手段が第３メモ
リに記憶したｎ番目のラインのキャラクタ画像のデータ
を表示用ＣＲＴに出力している期間中、第１及び第２メ
モリをデータ変更手段とアクセス可能にするアクセス制
御手段を備える。

【０００８】請求項２に記載された画像処理装置は、請
求項１に記載された画像処理装置であって、第３メモリ
は、ローテート動作可能なシフトレジスタであり、上記
出力手段としても機能することを特徴とする。

【０００９】請求項３に記載された画像処理装置は、請
求項１もしくは請求項２に記載された画像処理装置であ
って、更に、第２メモリから読み出された識別情報及び
属性データのうち属性データの値の合計を求める加算手
段を備え、第１アドレス生成手段は、加算手段により求
められる属性データの合計値と、上記検出手段による検
出結果に基づいて、第１アドレス信号を生成することを
特徴とする。

【００１０】

【作用】請求項１に記載された画像処理装置は、第１ア
ドレス生成手段により生成された第１アドレス信号によ
り、第２メモリからＭ×Ｎ画素マトリクスからなるキャ
ラクタ画像の識別情報及び属性データを読み出す。ま
た、第２アドレス生成手段により生成された第２アドレ
ス信号により、第１メモリから上記第２メモリから読み
出した識別情報に対応するｎ番目（但し、１≧ｎ≧Ｎ）
のラインのキャラクタ画像のデータを読み出す。第１メ
モリから読み出したｎ番目のラインのキャラクタ画像の
データは、第３メモリに記憶される。出力手段は、属性
データに基づいて定められる回数だけ、上記第３メモリ
に記憶したｎ番目のラインのキャラクタ画像のデータを
ＣＲＴに出力する。制御手段は、出力手段が第３メモリ
に記憶したｎ番目のラインのキャラクタ画像のデータを
表示用ＣＲＴに出力している間、第１及び第２メモリを
ＤＭＡＣ等のデータ変更手段とアクセス可能にする。即
ち、請求項１に記載された画像処理装置は、表示用ＣＲ
Ｔの同一走査ライン上で同一のキャラクタ画像のデータ
が複数回、連続して出力される場合、その表示回数の値
を属性データとしてキャラクタネームと共に第２メモリ
に記憶しておく。第２メモリから読み出したキャラクタ
ネームに付属する属性データの値が”１”以上の場合、
キャラクタ画像を表示した後、同一のキャラクタ画像の
データを再度第１メモリから読み出すことはせず、一
旦、読み込んだキャラクタ画像のデータを例えばシフト
レジスタに記憶しておき、上記属性データの値の回数分
だけ繰り返し出力する。本発明の画像処理装置は、以上
のようにして第１メモリに対して重複した読み出し処理
を削減し、残りの時間を、データ変換手段のアクセス可
能な時間として解放する。

【００１１】請求項２に記載された画像処理装置は、請
求項１に記載された画像処理装置であって、第３メモリ
が、ローテート可能なシフトレジスタであり、出力手段
としても機能する。第３メモリは、シフトレジスタに記
憶された所定のラインのキャラクタ画像のデータを上記
属性データに基づいて定められる回数だけローテート動
作して表示用ＣＲＴに出力する。

【００１２】請求項３に記載された画像処理装置は、加
算手段により、第２メモリから読み出された識別情報及
び属性データのうち属性データの値の合計を求める。第
１アドレス生成手段は、加算手段により求められる属性
データの合計値と、上記検出手段による検出結果に基づ
いて、第１アドレス信号を生成する。

【００１３】

【実施例】本発明の画像処理装置は、表示用ＣＲＴの同
一走査ライン上で同一のキャラクタ画像のデータが複数
回、連続して出力される場合、その表示回数の値を属性
データとしてキャラクタネームと共に第２メモリに記憶
しておく。第２メモリから読み出したキャラクタネーム
に付属する属性データの値が”１”以上の場合、キャラ
クタ画像を表示した後、同一のキャラクタ画像のデータ
を再度第１メモリから読み出すことはせず、一旦、読み
込んだキャラクタ画像のデータを例えばシフトレジスタ
に記憶しておき、上記属性データの値の回数分だけ繰り
返し出力する。本発明の画像処理装置は、以上のように
して第１メモリに対して重複した読み出し処理を削減
し、残りの時間を、ＤＭＡＣのアクセス可能な時間とし
て解放することを特徴とする（図８参照）。なお、本発
明の実施例では、１画面が２５６×２２４画素からな
り、８×８画素マトリクスからなるキャラクタ画像を３
２×２８の合計８９６個、表示用ＣＲＴ上に表示する。
以下、本発明の画像処理装置について添付の図面を用い
て以下の順で説明する。 （１）画像処理装置の構成の説明 <1-1>各機能ブロックの概略説明 <1-2>静止画データ処理回路の動作説明 <1-3>静止画アドレス処理回路の動作説明 （２）キャラクタ画像の表示処理

【００１４】（１）画像処理装置の構成の説明 <1-1>各機能ブロックの概略説明 図１は、本発明の画像処理装置を構成する各機能ブロッ
クを示す図である。各機能ブロックには、アドレスバ
ス、データバス及びコントロールバスが接続されてい
る。ＣＰＵ３００は、画像処理装置全体の制御処理を実
行する。ＲＡＭ１００は、上記ＣＰＵ１００が実行する
制御処理で使用される書き込み可能なメモリである。Ｒ
ＯＭ２００は、本発明の画像処理装置の動作に必要な処
理プログラム等が格納されている。ＤＭＡＣ４００は、
ＲＡＭ１００及びＲＯＭ２００から画像表示装置へデー
タ転送を制御実行させる。ＤＭＡＣ４００は、ＣＰＵ３
００の要求に対しＶＲＡＭ６００と、ＲＡＭ１００及び
ＲＯＭ２００とを接続し、ＶＲＡＭ６００に記憶されて
いるキャラクタ画像のネーム及びデータの設定変更を行
う。画像表示装置５００は、本発明の画像処理装置にお
けるキャラクタ画像の表示処理を実行する装置である。
図４に示すように、ＶＲＡＭ６００は、第１メモリ６０
１と第２メモリ６０２から構成される。第１メモリには
キャラクタ画像の画像データが格納されている。また第
２メモリ６０２には、図７に示すように、表示用ＣＲＴ
７００の所定の位置で表示するキャラクタ画像のネーム
と、同一ラインにおいて同一キャラクタ画像を連続して
表示する場合のその表示回数を表す属性データ（以下、
属性データをラン長データという。）とが所定のアドレ
スに格納されている。

【００１５】図２は、上記の画像表示装置５００を構成
している各機能ブロックを示す図である。画像表示装置
５００は、アドレスバス、データバス及びコントロール
バスと接続されるＣＰＵインターフェース５０１（以
下、インターフェースをＩ／Ｆと示す。）と、後に説明
する静止画アドレス制御回路５０２と、ＶＲＡＭI/F５
０３と、静止画データ処理回路５０４と、色信号発生回
路５０５と、ＮＴＳＣエンコーダ５０６と、ＨＶカウン
タ５０７と、タイミング発生回路５０８とから構成され
る。ここで、ＣＰＵI/F５０１は、データバス及びコン
トロールバスにより静止画アドレス制御回路５０２、Ｖ
ＲＡＭI/F５０３と、色信号発生回路５０５とに接続さ
れている。また、静止画アドレス制御回路５０２は、ア
ドレスバス及びデータバスを介してＶＲＡＭ６００と接
続される。ＶＲＡＭI/F５０３は、アドレスバス及びデ
ータバスを介してＶＲＡＭ６００と接続されている。静
止画データ処理回路５０４は、データバスを介してＶＲ
ＡＭ６００と接続されている。

【００１６】静止画データ処理回路５０４は、ローテー
ト動作の可能なシフトレジスタを備え、データバスを介
して入力されるキャラクタ画像のデータを記憶する。こ
こで、同様にデータバスを介して入力されるラン長デー
タの値が”１”以上の場合、上記シフトレジスタに記憶
したキャラクタ画像のデータを表示用ＣＲＴ７００に複
数回連続して出力する。また、シフトレジスタに保持さ
れているキャラクタ画像のデータを表示用ＣＲＴに７０
０出力している期間中、ＤＭＡＣ４００にＶＲＡＭ６０
０アクセス可能信号（以下、これをＮＡ信号という。）
を出力する。静止画アドレス制御回路５０２は、表示用
ＣＲＴの走査ビームの走査位置を検出し、これに基づい
て第２メモリに格納されているキャラクタ画像のネーム
及びラン長データを読み出すスクリーンアドレスを生成
し、これをアドレスバスに出力する。また、第２メモリ
から読み出されたキャラクタ画像のネームに対応する画
像データを第１メモリから読み出すためのキャラクタア
ドレスを生成し、これをアドレスバスに出力する。

【００１７】また、上記静止画データ処理回路５０４か
らＮＡ信号が出力されている期間中、ＶＲＡＭ６００と
接続されるアドレスバスを静止画アドレス制御回路５０
２から解放し、ＣＰＵ３００及びＤＭＡＣ４００がアク
セス可能にする。上記色信号発生回路５０５は、カラー
テーブルを備え、静止画データ処理回路５０４のシフト
レジスタ２６から出力されるキャラクタ画像のデータに
色の付加情報としてパレットデータを付加し、カラーテ
ーブルのアドレスとして対応アドレスに記憶されている
画像データをＮＴＳＣエンコーダ５０６に出力する。Ｎ
ＴＳＣエンコーダ５０６は、色信号発生回路５０５から
出力された画像データに、ＨＶカウンタ５０７から与え
られる水平垂直同期信号等を付加してＮＴＳＣカラーテ
レビ信号を合成し、これを表示用ＣＲＴ７００へ出力す
る。

【００１８】図５は、上記図２に示した静止画アドレス
制御回路５０２、静止画データ処理回路５０４、ＨＶカ
ウンタ５０７及びタイミング発生回路５０８のより詳細
な構成回路図である。図中、静止画データ処理回路５０
４は、ラン長データが入力されるラン長レジスタ１４
と、ラン長データの値をダウンカウントするダウンカウ
ンタ１５と、ＮＡＮＤゲート１６と、フリップフロップ
１７と、ＮＯＲゲート１８、１９、２０と、ＡＮＤゲー
ト２１と、各乱調データの値の合計を求める加算器２２
と、トータルラン長レジスタ２３と、インバータ２４
と、キャラクタの画像データが入力されるキャラクタデ
ータレジスタ２５と、ラン長データの値に基づいてロー
テート動作を実行するシフトレジスタ２６と、ＡＮＤゲ
ート２７及び２８と、ＪＫフリップフロップ２９とから
構成される。静止画アドレス制御回路５０２は、ネーム
レジスタ１と、キャラクタアドレスレジスタ２と、スク
リーンアドレスレジスタ３と、インバータ１１と、加算
器６と、補正後スクリーンアドレスレジスタ７と、３ス
テートバッファ８，９，１０及び１２と、ＮＡＮＤゲー
ト１３とから構成される。ＨＶカウンタ回路５０７は、
Ｈ（水平）カウンタ４と、Ｖ（垂直）カウンタ５とから
構成される。また、図６は、静止画データ処理回路５０
４及び静止画アドレス処理回路５０２の各部におけるデ
ータ波形を示すタイミングチャートである。

【００１９】<1-2>静止画データ処理回路の動作説明 図５は、上記図２に示した静止画アドレス制御回路５０
２、静止画データ処理回路５０４、ＨＶカウンタ５０７
及びタイミング発生回路５０８のより詳細な構成回路図
である。以下、図５に示す構成回路図及び図６のタイミ
ングチャートを用いて、静止画データ処理回路５０４の
動作について説明する。タイミング発生回路５０８は、
ＤＣＫ（ドットクロック）信号の入力に対応してＥＮ信
号と、ＥＮ信号よりもＤＣＫ信号１サイクル分だけ位相
の進んでいるＰｒＥＮ信号とを出力する。このＥＮ信号
及びＰｒＥＮ信号は、キャラクタ画像のサイズ（８×８
画素）に対応してＤＣＫ信号８サイクルに１個の正のパ
ルス信号を発生する。ＥＮ及びＰｒＥＮ信号は、ダウン
カウンタ１５を、ダウンカウントする制御信号として用
いられる（後述）。

【００２０】データバスを介して、ＶＲＡＭ６００から
ネームレジスタ１、ラン長レジスタ１４及びキャラクタ
データレジスタ２５に、所定のタイミングでそれぞれキ
ャラクタ画像のネーム、ラン長、キャラクタデータが取
り込まれる。図６のタイムチャートを参照すれば理解さ
れるように、１組のネーム，ラン長及びキャラクタデー
タは、ＤＣＫ信号８サイクル単位で送られてくる。上記
ダウンカウンタ１５には、ラン長レジスタ１４からラン
長データと、ＤＣＫ信号及びＥＮ信号と、後述するロー
ド信号が入力される。ダウンカウンタ１５は、図６に示
すように、入力されたラン長データの値を、ＥＮ信号の
立ち下がりタイミングに同期してダウンカウントする。
ダウンカウンタ１５は、ラン長データの値が”０”の場
合には、出力端子Ｃからハイレベルのキャリー信号を出
力するとともに、”０”以外の場合にはローレベルのキ
ャリー信号を出力する。ダウンカウンタ１５の出力端子
Ｃから出力するキャリー信号と、ＰｒＥＮ信号は、次の
ＮＡＮＤゲート１６に入力される。当該ＮＡＮＤゲート
１６が出力する信号は、図６に示されるように、ラン長
データの値に比例したタイミングで出力される。ＮＡＮ
Ｄゲート１６から出力される信号は、次のフリップフロ
ップ１７に入力され、ＤＣＫ信号１サイクル分だけ遅延
したロード信号とされる。図５に示されるように、ロー
ド信号は、ダウンカウンタ１５と、シフトレジスタ２６
と、トータルラン長レジスタ２３の各に入力され、それ
ぞれ、次のデータを読み取る際のトリガ信号として働
く。

【００２１】シフトレジスタ２６は、８画素分のキャラ
クタ画像のデータを格納する。シフトレジスタ２６に
は、ロード信号の他にＤＣＫ信号と、後に説明するロー
テート動作により、シリアル出力端子ＳＯから出力され
たキャラクタ画像のデータがシリアル入力端子ＳＩに入
力される。ロード信号の入力に伴い、シフトレジスタ２
６は、キャラクタデータレジスタ２５からＤＣＫ信号に
同期して、キャラクタ画像のデータを読み取る。シフト
レジスタ２６には、シリアル入力端子ＳＩと、シリアル
出力端子ＳＯが備えられ、ローテート動作が可能となっ
ている。上記したフリップフロップ１７からロード信号
が出力された後、次のロード信号が出力されるまでの
間、シフトレジスタ２６は、ＤＣＫ信号に同期しながら
シリアル出力端子ＳＯからビット直列データを出力する
と共に、その出力をシリアル入力端子ＳＩに入力してロ
ーテート動作を行う。あるキャラクタ画像のネームと共
に備えられるラン長データの値”Ｎ”は、当該ネームの
キャラクタ画像を表示した後にＮ回、合計Ｎ＋１個のキ
ャラクタ画像が連続して表示されることを意味する。従
って、ラン長データの値が”１”以上である場合、シフ
トレジスタ２６は、ダウンカウンタの値が”０”となる
までの間、ＥＮ信号の立ち下がりタイミングに同期しな
がら、シリアル入力端子ＳＩに入力されたキャラクタ画
像のデータを、再びシリアル出力端子ＳＯから色信号発
生回路５０５に出力する。ここで、ダウンカウンタ１５
に読み込まれたラン長データの値が最初から”０”の場
合、もしくはダウンカウントの結果、”０”となった場
合、ダウンカウンタ１５は、ロード信号を出力する。こ
れに伴い、シフトレジスタ２６は、次に表示するキャラ
クタ画像のデータを読み取る。

【００２２】ラン長データの値が”１”以上の期間中、
ダウンカウンタ１５からはロード信号が出力されず、次
のキャラクタ画像の読み込みは行われない。ＮＯＲゲー
ト１８は、ラン長データの値が”１”以上であることを
検出した場合、ＪＫフリップフロップ２９をセットし、
ＮＡ信号を出力してＤＭＡＣ４００にＲＡＭ１００及び
ＲＯＭ２００とＶＲＡＭ６００とがアクセスが可能であ
ることを連絡すると共に、静止画アドレス制御部５０２
内の３ステートバッファ１２を切り換えて、ＶＲＡＭ６
００のアドレスバスを静止画アドレス制御部５０２から
切り離し、ＤＭＡＣ４００のＶＲＡＭ６００へのアクセ
スを可能にする。ダウンカウンタ１５がダウンカウント
を行い、その出力が”１”になった場合、ＮＯＲゲート
２０がこれを検出する（図６参照）。ＡＮＤゲート２１
は、入力されるＲｖＥＮ信号の値と、ＮＯＲゲート２０
の出力信号の値から、ダウンカウンタ１５の値が”１”
から”０”へ切り換わるタイミングを検出する。ＪＫフ
リップフロップ２９は、ＡＮＤゲート２１の値に対応し
てＮＡ信号の出力をカットする。また、次に読み取るキ
ャラクタ画像のアドレスデータを出力するため、３ステ
ートバッファ１２を切り換え、静止画アドレス制御部５
０２と接続し、キャラクタ画像のデータ及びネームのア
クセスを再開する。加算器２２及びトータルラン長レジ
スタ２３は、ダウンカウンタ１５のラン長データの取り
込みに同期し、ラン長データの値の累計を求める。トー
タルラン長レジスタ２３に保持されるラン長データの値
の累計は、後に説明するスクリーンアドレス補正演算の
ために静止画アドレス制御回路５０２に入力される。

【００２３】<1-3>静止画アドレス処理回路の動作説明 静止画アドレス処理回路５０２では、ＨＶカウンタ５０
７が備えるＨカウンタ４及びＶカウンタ５のカウンタ値
に基づいて、ＶＲＡＭ６００が備える第２メモリから所
定のキャラクタ画像のネーム及びラン長データを読み出
すためのスクリーンアドレスを作成してアドレスバスに
出力すると共に、第２メモリから読み出されたネーム
と、Ｖカウンタ５のカウンタ値に基づいて、対応する８
×８画素マトリクスからなるキャラクタ画像のｎ番目の
ライン（但し、１≦ｎ≦８）のデータを読み出すための
キャラクタアドレスを作成し、アドレスバスに出力す
る。また、静止画アドレス処理回路５０２では、上記し
た静止画データ処理回路５０４が備えるＪＫフリップフ
ロップ２９から出力されるＮＡ信号に対応して３ステー
トバッファ１２を切り換え、ＤＭＡＣ４００からの要求
に応じて、アドレスバスをＤＭＡＣ４００に解放する。

【００２４】以下、静止画アドレス処理回路５０２の動
作についてより詳しく説明する。ＨＶカウンタ５０７
は、表示用ＣＲＴ７００の走査ビームの移動に同期して
カウントアップして、常に走査ビームの位置を確認す
る。図７に示すように、表示用ＣＲＴ画面上の３２×２
８個のキャラクタ画像の配列を表すネームは、ＶＲＡＭ
６００が備える第２メモリ６０２内に記憶されている。
キャラクタ画像のネームは、表示用ＣＲＴ７００の画面
の左上端を低位アドレスとして左端から右端へ上端から
下端へアドレス順に記憶されている。従って、現在の走
査ラインで表示するキャラクタ画像のネームの記憶され
ている第２メモリ内部でのアドレス（以下、スクリーン
アドレスとする。）は、ＨＶカウンタ回路５０７に備え
られるＨカウンタ４及びＶカウンタ５の値に基づいて得
ることができる。

【００２５】しかし、本発明では、キャラクタ画像のネ
ームと共に、ラン長データが備えられる。このため、ラ
ン長データの値が”１”以上の場合には、記憶されてい
るスクリーンアドレスが順次、トータルラン長データの
値だけずれる。このため、正確なスクリーンアドレスを
求めるには、加算器６において上記求めたスクリーンア
ドレスの値からトータルラン長データの値を差し引けば
よい。図７は、従来のスクリーンアドレスと、本発明の
画像処理装置で用いる補正スクリーンアドレスとの関係
を示す。図示されるように、従来の第２メモリには、各
アドレスに対応してName1,Name2,Name3,Name3,Name4,Na
me4,Name4,Name5,…と各ネームが記憶されていた。本発
明の画像処理装置に備える第２メモリ６０２には、ネー
ムのデータの他にラン長データを備える一方で、ネーム
のデータを重複して記憶しない。従って、結果的に使用
するメモリの容量を減少させることができる。

【００２６】静止画アドレス処理回路５０２は、第２メ
モリ６０２をアクセスした後、ネームレジスタ１に取り
込まれたネームに対応する８×８画素マトリクスからな
るキャラクタ画像の所定のラインのデータを第１メモリ
から読み出すためのアドレス（以下、このアドレスをキ
ャラクタアドレスとする。）を生成する。キャラクタア
ドレスのデータは、上位ビットにキャラクタ画像のネー
ムに対応する８×８画素マトリクスからなるデータが、
第１メモリの何れのアドレスに格納されているかのデー
タを備え、下位ビットに当該キャラクタ画像の何ライン
目のデータを読み出すのかを指定するデータを備える。
具体的には、キャラクタアドレスのデータは、ネームレ
ジスタ１に格納されるネームに対応するキャラクタ画像
が、第１メモリに格納されているアドレスのデータに、
現在のＣＲＴ７００の垂直方向の走査位置（Ｖカウンタ
５のカウンタ値）を値を８で割った余りに該当する下位
３ビットを付加する。スクリーンアドレスとキャラクタ
アドレスは、３ステートバッファ８及び９を介して、Ｖ
ＲＡＭ６００に接続されるアドレスバスに交互に出力さ
れる。

【００２７】（２）キャラクタ画像の表示処理 次に、上記した図７に示すようにキャラクタネーム及び
ラン長データが格納されている第２メモリを備えるＶＲ
ＡＭ６００を用いて、本発明の画像処理装置におけるキ
ャラクタ画像の表示処理について説明する。まず、トー
タルラン長レジスタ２３がリセットされて初期化され
る。次に、ＨＶカウンタ５０７が備えるＨカウンタ４及
びＶカウンタ５の各カウンタ値をスクリーンアドレスレ
ジスタ３において合成し、スクリーンアドレスを生成す
る。生成されたスクリーンアドレスは、アドレスバスを
介してＶＲＡＭ６００に備えられる第２メモリ６０２に
入力される（図６のａ１点参照）。スクリーンアドレス
を受け取った第２メモリ６０２は、対応するアドレスに
格納されているキャラクタネーム”Name1”と、ラン長
データ”０”をデータバスを介してネームレジスタ１及
びラン長レジスタ１４に出力する（図６のａ１’点参
照）。静止画アドレス処理回路５０２は、その他の処理
を実行した後（図６のｂ１点参照）、キャラクタアドレ
スレジスタにおいて、ネーム”Name1”に対応するキャ
ラクタ画像の格納されているアドレスのデータに、Ｖカ
ウンタ５のカウンタ値の下位３ビットを付加してなるキ
ャラクタアドレスを生成する。生成されたキャラクタア
ドレスのデータは、アドレスバスを介してＶＲＡＭ６０
０に備えられる第１メモリ６０１に入力される（図６の
ｃ１点参照）。キャラクタアドレスを受け取った第１メ
モリ６０１は、キャラクタネーム”Name1”に対応する
８×８画素マトリクスからなるキャラクタ画像のデー
タ”ＣＨＲ１”の所定のラインのデータをデータバスを
介してキャラクタデータレジスタ２５に出力する（図６
のｃ１’点参照）。前に説明したように、ラン長データ
の値は、該当するキャラクタ画像を表示用ＣＲＴ７００
に出力した後、更に、同一キャラクタ画像が連続して出
力される回数を示す属性データである。上記場合におい
ては、ラン長データの値が”０”であるため画面上に
は、”ＣＨＲ１”のキャラクタ画像の所定のラインのデ
ータが１回だけ出力される。

【００２８】次のキャラクタネーム”Name2”の場合
も、ラン長データの値が”０”であるため、キャラクタ
画像”ＣＨＲ２”の所定のラインのデータが１回だけ表
示用ＣＲＴ７００に出力される。しかし、キャラクタネ
ーム”Name3”の場合、ラン長データの値は”１”であ
る。この場合、キャラクタ画像”ＣＨＲ３”の所定のラ
インのデータは、前に説明したように、シフトレジスタ
２６に保持され、表示用ＣＲＴ７００に２回連続して出
力される。同様にキャラクタネーム”Name4”の場合、
ラン長データの値は”２”であるため、キャラクタ画
像”ＣＨＲ４”の所定のラインのデータは、表示用ＣＲ
Ｔ７００に３回連続して出力される。

【００２９】前に説明したように静止画データ処理回路
５０４に備えられるＪＫフリップフロップ２９は、デー
タバスを介して入力されるラン長データの値が”１”以
上の場合、ＮＯＲゲート１９の出力の立ち下がりタイミ
ングに同期してＮＡ信号を出力開始し、ＡＮＤゲート２
１の出力の立ち下がりタイミングに同期してＮＡ信号の
出力をカットする。図６に示されるように、データバス
を介して送られてくるデータが、キャラクタデータレジ
スタ２５に格納されるタイミングは、ＤＣＫ信号８サイ
クル分だけ遅れている。上記キャラクタネーム”Name
4”のキャラクタ画像”ＣＨＲ４”を表示する場合、ラ
ン長データの値が”２”であるため、キャラクタ画像”
ＣＨＲ４”は、一旦表示された後、２回連続して表示さ
れる。この際、第１及び第２番目のキャラクタ画像”Ｃ
ＨＲ４”の表示期間中は、上記したようにＤＭＡＣ４０
０にアドレスバスが解放される。

【００３０】以上のように、本実施例の画像処理装置で
は、８×８画素マトリクスからなるキャラクタ画像の所
定のラインのデータをラスタ走査方式の表示用ＣＲＴに
出力する際、同一ライン上に同一キャラクタ画像が連続
して出力される場合に、キャラクタ画像データを重複し
て読み込む必要がなくなる。このため、ライン表示期間
中であっても、ＤＭＡＣ４００がＶＲＡＭ６００とアク
セスすることが可能となる（図８参照）。また、ＶＲＡ
Ｍ６００で必要とするキャラクタネームの情報量が減少
するため、処理に要するメモリ容量を減少することがで
きる。

【００３１】

【発明の効果】本発明の画像処理装置では、ラスタ走査
方式のＣＲＴにおいて、所定の画素マトリクスからなる
キャラクタ画像を表示する場合であって、同一ラインに
同一キャラクタ画像が連続して表示される際、一旦読み
取ったキャラクタ画像のデータをシフトレジスタに保持
し、これを繰り返して出力するため、何度も同一のキャ
ラクタ画像のデータを読み取るといった重複した処理を
行う必要がなくなる。このため、制御手段により、ライ
ン表示期間中に第１及び第２メモリをＤＭＡＣ４００と
アクセス可能にすることができる。また、第２メモリに
属性データを備えるため、表示順に全ての識別情報を記
憶する従来の方法と比べてメモリの使用量を少なくする
ことができる。

【図面の簡単な説明】

【図１】 本発明の画像処理装置を構成する各機能ブロ
ックである。

【図２】 画像表示装置５００を構成している各機能ブ
ロックを示す図である。

【図３】 （ａ）は、ラスタ走査方式のＣＲＴの構成を
示し、（ｂ）は、走査タイミングを示す。

【図４】 ＶＲＡＭ６００が備える第１メモリ６０１及
び第２メモリ６０２を示す図である。

【図５】 静止画アドレス処理回路５０２及び静止画デ
ータ処理回路５０４の構成回路を示す図である。

【図６】 静止画アドレス処理回路５０２及び静止画デ
ータ処理回路５０４の各構成部におけるデータ波形を示
すタイミングチャートである。

【図７】 ＶＲＡＭ６００に備えられる第２ＲＡＭに格
納されるネーム及びラン長データの様子を示す図であ
る。

【図８】 本発明及び従来の画像処理装置におけるＶＲ
ＡＭ６００とＤＭＡＣ４００とのアクセス可能期間につ
いて示す図である。

【符号の説明】 １００…ＲＡＭ ２００…ＲＯＭ ３００…ＣＰＵ ４００…ＤＭＡＣ ５００…画像表示装置 ５０１…ＣＰＵインターフェース ５０２…静止画アドレス処理回路 ５０３…ＶＲＡＭインターフェース ５０４…静止画データ処理回路 ５０５…色信号発生回路 ５０６…ＮＴＳＣエンコーダ ５０７…ＨＶカウンタ ５０８…タイミング発生回路 ６００…ＶＲＡＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ラスタ走査方式の表示用ＣＲＴと、Ｍ×
   Ｎ画素マトリクスからなる複数のキャラクタ画像の画像
   データを記憶する第１メモリと、 上記第１メモリに記憶されている各キャラクタ画像を特
   定する識別情報と、当該キャラクタ画像が連続して何回
   表示されるかについての属性データとを１組とし、表示
   用ＣＲＴに出力する順に記憶する第２メモリと、 表示用ＣＲＴの走査ビームの位置を検出する検出手段
   と、 検出手段により検出された走査位置に基づいて、出力す
   べきキャラクタ画像の識別情報及び属性データを第２メ
   モリから読み出すための第１アドレス信号を生成する第
   １アドレス生成手段と、 第１アドレス生成手段により生成された第１アドレス信
   号により第２メモリから識別情報を読み出し、読み出し
   た識別情報に対応するキャラクタ画像のデータであっ
   て、検出手段により検出される走査位置に対応するｎ番
   目のライン（但し、１≦ｎ≦Ｎ）のデータを第１メモリ
   から読み出すための第２アドレス信号を生成する第２ア
   ドレス生成手段と、 第２アドレス生成手段より生成された第２アドレス信号
   により第１メモリからｎ番目のラインのキャラクタ画像
   のデータを読み出し、読み出したデータを記憶する第３
   メモリと、 上記第２メモリから読み出された属性データに基づいて
   定められる回数だけ、上記第３メモリに記憶したキャラ
   クタ画像のデータをＣＲＴに繰り返し出力する出力手段
   と、 第１及び第２メモリのデータを変更するデータ変更手段
   と、 出力手段が第３メモリに記憶したｎ番目のラインのキャ
   ラクタ画像のデータを表示用ＣＲＴに出力している期間
   中、第１及び第２メモリをデータ変更手段とアクセス可
   能にするアクセス制御手段を備えることを特徴とする画
   像処理装置。
2. 【請求項２】 請求項１に記載された画像処理装置であ
   って、 第３メモリは、ローテート動作可能なシフトレジスタで
   あり、上記出力手段としても機能することを特徴とする
   画像処理装置。
3. 【請求項３】 請求項１もしくは請求項２に記載された
   画像処理装置であって、 更に、第２メモリから読み出された識別情報及び属性デ
   ータのうち属性データの値の合計を求める加算手段を備
   え、 第１アドレス生成手段は、加算手段により求められる属
   性データの合計値と、上記検出手段による検出結果に基
   づいて、第１アドレス信号を生成することを特徴とする
   画像処理装置。