JPH07135224A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH07135224A JPH07135224A JP14965193A JP14965193A JPH07135224A JP H07135224 A JPH07135224 A JP H07135224A JP 14965193 A JP14965193 A JP 14965193A JP 14965193 A JP14965193 A JP 14965193A JP H07135224 A JPH07135224 A JP H07135224A
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- Japan
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- impurity layer
- recess
- layer
- ion implantation
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Abstract
(57)【要約】
【目的】 低ドレイン電流領域において低歪で飽和出力
が大きく、しかもドレイン耐圧の低下を防止することの
できる電力用ＭＥＳＦＥＴの製造方法を提供する。 【構成】 半絶縁性基板主面の一部に第一のイオン注入
を施し第一の不純物層を形成する工程と、前記第一の不
純物層の一部にエッチングを施して凹部を形成する工程
と、前記凹部を含む第一の不純物層表面に第二のイオン
注入を施し第二の不純物層を形成する工程と、前記第一
の不純物層および第二の不純物層に活性化のための熱処
理を施して動作層を形成する工程と、前記凹部内にゲー
ト電極を形成する工程を含む電界効果トランジスタの製
造方法。
が大きく、しかもドレイン耐圧の低下を防止することの
できる電力用ＭＥＳＦＥＴの製造方法を提供する。 【構成】 半絶縁性基板主面の一部に第一のイオン注入
を施し第一の不純物層を形成する工程と、前記第一の不
純物層の一部にエッチングを施して凹部を形成する工程
と、前記凹部を含む第一の不純物層表面に第二のイオン
注入を施し第二の不純物層を形成する工程と、前記第一
の不純物層および第二の不純物層に活性化のための熱処
理を施して動作層を形成する工程と、前記凹部内にゲー
ト電極を形成する工程を含む電界効果トランジスタの製
造方法。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
の製造方法に係り、特に低ドレイン電流領域に於いて低
歪で高周波特性に優れた電力用電界効果トランジスタの
製造方法に関する。
の製造方法に係り、特に低ドレイン電流領域に於いて低
歪で高周波特性に優れた電力用電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】デジタル通信の実用化の進展に伴い、こ
れらシステムに用いられる電力用ＭＥＳＦＥＴ（Ｍｅｔ
ａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）には、従
来の高出力化に加えて低歪、高効率化が強く求められて
いる。電力用ＭＥＳＦＥＴの低ドレイン電流領域の歪特
性を改善するにはピンチオフ近傍のゲート電圧（Ｖｇ）
−相互コンダクタンス（ｇｍ）曲線を急峻に変化させる
ことが有効である。イオン注入法を用いて動作層を形成
する電力用ＭＥＳＦＥＴに於いて急峻なｇｍ曲線を得る
には動作層と基板との電子濃度分布の変化を急峻にすれ
ば良い。このためには動作層形成のイオン注入エネルギ
を低くすことが有効である。
れらシステムに用いられる電力用ＭＥＳＦＥＴ（Ｍｅｔ
ａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）には、従
来の高出力化に加えて低歪、高効率化が強く求められて
いる。電力用ＭＥＳＦＥＴの低ドレイン電流領域の歪特
性を改善するにはピンチオフ近傍のゲート電圧（Ｖｇ）
−相互コンダクタンス（ｇｍ）曲線を急峻に変化させる
ことが有効である。イオン注入法を用いて動作層を形成
する電力用ＭＥＳＦＥＴに於いて急峻なｇｍ曲線を得る
には動作層と基板との電子濃度分布の変化を急峻にすれ
ば良い。このためには動作層形成のイオン注入エネルギ
を低くすことが有効である。
【０００３】以下、低ドレイン電流領域に於いて歪特性
を改善するためにイオン注入法により動作層を形成する
従来例に係る電力用ＭＥＳＦＥＴの製造工程を図３を参
照して説明する。
を改善するためにイオン注入法により動作層を形成する
従来例に係る電力用ＭＥＳＦＥＴの製造工程を図３を参
照して説明する。
【０００４】図３（ａ）に示すように、ＧａＡｓ半絶縁
性基板２０上にオーム性接触層（Ｎ+層）２１形成予定
域に、例えば加速エネルギ１２０ｋｅＶと２５０ｋｅ
Ｖ、ドーズ量各々２×１０13ｃｍ-2の注入条件でシリコ
ン（Ｓｉ）イオンを選択的に注入する。次に、動作層
（Ｎ層）２２形成予定域に加速エネルギ、例えば１００
ｋｅＶ、ドーズ量３×１０12ｃｍ-2の低エネルギでＳｉ
イオンを選択的に注入する。続いてＧａＡｓ半絶縁性基
板に例えば８５０℃、１５分の条件でアニールを施して
Ｓｉイオンを活性化させ、Ｎ+層２１，Ｎ層２２を形成
する。
性基板２０上にオーム性接触層（Ｎ+層）２１形成予定
域に、例えば加速エネルギ１２０ｋｅＶと２５０ｋｅ
Ｖ、ドーズ量各々２×１０13ｃｍ-2の注入条件でシリコ
ン（Ｓｉ）イオンを選択的に注入する。次に、動作層
（Ｎ層）２２形成予定域に加速エネルギ、例えば１００
ｋｅＶ、ドーズ量３×１０12ｃｍ-2の低エネルギでＳｉ
イオンを選択的に注入する。続いてＧａＡｓ半絶縁性基
板に例えば８５０℃、１５分の条件でアニールを施して
Ｓｉイオンを活性化させ、Ｎ+層２１，Ｎ層２２を形成
する。
【０００５】次にＮ+層２１上に写真蝕刻法でソース、
ドレイン電極のパターニングを行ない、ソース、ドレイ
ン金属として例えば金ゲルマニウム（ＡｕＧｅ）を蒸着
する。続いてリフトオフを行ない熱処理を施して図３
（ｂ）のソース電極２４、ドレイン電極２５を形成す
る。
ドレイン電極のパターニングを行ない、ソース、ドレイ
ン金属として例えば金ゲルマニウム（ＡｕＧｅ）を蒸着
する。続いてリフトオフを行ない熱処理を施して図３
（ｂ）のソース電極２４、ドレイン電極２５を形成す
る。
【０００６】次に写真蝕刻法によりゲート電極のパター
ニングを施し、Ｎ層２２を所望のドレイン電流が得られ
るまでリセスエッチングを施し、リセス２３を形成す
る。最後にゲート金属として例えばアルミニウム（Ａ
ｌ）を蒸着し、リフトオフを行なって前記リセス２３の
底面にゲート電極２６を形成し、図３（ｃ）に示す電力
用ＭＥＳＦＥＴが完成する。
ニングを施し、Ｎ層２２を所望のドレイン電流が得られ
るまでリセスエッチングを施し、リセス２３を形成す
る。最後にゲート金属として例えばアルミニウム（Ａ
ｌ）を蒸着し、リフトオフを行なって前記リセス２３の
底面にゲート電極２６を形成し、図３（ｃ）に示す電力
用ＭＥＳＦＥＴが完成する。
【０００７】
【発明が解決しようとする課題】図３に示す従来例によ
り得られる電力用ＭＥＳＦＥＴは図４のＶｇ−ｇｍ曲線
に示すように、ピンチオフ近傍で急峻なｇｍ曲線が得ら
れ低ドレイン電流領域に於いて良好な歪特性が得られ
る。しかし、この電力用ＭＥＳＦＥＴの飽和出力は小さ
い。これは、歪特性の改善を図るためにイオン注入エネ
ルギを低くして動作層を形成したため、リセス深さが浅
くなり、その結果動作層が表面空乏層の影響を受け易く
ソース抵抗（Ｒｓ）が増大し、その結果飽和出力が低下
するためである。Ｒｓを低減させるにはイオン注入エネ
ルギを高くし、動作層を厚くして深いリセスを形成すれ
ば良いが、この場合には動作層とＧａＡｓ半絶縁性基板
界面の電子濃度分布がだれる結果、図５に示されるＶｇ
−ｇｍ曲線に見られるように、ピンチオフ近傍で急峻な
ｇｍ曲線が得られなくなり、この結果歪特性が損われ
る。すなわち、従来のイオン注入法を用いた電力用ＭＥ
ＳＦＥＴでは、イオン注入エネルギや注入ドーズ量を変
えても高出力化と良好な低歪特性を両立させることは困
難であった。さらにイオン注入後に於いては、深さ方向
の電子濃度分布がほぼガウス分布になる結果、動作層表
面付近の電子濃度がピーク濃度より下がることが避けら
れず、このためドレイン、ゲート電圧の印加によりゲー
ト空乏層端が容易にドレイン電極にまで達し、ドレイン
耐圧が低下する。この現象はリセスが浅くなるに従って
顕著になる。
り得られる電力用ＭＥＳＦＥＴは図４のＶｇ−ｇｍ曲線
に示すように、ピンチオフ近傍で急峻なｇｍ曲線が得ら
れ低ドレイン電流領域に於いて良好な歪特性が得られ
る。しかし、この電力用ＭＥＳＦＥＴの飽和出力は小さ
い。これは、歪特性の改善を図るためにイオン注入エネ
ルギを低くして動作層を形成したため、リセス深さが浅
くなり、その結果動作層が表面空乏層の影響を受け易く
ソース抵抗（Ｒｓ）が増大し、その結果飽和出力が低下
するためである。Ｒｓを低減させるにはイオン注入エネ
ルギを高くし、動作層を厚くして深いリセスを形成すれ
ば良いが、この場合には動作層とＧａＡｓ半絶縁性基板
界面の電子濃度分布がだれる結果、図５に示されるＶｇ
−ｇｍ曲線に見られるように、ピンチオフ近傍で急峻な
ｇｍ曲線が得られなくなり、この結果歪特性が損われ
る。すなわち、従来のイオン注入法を用いた電力用ＭＥ
ＳＦＥＴでは、イオン注入エネルギや注入ドーズ量を変
えても高出力化と良好な低歪特性を両立させることは困
難であった。さらにイオン注入後に於いては、深さ方向
の電子濃度分布がほぼガウス分布になる結果、動作層表
面付近の電子濃度がピーク濃度より下がることが避けら
れず、このためドレイン、ゲート電圧の印加によりゲー
ト空乏層端が容易にドレイン電極にまで達し、ドレイン
耐圧が低下する。この現象はリセスが浅くなるに従って
顕著になる。
【０００８】この発明は叙上の問題点に鑑みてなされた
ものであって、低ドレイン電流領域において低歪で飽和
出力が大きく、しかもドレイン耐圧の低下を防止するこ
とのできる電力用ＭＥＳＦＥＴの製造方法を提供するこ
とを目的とする。
ものであって、低ドレイン電流領域において低歪で飽和
出力が大きく、しかもドレイン耐圧の低下を防止するこ
とのできる電力用ＭＥＳＦＥＴの製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタの製造方法は、半絶縁性基板主面の一部に第
一のイオン注入を施し第一の不純物層を形成する工程
と、前記第一の不純物層の一部にエッチングを施して凹
部を形成する工程と、前記凹部を含む第一の不純物層表
面に第二のイオン注入を施し第二の不純物層を形成する
工程と、前記第一の不純物層および第二の不純物層に活
性化のための熱処理を施して動作層を形成する工程と、
前記凹部内にゲート電極を形成する工程を含むものであ
る。また第一の不純物層に形成される凹部を、少なくと
も深さが１５００オングストローム（以下Ａと略記す
る）、かつ凹部底面のエッチング後における第一の不純
物層の表面電子濃度を５×１０16ｃｍ-3以上ならしめる
ことを特徴とする。
ランジスタの製造方法は、半絶縁性基板主面の一部に第
一のイオン注入を施し第一の不純物層を形成する工程
と、前記第一の不純物層の一部にエッチングを施して凹
部を形成する工程と、前記凹部を含む第一の不純物層表
面に第二のイオン注入を施し第二の不純物層を形成する
工程と、前記第一の不純物層および第二の不純物層に活
性化のための熱処理を施して動作層を形成する工程と、
前記凹部内にゲート電極を形成する工程を含むものであ
る。また第一の不純物層に形成される凹部を、少なくと
も深さが１５００オングストローム（以下Ａと略記す
る）、かつ凹部底面のエッチング後における第一の不純
物層の表面電子濃度を５×１０16ｃｍ-3以上ならしめる
ことを特徴とする。
【００１０】
【作用】この発明は、まずＧａＡｓ半絶縁性基板表面に
第一のイオン注入を施して第一の不純物層を形成した
後、この第一の不純物層にエッチングを施してリセスを
形成する。続いてゲート領域となる前記リセスの底部に
低エネルギで第二のイオン注入を施し、第二の不純物層
を形成し、アニールを施して第一及び第二の不純物層を
活性化して動作層を形成した後、前記凹部内にゲート電
極を形成することを特徴としている。この方法によれば
イオン注入エネルギを低くしてもリセスを深くすること
が可能となり、Ｒｓの低減が図れるとともにゲート下の
動作層では急峻なプロファイルが得られるため、高出力
化、低歪化及び高ドレイン耐圧化を図ることが可能とな
る。
第一のイオン注入を施して第一の不純物層を形成した
後、この第一の不純物層にエッチングを施してリセスを
形成する。続いてゲート領域となる前記リセスの底部に
低エネルギで第二のイオン注入を施し、第二の不純物層
を形成し、アニールを施して第一及び第二の不純物層を
活性化して動作層を形成した後、前記凹部内にゲート電
極を形成することを特徴としている。この方法によれば
イオン注入エネルギを低くしてもリセスを深くすること
が可能となり、Ｒｓの低減が図れるとともにゲート下の
動作層では急峻なプロファイルが得られるため、高出力
化、低歪化及び高ドレイン耐圧化を図ることが可能とな
る。
【００１１】
【実施例】以下、この発明の実施例につき図１および図
２を参照して説明する。
２を参照して説明する。
【００１２】まず、ＧａＡｓ半絶縁性基板１０上にＮ+
層１１形成予定域に加速エネルギ１２０ｋｅＶと２５０
ｋｅＶ、ドーズ量各々２×１０13ｃｍ-2のＳｉイオンを
選択的に注入する。次に動作層のＲｓを極力低減させる
ため、第一のイオン注入を比較的低い加速エネルギ、例
えば１００ｋｅＶで比較的高いドーズ量、例えば６×１
０12ｃｍ-2の条件でＳｉイオンを選択的に注入し、第一
の不純物層１３１を形成する（図１（ａ））。
層１１形成予定域に加速エネルギ１２０ｋｅＶと２５０
ｋｅＶ、ドーズ量各々２×１０13ｃｍ-2のＳｉイオンを
選択的に注入する。次に動作層のＲｓを極力低減させる
ため、第一のイオン注入を比較的低い加速エネルギ、例
えば１００ｋｅＶで比較的高いドーズ量、例えば６×１
０12ｃｍ-2の条件でＳｉイオンを選択的に注入し、第一
の不純物層１３１を形成する（図１（ａ））。
【００１３】続いて第一の不純物層にリセスエッチング
を、例えばりん酸（Ｈ3ＰＯ4）系エッチング液を用いて
ゲート電極形成予定域を含む領域に凹部（リセス）１３
を形成する。ここでリセス１３の深さは表面空乏層の影
響を受けないように選ばれるべきであって、例えば表面
電子濃度が１×１０17ｃｍ-3の場合、１０００Ａより深
く、例えば１５００Ａ程度が望ましい。次に第二のイオ
ン注入として、例えば加速エネルギ１００ｋｅＶ，ドー
ズ量２．５×１０12ｃｍ-2の低いエネルギでＳｉイオン
をリセス底部のゲート電極形成予定域に注入して第二の
不純物層１３２を形成した後、例えば８５０℃，１５分
の条件でアニールを施し、Ｎ+層１１、第一の不純物層
１３１および第二の不純物層１３２のＳｉイオンを活性
化させる（図１（ｂ））。ここで第二の不純物層１３２
は１００ｋｅＶという低エネルギで形成されるため、電
子濃度分布は急峻である。一方、第二の不純物層１３２
近傍の半導体層１３１は高ドーズ量で注入されており、
かつリセスが深いためＲｓを低減できる。次にＮ+層１
１上に写真蝕刻法でソース、ドレイン電極のパターニン
グを施した後、ＡｕＧｅを蒸着しリフトオフを行なう。
を、例えばりん酸（Ｈ3ＰＯ4）系エッチング液を用いて
ゲート電極形成予定域を含む領域に凹部（リセス）１３
を形成する。ここでリセス１３の深さは表面空乏層の影
響を受けないように選ばれるべきであって、例えば表面
電子濃度が１×１０17ｃｍ-3の場合、１０００Ａより深
く、例えば１５００Ａ程度が望ましい。次に第二のイオ
ン注入として、例えば加速エネルギ１００ｋｅＶ，ドー
ズ量２．５×１０12ｃｍ-2の低いエネルギでＳｉイオン
をリセス底部のゲート電極形成予定域に注入して第二の
不純物層１３２を形成した後、例えば８５０℃，１５分
の条件でアニールを施し、Ｎ+層１１、第一の不純物層
１３１および第二の不純物層１３２のＳｉイオンを活性
化させる（図１（ｂ））。ここで第二の不純物層１３２
は１００ｋｅＶという低エネルギで形成されるため、電
子濃度分布は急峻である。一方、第二の不純物層１３２
近傍の半導体層１３１は高ドーズ量で注入されており、
かつリセスが深いためＲｓを低減できる。次にＮ+層１
１上に写真蝕刻法でソース、ドレイン電極のパターニン
グを施した後、ＡｕＧｅを蒸着しリフトオフを行なう。
【００１４】続いて熱処理を施してソース電極１４、ド
レイン電極１５を形成する。最後に写真蝕刻法によりリ
セス内の第二の不純物層１３２上にゲート電極のパター
ニングを行ない、ゲート金属としてＡｌを蒸着し、リフ
トオフを行なってゲート電極１６を形成して図１（ｃ）
に示す電力用ＭＥＳＦＥＴが完成する。
レイン電極１５を形成する。最後に写真蝕刻法によりリ
セス内の第二の不純物層１３２上にゲート電極のパター
ニングを行ない、ゲート金属としてＡｌを蒸着し、リフ
トオフを行なってゲート電極１６を形成して図１（ｃ）
に示す電力用ＭＥＳＦＥＴが完成する。
【００１５】上記の如くして得られた電力用ＭＥＳＦＥ
Ｔのピンチオフ近傍のＶｇ−ｇｍ曲線を測定した結果、
図２に示すように従来例にかかる低エネルギでイオン注
入した場合と同等の急峻性が得られることが判明した。
しかもドレイン耐圧および出力電力は高エネルギで注入
した場合と同等の特性が得られることが判明した。
Ｔのピンチオフ近傍のＶｇ−ｇｍ曲線を測定した結果、
図２に示すように従来例にかかる低エネルギでイオン注
入した場合と同等の急峻性が得られることが判明した。
しかもドレイン耐圧および出力電力は高エネルギで注入
した場合と同等の特性が得られることが判明した。
【００１６】さらに第一の不純物層のイオン注入条件と
リセス深さを変えて種々の試作を行なった結果、リセス
エッチング後のリセス１３底部の第一の不純物層の表面
電子濃度が５×１０16ｃｍ-3以下になるとリセス内部の
抵抗が増大し、良好なオーミック特性が得られなくなる
ことがわかった。また、リセス深さに関しては、動作層
の電子濃度が５×１０16ｃｍ-3以上の場合、表面空乏層
の影響を受けないで良好な入出力特性を得るには１５０
０Ａ以上の深さが必要であることがわかった。したがっ
て本発明による十分な効果を得るためにはリセス底部の
第一の不純物層の表面電子濃度としては５×１０16ｃｍ
-3以上、リセス１３の深さとして１５００Ａ以上が必要
である。
リセス深さを変えて種々の試作を行なった結果、リセス
エッチング後のリセス１３底部の第一の不純物層の表面
電子濃度が５×１０16ｃｍ-3以下になるとリセス内部の
抵抗が増大し、良好なオーミック特性が得られなくなる
ことがわかった。また、リセス深さに関しては、動作層
の電子濃度が５×１０16ｃｍ-3以上の場合、表面空乏層
の影響を受けないで良好な入出力特性を得るには１５０
０Ａ以上の深さが必要であることがわかった。したがっ
て本発明による十分な効果を得るためにはリセス底部の
第一の不純物層の表面電子濃度としては５×１０16ｃｍ
-3以上、リセス１３の深さとして１５００Ａ以上が必要
である。
【００１７】なお、この実施例では第一のイオン注入と
第二のイオン注入の条件は加速エネルギを１００ｋｅ
Ｖ、ドーズ量６×１０12ｃｍ-2と２．５×１０12ｃｍ-2
で行なったが何らこれらの値に限定されることなく、前
段イオン注入についてはリセス深さが１５００Ａ以上
で、リセス底部の表面電子濃度が５×１０16ｃｍ-3以上
得られる条件であれば本発明の効果が得られる。
第二のイオン注入の条件は加速エネルギを１００ｋｅ
Ｖ、ドーズ量６×１０12ｃｍ-2と２．５×１０12ｃｍ-2
で行なったが何らこれらの値に限定されることなく、前
段イオン注入についてはリセス深さが１５００Ａ以上
で、リセス底部の表面電子濃度が５×１０16ｃｍ-3以上
得られる条件であれば本発明の効果が得られる。
【００１８】
【発明の効果】以上述べたようにこの発明によれば、ゲ
ート領域の動作層形成を低エネルギのイオン注入により
ながらも深いリセスを形成でき、さらにＲｓも低減でき
ることから、低ドレイン電流領域に於いて低歪で飽和出
力が大きく、しかもドレイン耐圧も低下させることのな
い電力用ＭＥＳＦＥＴを製造することができる顕著な利
点がある。
ート領域の動作層形成を低エネルギのイオン注入により
ながらも深いリセスを形成でき、さらにＲｓも低減でき
ることから、低ドレイン電流領域に於いて低歪で飽和出
力が大きく、しかもドレイン耐圧も低下させることのな
い電力用ＭＥＳＦＥＴを製造することができる顕著な利
点がある。
【図１】（ａ）ないし（ｃ）は本発明の一実施例に係る
電力用ＭＥＳＦＥＴの製造方法を工程順に示すいずれも
断面図。
電力用ＭＥＳＦＥＴの製造方法を工程順に示すいずれも
断面図。
【図２】本発明に係る電力用ＭＥＳＦＥＴについて測定
されたＶｇ−ｇｍ曲線を示す線図。
されたＶｇ−ｇｍ曲線を示す線図。
【図３】（ａ）ないし（ｃ）は従来例に係る電力用ＭＥ
ＳＦＥＴの製造方法を工程順に示すいずれも断面図。
ＳＦＥＴの製造方法を工程順に示すいずれも断面図。
【図４】従来例に係る電力用ＭＥＳＦＥＴについて測定
されたＶｇ−ｇｍ曲線を示す線図。
されたＶｇ−ｇｍ曲線を示す線図。
【図５】従来例に係る電力用ＭＥＳＦＥＴについて測定
されたＶｇ−ｇｍ曲線を示す線図。
されたＶｇ−ｇｍ曲線を示す線図。
１０，２０ ＧａＡｓ半絶縁性基板 １１，２１ オーム性接触層（Ｎ+層） ２２ ゲート領域の動作層（Ｎ層） １３，２３ リセス １３１ 第一の不純物層 １３２ 第二の不純物層 １４，２４ ソース電極 １５，２５ ドレイン電極 １６，２６ ゲート電極
Claims (2)
- 【請求項１】 半絶縁性基板主面の一部に第一のイオン
注入を施し第一の不純物層を形成する工程と、前記第一
の不純物層の一部にエッチングを施して凹部を形成する
工程と、前記凹部を含む第一の不純物層表面に第二のイ
オン注入を施し第二の不純物層を形成する工程と、前記
第一の不純物層および第二の不純物層に活性化のための
熱処理を施して動作層を形成する工程と、前記凹部内に
ゲート電極を形成する工程を含む電界効果トランジスタ
の製造方法。 - 【請求項２】 第一の不純物層に形成される凹部を、少
なくとも深さが１５００オングストローム、かつ凹部底
面のエッチング後における第一の不純物層の表面電子濃
度を５×１０16ｃｍ-3以上ならしめることを特徴とする
請求項１に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14965193A JPH07135224A (ja) | 1993-06-22 | 1993-06-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14965193A JPH07135224A (ja) | 1993-06-22 | 1993-06-22 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135224A true JPH07135224A (ja) | 1995-05-23 |
Family
ID=15479888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14965193A Pending JPH07135224A (ja) | 1993-06-22 | 1993-06-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135224A (ja) |
-
1993
- 1993-06-22 JP JP14965193A patent/JPH07135224A/ja active Pending
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