JPH07135301A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07135301A JPH07135301A JP6106663A JP10666394A JPH07135301A JP H07135301 A JPH07135301 A JP H07135301A JP 6106663 A JP6106663 A JP 6106663A JP 10666394 A JP10666394 A JP 10666394A JP H07135301 A JPH07135301 A JP H07135301A
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- control circuit
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- memory array
- line
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 形状均一性が高く、高集積化に適する半導体
記憶装置を提供する。 【構成】 チップ７上を少なくとも２行２列の４面の領
域に分割し、各領域には、列方向に一定のピッチで配置
された第１制御回路２ａ〜２ｃの間にメモリアレイブロ
ック１を配置される。第１制御回路２ｃに隣接してコラ
ムデコーダが配置される。第１制御回路２ａ〜２ｃに対
応して第２制御回路３ａ，３ｂが配置される。第２制御
回路のうちコラムデコーダ４側の第２制御回路３ｂ以外
は同一パターンで形成される。
記憶装置を提供する。 【構成】 チップ７上を少なくとも２行２列の４面の領
域に分割し、各領域には、列方向に一定のピッチで配置
された第１制御回路２ａ〜２ｃの間にメモリアレイブロ
ック１を配置される。第１制御回路２ｃに隣接してコラ
ムデコーダが配置される。第１制御回路２ａ〜２ｃに対
応して第２制御回路３ａ，３ｂが配置される。第２制御
回路のうちコラムデコーダ４側の第２制御回路３ｂ以外
は同一パターンで形成される。
Description
【０００１】
【産業上の利用分野】本発明は、情報を記憶する半導体
記憶装置に関し、特に、高集積化に適する半導体記憶装
置に関するものである。
記憶装置に関し、特に、高集積化に適する半導体記憶装
置に関するものである。
【０００２】
【従来の技術】半導体記憶装置は、あらゆる装置に搭載
され、その記憶容量は年々増大する傾向にある。記憶容
量の増大は、半導体装置内部の素子数の増加を招く。し
たがって、多くの素子を従来と同様の形状の中に配置す
るため高集積化が重要な技術となっている。
され、その記憶容量は年々増大する傾向にある。記憶容
量の増大は、半導体装置内部の素子数の増加を招く。し
たがって、多くの素子を従来と同様の形状の中に配置す
るため高集積化が重要な技術となっている。
【０００３】以下、従来の半導体記憶装置について図面
を参照しながら説明する。図２３は、従来の半導体記憶
装置の構成を示す図である。
を参照しながら説明する。図２３は、従来の半導体記憶
装置の構成を示す図である。
【０００４】図２３において、半導体記憶装置は、メモ
リアレイブロック１０１、第１制御回路１０２ａ〜１０
２ｃ、第２制御回路１０３ａ〜１０３ｃ、コラムデコー
ダ１０４、ロウデコーダ１０５、配線部１０６、チップ
１０７を含む。チップ１０７上は、２行２列の４面の領
域に分けられている。各領域は、メモリアレイブロック
１０１、第１制御回路１０２ａ〜１０２ｃ、第２制御回
路１０３ａ〜１０３ｃ、コラムデコーダ１０４、ロウデ
コーダ１０５、配線部１０６を含む。各領域は、各領域
の中心を中心に対称な形状で配置されている。
リアレイブロック１０１、第１制御回路１０２ａ〜１０
２ｃ、第２制御回路１０３ａ〜１０３ｃ、コラムデコー
ダ１０４、ロウデコーダ１０５、配線部１０６、チップ
１０７を含む。チップ１０７上は、２行２列の４面の領
域に分けられている。各領域は、メモリアレイブロック
１０１、第１制御回路１０２ａ〜１０２ｃ、第２制御回
路１０３ａ〜１０３ｃ、コラムデコーダ１０４、ロウデ
コーダ１０５、配線部１０６を含む。各領域は、各領域
の中心を中心に対称な形状で配置されている。
【０００５】メモリアレイブロック１０１は、マトリッ
クス状に配置されている複数のメモリセル、列方向に延
在する複数のビット線、および行方向に延在する複数の
ワード線を含む。
クス状に配置されている複数のメモリセル、列方向に延
在する複数のビット線、および行方向に延在する複数の
ワード線を含む。
【０００６】第１制御回路１０２ａ〜１０２ｃは、メモ
リアレイブロック１０１のビット線から出力される情報
信号をセンスアンプにより増幅し、Ｉ／Ｏ線へ増幅した
情報信号を出力する。また、第１制御回路１０２は、シ
ェアードセンスアンプ構成を有しており、両側に配置さ
れたメモリアレイブロック１のビット線のうち一方を選
択する構成となっている。
リアレイブロック１０１のビット線から出力される情報
信号をセンスアンプにより増幅し、Ｉ／Ｏ線へ増幅した
情報信号を出力する。また、第１制御回路１０２は、シ
ェアードセンスアンプ構成を有しており、両側に配置さ
れたメモリアレイブロック１のビット線のうち一方を選
択する構成となっている。
【０００７】第２制御回路１０３ａ〜１０３ｃは、配線
部１０６を介して第１制御回路１０２ａ〜１０２ｃと接
続され、第１制御回路１０２ａ〜１０２ｃの動作を制御
する。
部１０６を介して第１制御回路１０２ａ〜１０２ｃと接
続され、第１制御回路１０２ａ〜１０２ｃの動作を制御
する。
【０００８】コラムデコーダ１０４は、外部から入力さ
れるアドレス信号を基に第１制御回路１０２ａ〜１０２
ｃに含まれる所定のセンスアンプを選択する。
れるアドレス信号を基に第１制御回路１０２ａ〜１０２
ｃに含まれる所定のセンスアンプを選択する。
【０００９】ロウデコーダ５は、外部から入力されるア
ドレス信号に対応した所定のワード線を活性化させる。
ドレス信号に対応した所定のワード線を活性化させる。
【００１０】次に、各ブロックの配置について説明す
る。第１制御回路１０２ａ〜１０２ｃは、ピッチＬで等
間隔に配置され、各第１制御回路１０２ａ〜１０２ｃの
間にはメモリアレイブロック１０１が配置される。した
がって、第１制御回路１０２の数は、メモリアレイブロ
ック１０１の数より１つ多い数となる。コラムデコーダ
４は、第１制御回路１０２ａ〜１０２ｃのうち一番内側
にある第１制御回路１０２ｃに接して配置される。ロウ
デコーダ１０５は、各メモリアレイブロック１と接して
配置される。したがって、ロウデコーダ１０５の数は、
メモリアレイブロック１０１の数と同数となる。第２制
御回路１０３ａ〜１０３ｃは、配線部１０６を介して第
１制御回路１０２ａ〜１０２ｃの行方向に配置され、第
２制御回路１０３ａ〜１０３ｃの列方向の長さはＬ′で
ある。第２制御回路１０３ａの列方向の外側の一辺は第
１制御回路１０２ａの列方向の外側の一辺と揃うように
配置される。第２制御回路１０３ｃの列方向の内側の辺
は、第１制御回路１０２ｃの列方向の内側の一辺と揃う
ように配置される。第２制御回路１０３ｂの中心は、第
１制御回路１０２ｂの中心と揃うように配置される。
る。第１制御回路１０２ａ〜１０２ｃは、ピッチＬで等
間隔に配置され、各第１制御回路１０２ａ〜１０２ｃの
間にはメモリアレイブロック１０１が配置される。した
がって、第１制御回路１０２の数は、メモリアレイブロ
ック１０１の数より１つ多い数となる。コラムデコーダ
４は、第１制御回路１０２ａ〜１０２ｃのうち一番内側
にある第１制御回路１０２ｃに接して配置される。ロウ
デコーダ１０５は、各メモリアレイブロック１と接して
配置される。したがって、ロウデコーダ１０５の数は、
メモリアレイブロック１０１の数と同数となる。第２制
御回路１０３ａ〜１０３ｃは、配線部１０６を介して第
１制御回路１０２ａ〜１０２ｃの行方向に配置され、第
２制御回路１０３ａ〜１０３ｃの列方向の長さはＬ′で
ある。第２制御回路１０３ａの列方向の外側の一辺は第
１制御回路１０２ａの列方向の外側の一辺と揃うように
配置される。第２制御回路１０３ｃの列方向の内側の辺
は、第１制御回路１０２ｃの列方向の内側の一辺と揃う
ように配置される。第２制御回路１０３ｂの中心は、第
１制御回路１０２ｂの中心と揃うように配置される。
【００１１】次に、図２３に示すメモリアレイブロック
および第１制御回路について詳細に説明する。
および第１制御回路について詳細に説明する。
【００１２】まず、両側にメモリアレイブロック１０１
を有する第１制御回路１０２ｂについて説明する。図２
４は、図１に示す第１制御回路およびメモリアレイブロ
ックの構成を示す第１の図である。
を有する第１制御回路１０２ｂについて説明する。図２
４は、図１に示す第１制御回路およびメモリアレイブロ
ックの構成を示す第１の図である。
【００１３】図２４において、メモリアレイブロック１
０１は、ワード線ＷＬ、ビット線ＢＬ０、／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１、メモリセル１２５、１２６を含む。図
２４では、簡略化のため、複数のメモリセルのうち２つ
のメモリセル１２５、１２６、複数のビット線のうち４
本のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、複
数のワード線のうち１本のワード線ＷＬのみを示してい
る。
０１は、ワード線ＷＬ、ビット線ＢＬ０、／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１、メモリセル１２５、１２６を含む。図
２４では、簡略化のため、複数のメモリセルのうち２つ
のメモリセル１２５、１２６、複数のビット線のうち４
本のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、複
数のワード線のうち１本のワード線ＷＬのみを示してい
る。
【００１４】メモリセル１２５は、トランジスタＱ１２
９、キャパシタＣ１００を含む。図２４に示すように、
メモリセルは１トランジスタ１キャパシタの構成のメモ
リセルである。ビット線ＢＬ０、／ＢＬ０は左側の第１
制御回路１０２ｂに接続され、ビット線ＢＬ１、／ＢＬ
１は右側の第２制御回路１０２ｂに接続される。メモリ
セルからの情報の読出または書込は、ロウデコーダ１０
５により所定のワード線、たとえば、ワード線ＷＬが活
性化され、選択された所定のメモリセルのデータがビッ
ト線、たとえば、ビット線ＢＬ０、／ＢＬ０を介して第
２制御回路１０２ｂへ出力される。
９、キャパシタＣ１００を含む。図２４に示すように、
メモリセルは１トランジスタ１キャパシタの構成のメモ
リセルである。ビット線ＢＬ０、／ＢＬ０は左側の第１
制御回路１０２ｂに接続され、ビット線ＢＬ１、／ＢＬ
１は右側の第２制御回路１０２ｂに接続される。メモリ
セルからの情報の読出または書込は、ロウデコーダ１０
５により所定のワード線、たとえば、ワード線ＷＬが活
性化され、選択された所定のメモリセルのデータがビッ
ト線、たとえば、ビット線ＢＬ０、／ＢＬ０を介して第
２制御回路１０２ｂへ出力される。
【００１５】第２制御回路１０２ｂは、センスアンプ１
２０、トランジスタＱ１２１〜Ｑ１２９を含む。
２０、トランジスタＱ１２１〜Ｑ１２９を含む。
【００１６】トランジスタＱ１２１、Ｑ１２２は、第１
のスイッチを構成し、左側の第１制御回路１０２ｂの場
合、第１制御回路１０２ｂと最も左側にあるメモリセル
アレイ１０１のビット線との接続を制御する。
のスイッチを構成し、左側の第１制御回路１０２ｂの場
合、第１制御回路１０２ｂと最も左側にあるメモリセル
アレイ１０１のビット線との接続を制御する。
【００１７】センスアンプ１２０は、メモリセルからビ
ット線に伝達されたデータをビット線対を構成するもう
一方のビット線との間で差動増幅する。
ット線に伝達されたデータをビット線対を構成するもう
一方のビット線との間で差動増幅する。
【００１８】トランジスタＱ１２３は第２のスイッチを
構成し、ビット線対の電位を互いに等しくする。
構成し、ビット線対の電位を互いに等しくする。
【００１９】トランジスタＱ１２４、Ｑ１２５は、ビッ
ト線対の電位を所定電位ＶBLにプリチャージする。
ト線対の電位を所定電位ＶBLにプリチャージする。
【００２０】トランジスタＱ１２６、Ｑ１２７は、第４
のスイッチを構成し、センスアンプ１２０で増幅された
データを外部に伝達する。
のスイッチを構成し、センスアンプ１２０で増幅された
データを外部に伝達する。
【００２１】トランジスタＱ１２８、Ｑ１２９は、第５
のスイッチを構成し、左側の第１制御回路１０２ｂの場
合、第１制御回路１０２ｂとメモリアレイブロック１０
１のビット線対ＢＬ０、／ＢＬ０との接続を制御する。
のスイッチを構成し、左側の第１制御回路１０２ｂの場
合、第１制御回路１０２ｂとメモリアレイブロック１０
１のビット線対ＢＬ０、／ＢＬ０との接続を制御する。
【００２２】第２の制御回路１０２ｂは、上記のように
構成され、両側に配置されたメモリアレイブロック１０
１のビット線対のうち所定のビット線対を第１および第
５スイッチＱ１２１、Ｑ１２２、Ｑ１２８、Ｑ１２９に
より選択し、選択したビット線対の情報信号をセンスア
ンプ１２０で増幅した後、第４スイッチＱ１２６、Ｑ１
２７により外部に伝達する。
構成され、両側に配置されたメモリアレイブロック１０
１のビット線対のうち所定のビット線対を第１および第
５スイッチＱ１２１、Ｑ１２２、Ｑ１２８、Ｑ１２９に
より選択し、選択したビット線対の情報信号をセンスア
ンプ１２０で増幅した後、第４スイッチＱ１２６、Ｑ１
２７により外部に伝達する。
【００２３】次に、両端に配置される第１制御回路１０
２ａ、１０２ｃについて説明する。図２５、図２６は、
図１に示すメモリアレイブロックおよび第１制御回路の
構成を示す第２および第３の図である。
２ａ、１０２ｃについて説明する。図２５、図２６は、
図１に示すメモリアレイブロックおよび第１制御回路の
構成を示す第２および第３の図である。
【００２４】図２５に示す第１制御回路１０２ａと図２
４に示す第１制御回路１０２ｂとで異なる点は、第１制
御回路１０２ａの左側にはメモリアレイブロック１０１
が配置されていないため、第１スイッチＱ１２１、Ｑ１
２２の外側の接点が開放状態となっている点である。
４に示す第１制御回路１０２ｂとで異なる点は、第１制
御回路１０２ａの左側にはメモリアレイブロック１０１
が配置されていないため、第１スイッチＱ１２１、Ｑ１
２２の外側の接点が開放状態となっている点である。
【００２５】また、図２６に示す第１制御回路１０２ｃ
と図２４に示す第１制御回路１０２ｂとで異なる点は、
第１制御回路１０２ｃの右側にメモリアレイブロック１
０１が配置されていないため、第５スイッチＱ１２８、
Ｑ１２９の外側の接点が上記と同様に開放状態となって
いる点である。
と図２４に示す第１制御回路１０２ｂとで異なる点は、
第１制御回路１０２ｃの右側にメモリアレイブロック１
０１が配置されていないため、第５スイッチＱ１２８、
Ｑ１２９の外側の接点が上記と同様に開放状態となって
いる点である。
【００２６】したがって、第１制御回路１０２ｂは、両
側に配置されるメモリアレイブロックを選択し、所定の
メモリセルのデータを増幅して出力するのに対し、第１
制御回路１０２ａ、１０２ｃは、片側に配置されたメモ
リアレイブロック１０１のメモリセルのデータのみを増
幅して出力する。
側に配置されるメモリアレイブロックを選択し、所定の
メモリセルのデータを増幅して出力するのに対し、第１
制御回路１０２ａ、１０２ｃは、片側に配置されたメモ
リアレイブロック１０１のメモリセルのデータのみを増
幅して出力する。
【００２７】次に、メモリアレイブロック１０１につい
てさらに詳細に説明する。半導体記憶装置は、高集積化
に伴い、メモリセル、ワード線、ビット線の各物理サイ
ズが小さくなるにつれ、メモリアレイ全面にわたって均
一に加工するのが困難となってきており、メモリアレイ
の周辺に通常のワード線とほぼ同一形状のダミーワード
線、通常のビット線とほぼ同一形状のダミービット線を
配置し、通常のワード線およびビット線の形状を均一化
している。
てさらに詳細に説明する。半導体記憶装置は、高集積化
に伴い、メモリセル、ワード線、ビット線の各物理サイ
ズが小さくなるにつれ、メモリアレイ全面にわたって均
一に加工するのが困難となってきており、メモリアレイ
の周辺に通常のワード線とほぼ同一形状のダミーワード
線、通常のビット線とほぼ同一形状のダミービット線を
配置し、通常のワード線およびビット線の形状を均一化
している。
【００２８】図２７は、図１に示すメモリアレイブロッ
クの構成を示す図である。図２７において、メモリアレ
イブロックは、ワード線のシャント領域１１１、メモリ
アレイ１１０を含む。通常、メモリアレイ１１０は、シ
ャント領域１１１と第１制御回路１０２とに囲まれた領
域に配置される。メモリアレイ１１０は、通常の動作に
使用する複数のワード線、ビット線、メモリセルを含む
（図示省略）。メモリアレイ１１０の外周部には、上記
のように通常のワード線、ビット線、およびメモリセル
の加工精度を向上させるため、通常のワード線とほぼ同
一の形状を有するダミーワード線ＤＷＬ、通常のビット
線とほぼ同一の形状を有するダミービット線ＤＢＬが配
置される。この結果、メモリアレイ１１０の内部の加工
精度が向上し、通常のビット線、ワード線、およびメモ
リセルの不良率が低減される。
クの構成を示す図である。図２７において、メモリアレ
イブロックは、ワード線のシャント領域１１１、メモリ
アレイ１１０を含む。通常、メモリアレイ１１０は、シ
ャント領域１１１と第１制御回路１０２とに囲まれた領
域に配置される。メモリアレイ１１０は、通常の動作に
使用する複数のワード線、ビット線、メモリセルを含む
（図示省略）。メモリアレイ１１０の外周部には、上記
のように通常のワード線、ビット線、およびメモリセル
の加工精度を向上させるため、通常のワード線とほぼ同
一の形状を有するダミーワード線ＤＷＬ、通常のビット
線とほぼ同一の形状を有するダミービット線ＤＢＬが配
置される。この結果、メモリアレイ１１０の内部の加工
精度が向上し、通常のビット線、ワード線、およびメモ
リセルの不良率が低減される。
【００２９】
【発明が解決しようとする課題】従来の半導体記憶装置
は上記のように構成されていたので、以下のような問題
点が発生していた。
は上記のように構成されていたので、以下のような問題
点が発生していた。
【００３０】まず、図２３に示すように、第２制御回路
１０３ａの外側が配線部１０６と接続され、第２制御回
路１０３ｂの中央が配線部１０６と接続され、第２制御
回路１０３ｃの左側が配線部１０６とそれぞれ接続され
ているため、配線部１０６と第２制御回路１０３ａ〜１
０３ｃとを接続するためのパターンが３通り必要とな
り、設計効率が悪かった。また、第２制御回路の幅Ｌ′
は、常に第１制御回路のピッチＬより小さくする必要が
あり、第２制御回路１０３ａ〜１０３ｃの間に使用しな
いスペースが存在し、高集積化を達成することができな
かった。
１０３ａの外側が配線部１０６と接続され、第２制御回
路１０３ｂの中央が配線部１０６と接続され、第２制御
回路１０３ｃの左側が配線部１０６とそれぞれ接続され
ているため、配線部１０６と第２制御回路１０３ａ〜１
０３ｃとを接続するためのパターンが３通り必要とな
り、設計効率が悪かった。また、第２制御回路の幅Ｌ′
は、常に第１制御回路のピッチＬより小さくする必要が
あり、第２制御回路１０３ａ〜１０３ｃの間に使用しな
いスペースが存在し、高集積化を達成することができな
かった。
【００３１】また、図２５および図２６に示すように、
メモリアレイブロック１０１が存在しない側の第１また
は第５スイッチの接点は開放状態であるため、接点に異
常な電荷が溜まり、装置が誤動作を発生し、信頼性上問
題となっていた。この問題は、高集積化によるメモリセ
ルの電荷容量の低下に伴いさらに顕著となり、装置の高
集積化を妨げていた。
メモリアレイブロック１０１が存在しない側の第１また
は第５スイッチの接点は開放状態であるため、接点に異
常な電荷が溜まり、装置が誤動作を発生し、信頼性上問
題となっていた。この問題は、高集積化によるメモリセ
ルの電荷容量の低下に伴いさらに顕著となり、装置の高
集積化を妨げていた。
【００３２】さらに、図２７に示すように、メモリアレ
イ１１０ａ〜１１０ｄの外周にダミービット線ＤＢＬお
よびダミーワード線ＤＷＬを配置するだけでは、さらに
高集積化しようとすると、通常使用するビット線、ワー
ド線、メモリセルの形状均一性を保つことができず、さ
らに高集積化を達成することが困難であった。
イ１１０ａ〜１１０ｄの外周にダミービット線ＤＢＬお
よびダミーワード線ＤＷＬを配置するだけでは、さらに
高集積化しようとすると、通常使用するビット線、ワー
ド線、メモリセルの形状均一性を保つことができず、さ
らに高集積化を達成することが困難であった。
【００３３】本発明は上記課題を解決するためのもので
あって、さらに高集積化を実現することができる半導体
装置を提供することを目的とする。
あって、さらに高集積化を実現することができる半導体
装置を提供することを目的とする。
【００３４】本発明の他の目的は、形状均一性が高く、
製造歩留りが高い半導体記憶装置を提供することであ
る。
製造歩留りが高い半導体記憶装置を提供することであ
る。
【００３５】本発明のさらに他の目的は、信頼性を向上
し、安定な動作を実現することができる半導体記憶装置
を提供することである。
し、安定な動作を実現することができる半導体記憶装置
を提供することである。
【００３６】
【課題を解決するための手段】請求項１ないし請求項５
記載の半導体記憶装置は、一列に配置された複数のメモ
リアレイブロックと、メモリアレイブロックの間と両端
に配置され、少なくともセンスアンプ回路を含む複数の
第１制御回路と、複数の第１制御回路のうち一端側に配
置された第１制御回路と平行に配置されたコラムデコー
ダと、メモリアレイブロックごとに対応して設けられた
複数のロウデコーダと、第１制御回路ごとに対応して設
けられた複数の第２制御回路とを含み、上記コラムデコ
ーダの半導体基板表面における形成領域の幅は、メモリ
アレイブロックの半導体基板表面における形成領域の幅
と実質的に等しく、上記複数の第１制御回路のうちコラ
ムデコーダ側に位置する１つの第１制御回路に対応した
第２制御回路以外の第２制御回路は、同一パターンで形
成される。
記載の半導体記憶装置は、一列に配置された複数のメモ
リアレイブロックと、メモリアレイブロックの間と両端
に配置され、少なくともセンスアンプ回路を含む複数の
第１制御回路と、複数の第１制御回路のうち一端側に配
置された第１制御回路と平行に配置されたコラムデコー
ダと、メモリアレイブロックごとに対応して設けられた
複数のロウデコーダと、第１制御回路ごとに対応して設
けられた複数の第２制御回路とを含み、上記コラムデコ
ーダの半導体基板表面における形成領域の幅は、メモリ
アレイブロックの半導体基板表面における形成領域の幅
と実質的に等しく、上記複数の第１制御回路のうちコラ
ムデコーダ側に位置する１つの第１制御回路に対応した
第２制御回路以外の第２制御回路は、同一パターンで形
成される。
【００３７】望ましくは、上記複数の第２制御回路のう
ち同一のパターンで形成された第２制御回路の半導体基
板表面における形成領域の幅は、上記第１の制御回路の
半導体基板表面における形成領域の幅と上記ロウデコー
ダの半導体基板表面における形成領域の幅の合計値と実
質的に等しい。
ち同一のパターンで形成された第２制御回路の半導体基
板表面における形成領域の幅は、上記第１の制御回路の
半導体基板表面における形成領域の幅と上記ロウデコー
ダの半導体基板表面における形成領域の幅の合計値と実
質的に等しい。
【００３８】さらに望ましくは、上記複数の第２制御回
路のうち上記コラムデコーダ側に位置する第２制御回路
の半導体基板表面における形成領域は、上記第１制御回
路のうち対応する第１制御回路の側面にまで延在し、そ
の端部は、上記コラムデコーダの端内に位置する。
路のうち上記コラムデコーダ側に位置する第２制御回路
の半導体基板表面における形成領域は、上記第１制御回
路のうち対応する第１制御回路の側面にまで延在し、そ
の端部は、上記コラムデコーダの端内に位置する。
【００３９】さらに望ましくは、上記ロウデコーダの各
々は、対応する上記メモリアレイブロックと上記第２制
御回路との間に配置される。
々は、対応する上記メモリアレイブロックと上記第２制
御回路との間に配置される。
【００４０】また、望ましくは、それぞれが、上記複数
のメモリアレイブロックと、上記複数の第１制御回路
と、上記コラムデコーダと、上記複数のロウデコーダ
と、上記複数の第２制御回路とを含む２つの半導体基板
表面における形成領域を含み、上記コラムデコーダは、
上記２つの半導体基板表面における形成領域の中心側に
配置される。
のメモリアレイブロックと、上記複数の第１制御回路
と、上記コラムデコーダと、上記複数のロウデコーダ
と、上記複数の第２制御回路とを含む２つの半導体基板
表面における形成領域を含み、上記コラムデコーダは、
上記２つの半導体基板表面における形成領域の中心側に
配置される。
【００４１】請求項６および請求項７記載の半導体記憶
装置は、マトリックス状に配置された複数のメモリセル
と、複数のメモリセルと接続されマトリックスの行方向
に延在した複数のワード線と、複数のメモリセルと接続
されマトリックスの列方向に延在した複数のビット線
と、複数のワード線のうち両端のワード線の外側に配置
されワード線とほぼ同一形状を有するダミーワード線
と、複数のビット線のうち両端のビット線の外側に配置
されビット線とほぼ同一形状を有するダミービット線と
を含み、さらに、ダミーワード線と複数のワード線との
間に配置されワード線とほぼ同一形状を有するスペアワ
ード線、または、ダミービット線と複数のビット線との
間に配置されビット線とほぼ同一形状を有するスペアビ
ット線を含む。
装置は、マトリックス状に配置された複数のメモリセル
と、複数のメモリセルと接続されマトリックスの行方向
に延在した複数のワード線と、複数のメモリセルと接続
されマトリックスの列方向に延在した複数のビット線
と、複数のワード線のうち両端のワード線の外側に配置
されワード線とほぼ同一形状を有するダミーワード線
と、複数のビット線のうち両端のビット線の外側に配置
されビット線とほぼ同一形状を有するダミービット線と
を含み、さらに、ダミーワード線と複数のワード線との
間に配置されワード線とほぼ同一形状を有するスペアワ
ード線、または、ダミービット線と複数のビット線との
間に配置されビット線とほぼ同一形状を有するスペアビ
ット線を含む。
【００４２】望ましくは、上記ダミーワード線と上記ス
ペアワード線との間に配置され、上記ビット線の全員の
変動をキャンセルするためのノイズキャンセルワード線
をさらに含む。
ペアワード線との間に配置され、上記ビット線の全員の
変動をキャンセルするためのノイズキャンセルワード線
をさらに含む。
【００４３】請求項８記載の半導体記憶装置は、マトリ
ックス状に配置された複数のメモリセルと、複数のメモ
リセルと接続されマトリックスの行方向に延在した複数
のワード線と、複数のメモリセルと接続されマトリック
スの列方向に延在した複数のビット線と、複数のワード
線のうち両端のワード線の外側に配置されワード線とほ
ぼ同一形状を有するダミーワード線と、ダミーワード線
と複数のワード線との間に配置されビット線の電位の変
動をキャンセルするためのノイズキャンセルワード線と
を含む。
ックス状に配置された複数のメモリセルと、複数のメモ
リセルと接続されマトリックスの行方向に延在した複数
のワード線と、複数のメモリセルと接続されマトリック
スの列方向に延在した複数のビット線と、複数のワード
線のうち両端のワード線の外側に配置されワード線とほ
ぼ同一形状を有するダミーワード線と、ダミーワード線
と複数のワード線との間に配置されビット線の電位の変
動をキャンセルするためのノイズキャンセルワード線と
を含む。
【００４４】請求項９記載の半導体記憶装置は、情報を
記憶する複数のメモリアレイブロックと、メモリアレイ
ブロックから出力される情報信号を増幅する複数の増幅
手段とを含み、メモリアレイブロックは一定ピッチで配
置された増幅手段の間に配置され、増幅手段はさらに両
側に配置されたメモリアレイブロックを選択的に接続す
る第１および第２接続手段を含み、複数の増幅手段のう
ち両端に配置された増幅手段のメモリアレイブロックの
ない側の第１または第２接続手段の接続点は所定の電位
に固定されている。
記憶する複数のメモリアレイブロックと、メモリアレイ
ブロックから出力される情報信号を増幅する複数の増幅
手段とを含み、メモリアレイブロックは一定ピッチで配
置された増幅手段の間に配置され、増幅手段はさらに両
側に配置されたメモリアレイブロックを選択的に接続す
る第１および第２接続手段を含み、複数の増幅手段のう
ち両端に配置された増幅手段のメモリアレイブロックの
ない側の第１または第２接続手段の接続点は所定の電位
に固定されている。
【００４５】
【作用】請求項１ないし請求項５記載の半導体記憶装置
においては、複数の第１制御回路のうちコラムデコーダ
側に位置する１つの第１制御回路に対応した第２制御回
路以外の第２制御回路は、同一パターンで形成されるの
で、設計効率を改善することができるとともに、高精度
に形成することができるので、さらに高集積化を達成す
ることが可能となる。
においては、複数の第１制御回路のうちコラムデコーダ
側に位置する１つの第１制御回路に対応した第２制御回
路以外の第２制御回路は、同一パターンで形成されるの
で、設計効率を改善することができるとともに、高精度
に形成することができるので、さらに高集積化を達成す
ることが可能となる。
【００４６】請求項６および請求項７記載の半導体記憶
装置においては、メモリアレイブロックの外周にダミー
ワード線、スペアワード線、ダミービット線、スペアビ
ット線がそれぞれ配置され、ワード線、ビット線、およ
びメモリセルをメモリアレイブロックのさらに内側に配
置することができるので、ワード線、ビット線、および
メモリセルの形状均一性を向上することができる。
装置においては、メモリアレイブロックの外周にダミー
ワード線、スペアワード線、ダミービット線、スペアビ
ット線がそれぞれ配置され、ワード線、ビット線、およ
びメモリセルをメモリアレイブロックのさらに内側に配
置することができるので、ワード線、ビット線、および
メモリセルの形状均一性を向上することができる。
【００４７】請求項８記載の半導体記憶装置において
は、メモリブロックの外周にダミーワード線、ノイズキ
ャンセルワード線がそれぞれ配置され、ワード線、ビッ
ト線、およびメモリセルがメモリアレイブロックのさら
に内側に配置することができるので、ワード線、ビット
線、およびメモリセルの形状均一性を向上することがで
きる。
は、メモリブロックの外周にダミーワード線、ノイズキ
ャンセルワード線がそれぞれ配置され、ワード線、ビッ
ト線、およびメモリセルがメモリアレイブロックのさら
に内側に配置することができるので、ワード線、ビット
線、およびメモリセルの形状均一性を向上することがで
きる。
【００４８】請求項９記載の半導体記憶装置において
は、メモリアレイブロックに接続されていない第１また
は第２接続手段の接続点が所定の電位に固定されている
ので、異常な電荷が溜まることがない。
は、メモリアレイブロックに接続されていない第１また
は第２接続手段の接続点が所定の電位に固定されている
ので、異常な電荷が溜まることがない。
【００４９】
【実施例】以下、本発明の一実施例の半導体記憶装置に
ついて図面を参照しながら説明する。図１は、本発明の
一実施例の半導体記憶装置であるＤＲＡＭ（Dynamic Ra
ndom Access Memory) の構成を示す図である。
ついて図面を参照しながら説明する。図１は、本発明の
一実施例の半導体記憶装置であるＤＲＡＭ（Dynamic Ra
ndom Access Memory) の構成を示す図である。
【００５０】図１において、半導体記憶装置は、メモリ
アレイブロック１、第１制御回路２ａ〜２ｃ、第２制御
回路３ａ、３ｂ、コラムデコーダ４、ロウデコーダ５、
配線部６、チップ７を含む。
アレイブロック１、第１制御回路２ａ〜２ｃ、第２制御
回路３ａ、３ｂ、コラムデコーダ４、ロウデコーダ５、
配線部６、チップ７を含む。
【００５１】半導体装置のチップ７上は、４つの領域で
あるプレーンに分けられる。各プレーンは、メモリアレ
イブロック１、第１制御回路２ａ〜２ｃ、第２制御回路
３ａ、３ｂ、コラムデコーダ４、ロウデコーダ５、配線
部６を含む。各プレーンは、２行２列に配置され、４枚
のプレーンの中心を中心として対称な形状となってい
る。各ブロックの動作は図２３に示す従来の半導体記憶
装置と同様であるので、以下その説明を省略し、各ブロ
ックの配置について説明する。
あるプレーンに分けられる。各プレーンは、メモリアレ
イブロック１、第１制御回路２ａ〜２ｃ、第２制御回路
３ａ、３ｂ、コラムデコーダ４、ロウデコーダ５、配線
部６を含む。各プレーンは、２行２列に配置され、４枚
のプレーンの中心を中心として対称な形状となってい
る。各ブロックの動作は図２３に示す従来の半導体記憶
装置と同様であるので、以下その説明を省略し、各ブロ
ックの配置について説明する。
【００５２】第１制御回路２ａ〜２ｃは一定のピッチＬ
で列方向に配置される。メモリアレイブロック１は、第
１制御回路２ａ〜２ｃの間に配置される。ロウデコーダ
５は、第１制御回路２ａ〜２ｃの間に配置される。コラ
ムデコーダ４は４面のプレーンの内側の第１制御回路２
ｃに接して配置される。第２制御回路３ａ、３ｂは、配
線部６を介して、４面のプレーンの外側に位置する第１
制御回路２ａ〜２ｃの列方向の一辺とその一辺がほぼ揃
うように配置されている。この結果、配線部６と第２制
御回路３ａ、３ｂの接続部のパターンはすべて同一のパ
ターンで作製することができ、半導体装置の設計時の設
計効率を向上させることができる。また、第２制御回路
３ａの幅を第１制御回路２ａ〜２ｃの配置ピッチＬと等
しい長さまで大きくすることができ、高集積化に適する
構成となっている。さらに、第２制御回路３ｂは、略Ｌ
字形に曲げることにより、配線部６、コラムデコーダ４
の外周と接するように配置することができ、チップ７上
のスペースを有効利用している。また、第２制御回路３
ｂを略Ｌ字形に曲げることにより、プレーンの外形に凹
部ができないため、空きスペースに他の回路を配置して
も、凸部を迂回して配線する必要がなく、配線が容易と
なり、かつ、配線長が短くなるため配線により伝達され
る信号の高速性が改善される。
で列方向に配置される。メモリアレイブロック１は、第
１制御回路２ａ〜２ｃの間に配置される。ロウデコーダ
５は、第１制御回路２ａ〜２ｃの間に配置される。コラ
ムデコーダ４は４面のプレーンの内側の第１制御回路２
ｃに接して配置される。第２制御回路３ａ、３ｂは、配
線部６を介して、４面のプレーンの外側に位置する第１
制御回路２ａ〜２ｃの列方向の一辺とその一辺がほぼ揃
うように配置されている。この結果、配線部６と第２制
御回路３ａ、３ｂの接続部のパターンはすべて同一のパ
ターンで作製することができ、半導体装置の設計時の設
計効率を向上させることができる。また、第２制御回路
３ａの幅を第１制御回路２ａ〜２ｃの配置ピッチＬと等
しい長さまで大きくすることができ、高集積化に適する
構成となっている。さらに、第２制御回路３ｂは、略Ｌ
字形に曲げることにより、配線部６、コラムデコーダ４
の外周と接するように配置することができ、チップ７上
のスペースを有効利用している。また、第２制御回路３
ｂを略Ｌ字形に曲げることにより、プレーンの外形に凹
部ができないため、空きスペースに他の回路を配置して
も、凸部を迂回して配線する必要がなく、配線が容易と
なり、かつ、配線長が短くなるため配線により伝達され
る信号の高速性が改善される。
【００５３】上記説明では配線部６について第２制御回
路３ａ、３ｂと第１制御回路２ａ〜２ｃとの配線部とし
て述べたが、配線部６の一部には、第２制御回路３ａの
一部についてもその内部に配置される。
路３ａ、３ｂと第１制御回路２ａ〜２ｃとの配線部とし
て述べたが、配線部６の一部には、第２制御回路３ａの
一部についてもその内部に配置される。
【００５４】以下、第２制御回路３ａ、３ｂに含まれる
回路の具体例について説明する。第２制御回路３ａの内
部には、たとえば、メモリアレイブロック制御回路とセ
ンスアンプ制御回路とが含まれる。コラムデコーダ４側
の第２制御回路３ｂには、たとえば、センスアンプ制御
回路が含まれ、メモリアレイブロック制御回路は含まれ
ない。つまり、メモリアレイブロックがｎ個レイアウト
される場合は、メモリアレイブロック制御回路はメモリ
アレイブロックごとに必要であるためｎ個必要となり、
センスアンプ制御回路は、センスアンプを含む第１制御
回路ごとに必要であるためｎ＋１個必要となる。
回路の具体例について説明する。第２制御回路３ａの内
部には、たとえば、メモリアレイブロック制御回路とセ
ンスアンプ制御回路とが含まれる。コラムデコーダ４側
の第２制御回路３ｂには、たとえば、センスアンプ制御
回路が含まれ、メモリアレイブロック制御回路は含まれ
ない。つまり、メモリアレイブロックがｎ個レイアウト
される場合は、メモリアレイブロック制御回路はメモリ
アレイブロックごとに必要であるためｎ個必要となり、
センスアンプ制御回路は、センスアンプを含む第１制御
回路ごとに必要であるためｎ＋１個必要となる。
【００５５】メモリアレイブロック制御回路には、たと
えば、ブロック分割されたプリデコード信号を発生させ
るためのプリデコード信号発生回路、ノイズキャンセル
ワード線をドライブするためのノイズキャンセルワード
線ドライブ回路、ワード線を活性化または非活性化する
ための信号を発生するワード線活性化回路が含まれる。
以上の各回路は、ワード線を活性化または非活性化する
ために必要なアドレス系回路であり、かつ、各メモリア
レイブロックごとに必要な回路である。メモリアレイブ
ロック制御回路には、さらに、スペアワード線を選択す
るためのスペアワード線選択系回路が含まれる。この回
路は、各メモリアレイブロックごとにスペアワード線を
配置した場合に必要となる。さらに、メモリアレイブロ
ック制御回路には、ビット線分離信号φBLR 、φBLL を
発生させるためのビット線分離信号発生回路が含まれ
る。この回路は、メモリアレイブロックごとに２つのビ
ット線分離信号φBLR 、φBLL が必要であるため、第１
制御回路のうち両端の第１制御回路２ａ、２ｃには、一
方のみが必要である。不要なビット線分離信号φBLR、
φBLL を発生させるためのビット線分離信号発生回路は
レイアウトされず、後述するビット線と第１制御回路と
の接続を制御する第１または第５スイッチＱ７１、Ｑ７
２、Ｑ９８、Ｑ９９のゲートには接地電位が入力されオ
フの状態となっている（図２０および図２１を参照）。
えば、ブロック分割されたプリデコード信号を発生させ
るためのプリデコード信号発生回路、ノイズキャンセル
ワード線をドライブするためのノイズキャンセルワード
線ドライブ回路、ワード線を活性化または非活性化する
ための信号を発生するワード線活性化回路が含まれる。
以上の各回路は、ワード線を活性化または非活性化する
ために必要なアドレス系回路であり、かつ、各メモリア
レイブロックごとに必要な回路である。メモリアレイブ
ロック制御回路には、さらに、スペアワード線を選択す
るためのスペアワード線選択系回路が含まれる。この回
路は、各メモリアレイブロックごとにスペアワード線を
配置した場合に必要となる。さらに、メモリアレイブロ
ック制御回路には、ビット線分離信号φBLR 、φBLL を
発生させるためのビット線分離信号発生回路が含まれ
る。この回路は、メモリアレイブロックごとに２つのビ
ット線分離信号φBLR 、φBLL が必要であるため、第１
制御回路のうち両端の第１制御回路２ａ、２ｃには、一
方のみが必要である。不要なビット線分離信号φBLR、
φBLL を発生させるためのビット線分離信号発生回路は
レイアウトされず、後述するビット線と第１制御回路と
の接続を制御する第１または第５スイッチＱ７１、Ｑ７
２、Ｑ９８、Ｑ９９のゲートには接地電位が入力されオ
フの状態となっている（図２０および図２１を参照）。
【００５６】センスアンプ制御回路に含まれる回路は、
通常のＩ／Ｏ構成と階層Ｉ／Ｏ構成とで異なる。たとえ
ば、通常のＩ／Ｏ構成のとき、センスアンプ制御回路に
は、ビット線イコライズ信号を発生させるためのビット
線イコライズ信号発生回路、およびセンスアンプ駆動信
号φN 、φP を発生させるためのセンスアンプ駆動信号
発生回路を含む。また、センスアンプ駆動信号発生回路
は、２段階にセンスするためにセンスアンプ駆動信号φ
N を２つの信号φNfおよびφNSを発生させる場合もあ
る。また、階層Ｉ／Ｏ構成のときには、上記各回路に加
えて、センスアンプ制御回路は、サブＩ／Ｏ線とメイン
Ｉ／Ｏ線を接続するためのスイッチゲートを制御する信
号を発生させるためのスイッチゲート制御信号発生回路
を含む。
通常のＩ／Ｏ構成と階層Ｉ／Ｏ構成とで異なる。たとえ
ば、通常のＩ／Ｏ構成のとき、センスアンプ制御回路に
は、ビット線イコライズ信号を発生させるためのビット
線イコライズ信号発生回路、およびセンスアンプ駆動信
号φN 、φP を発生させるためのセンスアンプ駆動信号
発生回路を含む。また、センスアンプ駆動信号発生回路
は、２段階にセンスするためにセンスアンプ駆動信号φ
N を２つの信号φNfおよびφNSを発生させる場合もあ
る。また、階層Ｉ／Ｏ構成のときには、上記各回路に加
えて、センスアンプ制御回路は、サブＩ／Ｏ線とメイン
Ｉ／Ｏ線を接続するためのスイッチゲートを制御する信
号を発生させるためのスイッチゲート制御信号発生回路
を含む。
【００５７】上記の各回路が必要に応じて第２制御回路
３ａ、３ｂに含まれる。また、上記の各回路のうち、ビ
ット線分離信号発生回路およびワード線活性化信号発生
回路の一部は、図１に示す配線部６の所定の領域に配置
される。
３ａ、３ｂに含まれる。また、上記の各回路のうち、ビ
ット線分離信号発生回路およびワード線活性化信号発生
回路の一部は、図１に示す配線部６の所定の領域に配置
される。
【００５８】以下、上記の各回路の配置についてさらに
詳細に説明する。図２８は、図１に示す１つのプレーン
の拡大図である。図２８では、図１に示す４つのプレー
ンのうち左上部のプレーンを示している。
詳細に説明する。図２８は、図１に示す１つのプレーン
の拡大図である。図２８では、図１に示す４つのプレー
ンのうち左上部のプレーンを示している。
【００５９】図２８を参照して、第２制御回路３ａの一
部３１ａ、３１ｂは配線部６ａ〜６ｃの一部にレイアウ
トされる。つまり、第２制御回路３ａの一部３１ａ、３
１ｂには、上記のようにメモリアレイブロック制御回路
のうちワード線活性化信号発生回路およびビット線分離
信号発生回路の一部がレイアウトされる。したがって、
第２制御回路３ａは、メモリアレイブロック制御回路の
うちワード線活性化信号発生回路およびビット線分離信
号発生回路の一部を除いた部分とセンスアンプ制御回路
が含まれる。一方、第２制御回路３ｂには、センスアン
プ制御回路が含まれ、メモリアレイブロック制御回路は
含まれない。
部３１ａ、３１ｂは配線部６ａ〜６ｃの一部にレイアウ
トされる。つまり、第２制御回路３ａの一部３１ａ、３
１ｂには、上記のようにメモリアレイブロック制御回路
のうちワード線活性化信号発生回路およびビット線分離
信号発生回路の一部がレイアウトされる。したがって、
第２制御回路３ａは、メモリアレイブロック制御回路の
うちワード線活性化信号発生回路およびビット線分離信
号発生回路の一部を除いた部分とセンスアンプ制御回路
が含まれる。一方、第２制御回路３ｂには、センスアン
プ制御回路が含まれ、メモリアレイブロック制御回路は
含まれない。
【００６０】たとえば、右端の第２制御回路３ａの一部
３１ａは配線部６ａの一部に配置される。また、他方の
一部は右から２番目の配線部６ｂに配置される。以降同
様に第２制御回路３ａおよびその一部３１ａおよび３１
ｂが順に配置される。したがって、第２制御回路３ａお
よびその一部３１ａおよび３１ｂが同一パターンで繰返
しレイアウトされている。この結果、第２制御回路を同
一パターンでレイアウトすることができ、半導体装置の
設計時の設計効率を向上させるとともに、製造時の加工
精度を向上させ、高集積化に適する構成となっている。
３１ａは配線部６ａの一部に配置される。また、他方の
一部は右から２番目の配線部６ｂに配置される。以降同
様に第２制御回路３ａおよびその一部３１ａおよび３１
ｂが順に配置される。したがって、第２制御回路３ａお
よびその一部３１ａおよび３１ｂが同一パターンで繰返
しレイアウトされている。この結果、第２制御回路を同
一パターンでレイアウトすることができ、半導体装置の
設計時の設計効率を向上させるとともに、製造時の加工
精度を向上させ、高集積化に適する構成となっている。
【００６１】また、第２制御回路３ａの両端は、その一
部３１ｂの左端部と隣接する第２制御回路３ａの一部３
１ｂの左端部までの長さとなる。したがって、コラムデ
コーダ４と反対側の端部にある第２制御回路３ａは、配
線部６ａの右側端部より第２制御回路の一部３１ｂの幅
だけ内側にずれて配置されている。
部３１ｂの左端部と隣接する第２制御回路３ａの一部３
１ｂの左端部までの長さとなる。したがって、コラムデ
コーダ４と反対側の端部にある第２制御回路３ａは、配
線部６ａの右側端部より第２制御回路の一部３１ｂの幅
だけ内側にずれて配置されている。
【００６２】一方、コラムデコーダ４側の端部に位置す
る第２制御回路３ｂは、配線部６ｃおよびコラムデコー
ダ４の側面に沿って配置され、略Ｌ字型に曲げて配置さ
れている。したがって、チップ７上に余分なスペースが
存在せず、スペースを有効利用することが可能となる。
る第２制御回路３ｂは、配線部６ｃおよびコラムデコー
ダ４の側面に沿って配置され、略Ｌ字型に曲げて配置さ
れている。したがって、チップ７上に余分なスペースが
存在せず、スペースを有効利用することが可能となる。
【００６３】次に、第２制御回路に含まれるビット線分
離信号を伝達するための信号線のレイアウトについて説
明する。図２９は、第２制御回路に含まれるビット線分
離信号を伝達する信号線のレイアウトを説明するための
図である。図２９では、図２８と同様に図１に示す４つ
のプレーンのうち右上部のプレーンを拡大して示してお
り、また、同一パターンで繰返してレイアウトされてい
ない第２制御回路３ｂおよびコラムデコーダ４について
は図示を省略している。
離信号を伝達するための信号線のレイアウトについて説
明する。図２９は、第２制御回路に含まれるビット線分
離信号を伝達する信号線のレイアウトを説明するための
図である。図２９では、図２８と同様に図１に示す４つ
のプレーンのうち右上部のプレーンを拡大して示してお
り、また、同一パターンで繰返してレイアウトされてい
ない第２制御回路３ｂおよびコラムデコーダ４について
は図示を省略している。
【００６４】図２９を参照して、第２制御回路３ａの内
部にはビット線分離信号を伝達する信号線ＢＳ１〜ＢＳ
４がそれぞれ配置される。たとえば、信号線ＢＳ２の一
端は、右側の配線部６ｂに隣接する第２制御回路の一部
３１ｂまで延在し、もう一方端は、左側の配線部６ｂに
隣接する第２制御回路の一部３１ａまで延在している。
したがって、第２制御回路３ａの繰返しパターンとして
は、図２９に示す太線の部分を繰返しパターンとして繰
返してレイアウトされる。また、対応する信号線のない
部分は、以下のように処理される。たとえば、信号線の
端部Ｔ１は接地電位と接続され、信号線の端部Ｔ２はオ
ープン状態にされる。また、左側の信号線の端部Ｔ３は
オープン状態とされ、信号線の端部Ｔ４は接地電位と接
続される。
部にはビット線分離信号を伝達する信号線ＢＳ１〜ＢＳ
４がそれぞれ配置される。たとえば、信号線ＢＳ２の一
端は、右側の配線部６ｂに隣接する第２制御回路の一部
３１ｂまで延在し、もう一方端は、左側の配線部６ｂに
隣接する第２制御回路の一部３１ａまで延在している。
したがって、第２制御回路３ａの繰返しパターンとして
は、図２９に示す太線の部分を繰返しパターンとして繰
返してレイアウトされる。また、対応する信号線のない
部分は、以下のように処理される。たとえば、信号線の
端部Ｔ１は接地電位と接続され、信号線の端部Ｔ２はオ
ープン状態にされる。また、左側の信号線の端部Ｔ３は
オープン状態とされ、信号線の端部Ｔ４は接地電位と接
続される。
【００６５】以上のようにレイアウトすることにより、
第２制御回路２ａのレイアウトパターンを繰返すことに
より複数の第２制御回路をチップ７上に形成することが
でき、半導体装置の設計時の設計効率の向上および製造
時の高精度化を併わせて実現することができ、高集積化
に適する半導体記憶装置を提供することが可能となる。
第２制御回路２ａのレイアウトパターンを繰返すことに
より複数の第２制御回路をチップ７上に形成することが
でき、半導体装置の設計時の設計効率の向上および製造
時の高精度化を併わせて実現することができ、高集積化
に適する半導体記憶装置を提供することが可能となる。
【００６６】次に、第１制御回路および第２制御回路に
ついてさらに詳細に説明する。図２は、図１に示す第１
および第２制御回路の第１の具体例の構成を示す図であ
る。
ついてさらに詳細に説明する。図２は、図１に示す第１
および第２制御回路の第１の具体例の構成を示す図であ
る。
【００６７】図２において、第１の制御回路２は、セン
スアンプ２１、トランジスタＱ１、Ｑ２、Ｑ７〜Ｑ１３
を含む。センスアンプ２１は、トランジスタＱ３〜Ｑ６
を含む。第１制御回路２は、上記の各素子を複数個含
み、複数のビット線を制御する。
スアンプ２１、トランジスタＱ１、Ｑ２、Ｑ７〜Ｑ１３
を含む。センスアンプ２１は、トランジスタＱ３〜Ｑ６
を含む。第１制御回路２は、上記の各素子を複数個含
み、複数のビット線を制御する。
【００６８】第２制御回路３は、トランジスタＱ２１〜
Ｑ２５を含む。第２制御回路３にはブロック選択信号
Ｂ、センスタイミング信号ＳＴが入力される。第２制御
回路３は、ブロック選択信号Ｂに応答して動作し、セン
スタイミング信号ＳＴに応じてワード線ＷＬの信号に対
するＰＭＯＳセンスアンプ駆動信号φP 、ＮＭＯＳセン
スアンプ駆動信号φN の遅延時間を設定する。したがっ
て、第２制御回路３は、ブロック選択信号Ｂ、センスタ
イミング信号ＳＴを基に、所定の回路（図示省略）によ
り内部でビット線分離信号φBLR 、φBLL 、イコライズ
信号φEQ、ＰＭＯＳセンスアンプ駆動信号φP 、ＮＭＯ
Ｓセンスアンプ駆動信号φN 、ビット線対をプリチャー
ジするための所定電位ＶBLの信号を発生させ、各信号を
第１制御回路２へ出力する。
Ｑ２５を含む。第２制御回路３にはブロック選択信号
Ｂ、センスタイミング信号ＳＴが入力される。第２制御
回路３は、ブロック選択信号Ｂに応答して動作し、セン
スタイミング信号ＳＴに応じてワード線ＷＬの信号に対
するＰＭＯＳセンスアンプ駆動信号φP 、ＮＭＯＳセン
スアンプ駆動信号φN の遅延時間を設定する。したがっ
て、第２制御回路３は、ブロック選択信号Ｂ、センスタ
イミング信号ＳＴを基に、所定の回路（図示省略）によ
り内部でビット線分離信号φBLR 、φBLL 、イコライズ
信号φEQ、ＰＭＯＳセンスアンプ駆動信号φP 、ＮＭＯ
Ｓセンスアンプ駆動信号φN 、ビット線対をプリチャー
ジするための所定電位ＶBLの信号を発生させ、各信号を
第１制御回路２へ出力する。
【００６９】第１制御回路２のトランジスタＱ１、Ｑ２
は、第１スイッチを構成し、ビット線分離信号φBLR に
応答してオンまたはオフし、ビット線対ＢＬＲ、／ＢＬ
Ｒと第１制御回路２との接続を制御する。トランジスタ
Ｑ１２、Ｑ１３は、第５のスイッチを構成し、ビット線
分離信号φBLL に応答してオンまたはオフし、ビット線
対ＢＬＬ、／ＢＬＬと第１制御回路２との接続を制御す
る。センスアンプ２１は、ＰＭＯＳおよびＮＭＯＳセン
スアンプ駆動信号φP 、φN をゲートに受けるトランジ
スタＱ２４、Ｑ２５の出力信号により接続されたビット
線対から出力されるデータ信号を差動増幅する。トラン
ジスタＱ７は、第２のスイッチを構成し、イコライズ信
号φEQをゲートに受け、接続されたビット線対の電位を
互いに等しくする。トランジスタＱ８、Ｑ９は、第３の
スイッチを構成し、イコライズ信号φEQをゲートに受
け、接続されたビット線対の電位を所定の電位ＶBLにプ
リチャージする。トランジスタＱ１０、Ｑ１１は、第４
のスイッチを構成し、センスアンプ２１で増幅されたデ
ータ信号を外部へ伝達する。
は、第１スイッチを構成し、ビット線分離信号φBLR に
応答してオンまたはオフし、ビット線対ＢＬＲ、／ＢＬ
Ｒと第１制御回路２との接続を制御する。トランジスタ
Ｑ１２、Ｑ１３は、第５のスイッチを構成し、ビット線
分離信号φBLL に応答してオンまたはオフし、ビット線
対ＢＬＬ、／ＢＬＬと第１制御回路２との接続を制御す
る。センスアンプ２１は、ＰＭＯＳおよびＮＭＯＳセン
スアンプ駆動信号φP 、φN をゲートに受けるトランジ
スタＱ２４、Ｑ２５の出力信号により接続されたビット
線対から出力されるデータ信号を差動増幅する。トラン
ジスタＱ７は、第２のスイッチを構成し、イコライズ信
号φEQをゲートに受け、接続されたビット線対の電位を
互いに等しくする。トランジスタＱ８、Ｑ９は、第３の
スイッチを構成し、イコライズ信号φEQをゲートに受
け、接続されたビット線対の電位を所定の電位ＶBLにプ
リチャージする。トランジスタＱ１０、Ｑ１１は、第４
のスイッチを構成し、センスアンプ２１で増幅されたデ
ータ信号を外部へ伝達する。
【００７０】次に、第２制御回路３の動作について説明
する。図３は、図２に示す第２制御回路の動作を説明す
るタイミングチャートである。
する。図３は、図２に示す第２制御回路の動作を説明す
るタイミングチャートである。
【００７１】第２制御回路３は、まず、イコライズ信号
φEQを電源電圧ＶCCから接地電位まで立下げ、ビット線
分離信号φBLL 、φBLR の一方を昇圧電圧ＶPPから接地
電位まで立下げる。次に、ワード線ＷＬの信号の立上が
りタイミングからセンスタイミング信号ＳＴにより設定
された所定の遅延時間Ｔだけ遅延させた後、ＰＭＯＳセ
ンスアンプ駆動信号φP を電源電圧ＶCCから接地電位ま
で立下げ、ＮＭＯＳセンスアンプ駆動信号φN を接地電
位から電源電圧ＶCCまで立上げると、ビット線ＢＬ、／
ＢＬの信号は図３に示すように変化し、センスアンプ２
１により増幅される。以上の動作により、第１制御回路
２は、第２制御回路３により制御され、第１制御回路２
は両側に配置されたメモリセルアレイの所定のビット線
対のデータ信号を増幅し出力する。
φEQを電源電圧ＶCCから接地電位まで立下げ、ビット線
分離信号φBLL 、φBLR の一方を昇圧電圧ＶPPから接地
電位まで立下げる。次に、ワード線ＷＬの信号の立上が
りタイミングからセンスタイミング信号ＳＴにより設定
された所定の遅延時間Ｔだけ遅延させた後、ＰＭＯＳセ
ンスアンプ駆動信号φP を電源電圧ＶCCから接地電位ま
で立下げ、ＮＭＯＳセンスアンプ駆動信号φN を接地電
位から電源電圧ＶCCまで立上げると、ビット線ＢＬ、／
ＢＬの信号は図３に示すように変化し、センスアンプ２
１により増幅される。以上の動作により、第１制御回路
２は、第２制御回路３により制御され、第１制御回路２
は両側に配置されたメモリセルアレイの所定のビット線
対のデータ信号を増幅し出力する。
【００７２】次に、図１に示す第１および第２制御回路
の第２の具体例について説明する。図４は、図１に示す
第１および第２制御回路の第２の具体例の構成を示す図
である。
の第２の具体例について説明する。図４は、図１に示す
第１および第２制御回路の第２の具体例の構成を示す図
である。
【００７３】図４に示す第２制御回路３０と図２に示す
第２制御回路３とで異なる点は、第２制御回路３０がＰ
ＭＯＳおよびＮＭＯＳセンスアンプ駆動信号φP 、φN
を直接第１制御回路２０へ出力し、第１制御回路２０の
センスアンプ２２の内部にＰＭＯＳおよびＮＭＯＳセン
スアンプ駆動信号φP 、φN をゲートに受けるトランジ
スタＱ３３、Ｑ３８を付加した点である。その他の点
は、図４に示す第１制御回路２０、第２制御回路３０の
動作は、図２に示す第１制御回路２、第２制御回路３の
動作と同様であるので以下その説明を省略する。
第２制御回路３とで異なる点は、第２制御回路３０がＰ
ＭＯＳおよびＮＭＯＳセンスアンプ駆動信号φP 、φN
を直接第１制御回路２０へ出力し、第１制御回路２０の
センスアンプ２２の内部にＰＭＯＳおよびＮＭＯＳセン
スアンプ駆動信号φP 、φN をゲートに受けるトランジ
スタＱ３３、Ｑ３８を付加した点である。その他の点
は、図４に示す第１制御回路２０、第２制御回路３０の
動作は、図２に示す第１制御回路２、第２制御回路３の
動作と同様であるので以下その説明を省略する。
【００７４】上記のような動作を行なう第１および第２
制御回路を図１に示す第１制御回路２ａ〜２ｃ、第２制
御回路３ａ、３ｂとして配置することができる。ただ
し、第２制御回路３ｂには、既に述べたようにビット線
分離信号発生回路等のメモリアレイブロック制御回路は
含まれない。
制御回路を図１に示す第１制御回路２ａ〜２ｃ、第２制
御回路３ａ、３ｂとして配置することができる。ただ
し、第２制御回路３ｂには、既に述べたようにビット線
分離信号発生回路等のメモリアレイブロック制御回路は
含まれない。
【００７５】次に、図１に示す半導体装置における電源
配線、グランド配線および電源グランド間のデカップリ
ングキャパシタの配置について説明する。図５は、図１
に示す半導体記憶装置の電源配線、グランド配線、デカ
ップリングキャパシタの配置を説明する図である。図５
では、チップ７の四隅のうちの１つを示している。
配線、グランド配線および電源グランド間のデカップリ
ングキャパシタの配置について説明する。図５は、図１
に示す半導体記憶装置の電源配線、グランド配線、デカ
ップリングキャパシタの配置を説明する図である。図５
では、チップ７の四隅のうちの１つを示している。
【００７６】図５に示すように、電源配線ＶＬ、グラン
ド配線ＧＬはチップ７の外周部に配置され、電源配線Ｖ
Ｌとグランド配線ＧＬとの間に電源グランドノイズを抑
制するためのデカップリングキャパシタＤＣが配置され
る。本実施例では、図１に示すように、チップ７の外周
部のプレーンの辺には凹凸がないため、プレーンの外周
に接して、電源配線ＶＬ、グランド配線ＧＬ、デカップ
リングキャパシタＤＣを配置することができ、チップサ
イズが増大することなく、高集積化に適した配置とな
る。
ド配線ＧＬはチップ７の外周部に配置され、電源配線Ｖ
Ｌとグランド配線ＧＬとの間に電源グランドノイズを抑
制するためのデカップリングキャパシタＤＣが配置され
る。本実施例では、図１に示すように、チップ７の外周
部のプレーンの辺には凹凸がないため、プレーンの外周
に接して、電源配線ＶＬ、グランド配線ＧＬ、デカップ
リングキャパシタＤＣを配置することができ、チップサ
イズが増大することなく、高集積化に適した配置とな
る。
【００７７】次に、図１に示すメモリアレイブロック１
についてさらに詳細に説明する。図６は、図１に示すメ
モリアレイブロックの第１の構成を示す図である。
についてさらに詳細に説明する。図６は、図１に示すメ
モリアレイブロックの第１の構成を示す図である。
【００７８】図６において、メモリアレイブロックは、
ワード線のシャント領域１１、メモリアレイ１０、ダミ
ービット線ＤＢＬ、ダミーワード線ＤＷＬ、ノイズキャ
ンセルワード線ＮＣＷＬ、スペアワード線ＳＷＬを含
む。図６に示すメモリアレイブロックでは、メモリアレ
イ１０の上下に１本のダミービット線を配置し、メモリ
アレイ１０の左側に１本のダミーワード線ＤＷＬ、およ
び２本のスペアワード線ＳＷＬを配置し、右側に１本の
ダミーワード線ＤＷＬ、２本のノイズキャンセルワード
線ＮＣＷＬ、および２本のスペアワード線ＳＷＬが配置
されている。各メモリアレイの内側には複数の通常のビ
ット線、ワード線、メモリセルが配置される（図示省
略）。したがって、通常のビット線、ワード線、メモリ
セルはメモリアレイ中の一番内側に配置されるため形状
均一性に優れ、製造歩留りが高くなる。
ワード線のシャント領域１１、メモリアレイ１０、ダミ
ービット線ＤＢＬ、ダミーワード線ＤＷＬ、ノイズキャ
ンセルワード線ＮＣＷＬ、スペアワード線ＳＷＬを含
む。図６に示すメモリアレイブロックでは、メモリアレ
イ１０の上下に１本のダミービット線を配置し、メモリ
アレイ１０の左側に１本のダミーワード線ＤＷＬ、およ
び２本のスペアワード線ＳＷＬを配置し、右側に１本の
ダミーワード線ＤＷＬ、２本のノイズキャンセルワード
線ＮＣＷＬ、および２本のスペアワード線ＳＷＬが配置
されている。各メモリアレイの内側には複数の通常のビ
ット線、ワード線、メモリセルが配置される（図示省
略）。したがって、通常のビット線、ワード線、メモリ
セルはメモリアレイ中の一番内側に配置されるため形状
均一性に優れ、製造歩留りが高くなる。
【００７９】ダミーワード線ＤＷＬ、ノイズキャンセル
ワード線ＮＣＷＬ、スペアワード線ＳＷＬの配置の順番
は、ダミーワード線ＤＷＬを一番外側に置き、次に、ノ
イズキャンセルワード線を配置し、最後にスペアワード
線を配置する。ダミーワード線ＤＷＬは電気的に機能し
ない。一方、ノイズキャンセルワード線ＮＣＷＬはメモ
リセルの読出には直接関係しないが、メモリセルを正し
く読出すためワード線を選択してメモリセルからデータ
を読出す際にワード線とビット線との容量カップリング
によってビット線の電位が変動するのをキャンセルする
ようにワード線選択時に選択されたワード線と逆相にな
るように動作し、メモリセルの読出マージンの向上に寄
与する。したがって、ダミーワード線ＤＷＬより内側に
ノイズキャンセルワード線ＮＣＷＬを配置することが好
ましい。
ワード線ＮＣＷＬ、スペアワード線ＳＷＬの配置の順番
は、ダミーワード線ＤＷＬを一番外側に置き、次に、ノ
イズキャンセルワード線を配置し、最後にスペアワード
線を配置する。ダミーワード線ＤＷＬは電気的に機能し
ない。一方、ノイズキャンセルワード線ＮＣＷＬはメモ
リセルの読出には直接関係しないが、メモリセルを正し
く読出すためワード線を選択してメモリセルからデータ
を読出す際にワード線とビット線との容量カップリング
によってビット線の電位が変動するのをキャンセルする
ようにワード線選択時に選択されたワード線と逆相にな
るように動作し、メモリセルの読出マージンの向上に寄
与する。したがって、ダミーワード線ＤＷＬより内側に
ノイズキャンセルワード線ＮＣＷＬを配置することが好
ましい。
【００８０】また、上記のようにノイズキャンセルワー
ド線ＮＣＷＬはメモリセルの読出には直接関係しない
が、スペアワード線ＳＷＬは、通常のワード線上に不良
が生じた場合に通常のワード線と置換され、置換された
後はメモリセルの書込動作に用いられる。したがって、
ノイズキャンセルワード線ＮＣＷＬよりスペアワード線
ＳＷＬを内側に配置することが望ましい。
ド線ＮＣＷＬはメモリセルの読出には直接関係しない
が、スペアワード線ＳＷＬは、通常のワード線上に不良
が生じた場合に通常のワード線と置換され、置換された
後はメモリセルの書込動作に用いられる。したがって、
ノイズキャンセルワード線ＮＣＷＬよりスペアワード線
ＳＷＬを内側に配置することが望ましい。
【００８１】また、上記と同様の理由により、スペアビ
ット線はダミービット線ＤＢＬより内側に配置されるこ
とが好ましい。
ット線はダミービット線ＤＢＬより内側に配置されるこ
とが好ましい。
【００８２】したがって、上記のような規則に従い、ダ
ミービット線、スペアビット線、ダミーワード線、ノイ
ズキャンセルワード線、スペアワード線を配置すること
により、通常のビット線、ワード線、メモリセルの形状
均一性を向上させ、製造歩留りを向上させるとともに、
スペアビット線、スペアワード線、ノイズキャンセルワ
ード線の本来の機能を損なうことがない。
ミービット線、スペアビット線、ダミーワード線、ノイ
ズキャンセルワード線、スペアワード線を配置すること
により、通常のビット線、ワード線、メモリセルの形状
均一性を向上させ、製造歩留りを向上させるとともに、
スペアビット線、スペアワード線、ノイズキャンセルワ
ード線の本来の機能を損なうことがない。
【００８３】次に、ダミーワード線、スペアワード線、
ノイズキャンセルワード線の動作について説明する。図
７は、スペアワード線、ノイズキャンセルワード線の制
御回路の構成を示す図である。
ノイズキャンセルワード線の動作について説明する。図
７は、スペアワード線、ノイズキャンセルワード線の制
御回路の構成を示す図である。
【００８４】図７において、スペアワード線、ノイズキ
ャンセルワード線の制御回路は、コンパレータ５１、５
２、ゲートＧ１〜Ｇ１３を含む。
ャンセルワード線の制御回路は、コンパレータ５１、５
２、ゲートＧ１〜Ｇ１３を含む。
【００８５】コンパレータ５１には所定のワード線を選
択するためのデコードされたアドレス信号Ａが入力さ
れ、アドレス信号Ａに応答してコンパレータ５１は信号
ＮＥＤ０または信号ＮＥＤ１を立上げる。信号ＮＥＤ０
または信号ＮＥＤ１に応答して所定のスペアワード線Ｓ
ＷＬが活性化し、通常のワード線と置換される。コンパ
レータ５２も同様に動作する。
択するためのデコードされたアドレス信号Ａが入力さ
れ、アドレス信号Ａに応答してコンパレータ５１は信号
ＮＥＤ０または信号ＮＥＤ１を立上げる。信号ＮＥＤ０
または信号ＮＥＤ１に応答して所定のスペアワード線Ｓ
ＷＬが活性化し、通常のワード線と置換される。コンパ
レータ５２も同様に動作する。
【００８６】ゲートＧ８には、アドレス信号Ａおよび信
号ＮＥＤ０〜ＮＥＤ３の論理和の反転信号が入力され、
ゲートＧ８は入力信号の論理積の反転信号をノイズキャ
ンセルワード線ＮＣＷＬへ出力する。また、ゲートＧ８
の出力はゲートＧ６で反転され通常のワード線ＷＬへ出
力される。したがって、ノイズキャンセルワード線ＮＣ
ＷＬはワード線選択時にワード線と逆相に駆動され、ワ
ード線とビット線との容量カップリングによってビット
線の電位が変動するのをキャンセルする。ダミーワード
線ＤＷＬは電気的には機能しないため、接地電位に接続
されている。
号ＮＥＤ０〜ＮＥＤ３の論理和の反転信号が入力され、
ゲートＧ８は入力信号の論理積の反転信号をノイズキャ
ンセルワード線ＮＣＷＬへ出力する。また、ゲートＧ８
の出力はゲートＧ６で反転され通常のワード線ＷＬへ出
力される。したがって、ノイズキャンセルワード線ＮＣ
ＷＬはワード線選択時にワード線と逆相に駆動され、ワ
ード線とビット線との容量カップリングによってビット
線の電位が変動するのをキャンセルする。ダミーワード
線ＤＷＬは電気的には機能しないため、接地電位に接続
されている。
【００８７】次に、ノイズキャンセルワード線の動作に
ついてさらに詳細に説明する。図８は、ワード線とノイ
ズキャンセルワード線の構成を示す図である。
ついてさらに詳細に説明する。図８は、ワード線とノイ
ズキャンセルワード線の構成を示す図である。
【００８８】図９に示すように、ビット線ＢＬとワード
線ＷＬ０とには、トランジスタＱ６１、キャパシタＣ６
１からなるメモリセル６１が接続される。以下同様に、
ワード線ＷＬ１とビット線／ＢＬとにはメモリセル６２
が接続され、ノイズキャンセルワード線ＮＣＷＬ０とビ
ット線ＢＬにはメモリセル６３、ノイズキャンセルワー
ド線ＮＣＷＬ１とビット線／ＢＬにはメモリセル６４が
接続される。
線ＷＬ０とには、トランジスタＱ６１、キャパシタＣ６
１からなるメモリセル６１が接続される。以下同様に、
ワード線ＷＬ１とビット線／ＢＬとにはメモリセル６２
が接続され、ノイズキャンセルワード線ＮＣＷＬ０とビ
ット線ＢＬにはメモリセル６３、ノイズキャンセルワー
ド線ＮＣＷＬ１とビット線／ＢＬにはメモリセル６４が
接続される。
【００８９】図９は、ノイズキャンセルワード線の動作
を説明する第１の図である。図９に示すように、メモリ
セル６１が選択され、ワード線ＷＬ０が立上がると、ノ
イズキャンセルワード線ＮＣＷＬ０は立下がり、ワード
線ＷＬ０と逆相に駆動される。この結果、ワード線とビ
ット線との容量カップリングによってビット線の電位が
変動するのをキャンセルすることが可能となる。
を説明する第１の図である。図９に示すように、メモリ
セル６１が選択され、ワード線ＷＬ０が立上がると、ノ
イズキャンセルワード線ＮＣＷＬ０は立下がり、ワード
線ＷＬ０と逆相に駆動される。この結果、ワード線とビ
ット線との容量カップリングによってビット線の電位が
変動するのをキャンセルすることが可能となる。
【００９０】図１０は、ノイズキャンセルワード線の動
作を説明する第２の図である。図１０に示すように、メ
モリセル６２が選択され、ワード線ＷＬ１が立上がる
と、ノイズキャンセルワード線ＮＣＷＬ１は立下がり、
ワード線ＷＬ１と逆相に駆動される。したがって、上記
と同様に、ワード線とビット線との容量カップリングに
よってビット線の電位が変動するのをキャンセルするこ
とが可能となる。
作を説明する第２の図である。図１０に示すように、メ
モリセル６２が選択され、ワード線ＷＬ１が立上がる
と、ノイズキャンセルワード線ＮＣＷＬ１は立下がり、
ワード線ＷＬ１と逆相に駆動される。したがって、上記
と同様に、ワード線とビット線との容量カップリングに
よってビット線の電位が変動するのをキャンセルするこ
とが可能となる。
【００９１】次に、メモリアレイブロックの第２の構成
について説明する。図１１は、図１に示すメモリアレイ
ブロックの第２の構成を説明する図である。図１１に示
すメモリアレイブロックと図６に示すメモリアレイブロ
ックとで異なる点は、メモリアレイ１０の左側に１本の
ダミーワード線ＤＷＬを配置し、次に、１本のノイズキ
ャンセルワード線ＮＣＷＬを配置し、次に、２本のスペ
アワード線ＳＷＬを配置し、メモリアレイ１０の右側に
同様にダミーワード線ＤＷＬ、ノイズキャンセルワード
線ＮＣＷＬ、スペアワード線ＳＷＬを配置した点であ
る。図１１に示す配置では、各ワード線が対称に配置さ
れているため、さらに内部に配置される通常のワード
線、ビット線、メモリセルの形状均一性を向上すること
が可能となる。
について説明する。図１１は、図１に示すメモリアレイ
ブロックの第２の構成を説明する図である。図１１に示
すメモリアレイブロックと図６に示すメモリアレイブロ
ックとで異なる点は、メモリアレイ１０の左側に１本の
ダミーワード線ＤＷＬを配置し、次に、１本のノイズキ
ャンセルワード線ＮＣＷＬを配置し、次に、２本のスペ
アワード線ＳＷＬを配置し、メモリアレイ１０の右側に
同様にダミーワード線ＤＷＬ、ノイズキャンセルワード
線ＮＣＷＬ、スペアワード線ＳＷＬを配置した点であ
る。図１１に示す配置では、各ワード線が対称に配置さ
れているため、さらに内部に配置される通常のワード
線、ビット線、メモリセルの形状均一性を向上すること
が可能となる。
【００９２】次に、ノイズキャンセルワード線、スペア
ワード線、スペアビット線の配置の他の例について説明
する。
ワード線、スペアビット線の配置の他の例について説明
する。
【００９３】図１２は、ダミーワード線とノイズキャン
セルワード線の配置を説明する図である。図１２に示す
ように、通常のワード線の配置領域１２の左側にダミー
ワード線の配置領域１４が設定され、通常のワード線の
配置領域１２の右側にノイズキャンセルワード線の配置
領域１５が設定され、さらに右側にダミーワード線の配
置領域１４が設定される。
セルワード線の配置を説明する図である。図１２に示す
ように、通常のワード線の配置領域１２の左側にダミー
ワード線の配置領域１４が設定され、通常のワード線の
配置領域１２の右側にノイズキャンセルワード線の配置
領域１５が設定され、さらに右側にダミーワード線の配
置領域１４が設定される。
【００９４】図１３は、ダミーワード線およびスペアワ
ード線の配置を説明する図である。図１３では、通常の
ワード線の配置領域１２の左側にダミーワード線の配置
領域１４が設定され、右側にスペアワード線の配置領域
１３が設定され、さらに右側にダミーワード線の配置領
域１４が設定される。
ード線の配置を説明する図である。図１３では、通常の
ワード線の配置領域１２の左側にダミーワード線の配置
領域１４が設定され、右側にスペアワード線の配置領域
１３が設定され、さらに右側にダミーワード線の配置領
域１４が設定される。
【００９５】図１４は、ダミーワード線とスペアワード
線の第２の配置を説明する図である。図１４では、通常
のワード線の配置領域１２の左側にスペアワード線の配
置領域１３が設定され、さらに左側にダミーワード線の
配置領域１４が設定され、通常のワード線の配置領域１
２の右側にスペアワード線の配置領域１３が設定され、
さらに右側にダミーワード線の配置領域１４が設定され
る。
線の第２の配置を説明する図である。図１４では、通常
のワード線の配置領域１２の左側にスペアワード線の配
置領域１３が設定され、さらに左側にダミーワード線の
配置領域１４が設定され、通常のワード線の配置領域１
２の右側にスペアワード線の配置領域１３が設定され、
さらに右側にダミーワード線の配置領域１４が設定され
る。
【００９６】図１５は、ダミーワード線、ノイズキャン
セルワード線、スペアワード線の第１の配置を説明する
図である。図１５では、通常のワード線の配置領域１２
の左側にスペアワード線の配置領域１３が設定され、さ
らに左側にダミーワード線の配置領域１４が設定され、
通常のワード線の配置領域１２の右側にノイズキャンセ
ルワード線の配置領域１５が設定され、さらに右側にダ
ミーワード線の配置領域１４が設定される。
セルワード線、スペアワード線の第１の配置を説明する
図である。図１５では、通常のワード線の配置領域１２
の左側にスペアワード線の配置領域１３が設定され、さ
らに左側にダミーワード線の配置領域１４が設定され、
通常のワード線の配置領域１２の右側にノイズキャンセ
ルワード線の配置領域１５が設定され、さらに右側にダ
ミーワード線の配置領域１４が設定される。
【００９７】図１６は、ダミーワード線、ノイズキャン
セルワード線、スペアワード線の第２の配置を説明する
図である。図１６では、通常のワード線の配置領域１２
の左側にスペアワード線の配置領域１３が設定され、さ
らに左側にダミーワード線の配置領域１４が設定され、
通常のワード線の配置領域１２の右側にスペアワード線
の配置領域１３が設定され、さらに右側にノイズキャン
セルワード線の配置領域１５が設定され、さらに右側に
ダミーワード線の配置領域１４が設定される。
セルワード線、スペアワード線の第２の配置を説明する
図である。図１６では、通常のワード線の配置領域１２
の左側にスペアワード線の配置領域１３が設定され、さ
らに左側にダミーワード線の配置領域１４が設定され、
通常のワード線の配置領域１２の右側にスペアワード線
の配置領域１３が設定され、さらに右側にノイズキャン
セルワード線の配置領域１５が設定され、さらに右側に
ダミーワード線の配置領域１４が設定される。
【００９８】図１７は、ダミーワード線、ノイズキャン
セルワード線、スペアワード線の第３の配置を説明する
図である。図１７では、通常のワード線の配置領域１２
の外側にスペアワード線の配置領域１３が設定され、さ
らに外側にノイズキャンセルワード線の配置領域１５が
設定され、さらに外側にダミーワード線の配置領域１４
が設定される。
セルワード線、スペアワード線の第３の配置を説明する
図である。図１７では、通常のワード線の配置領域１２
の外側にスペアワード線の配置領域１３が設定され、さ
らに外側にノイズキャンセルワード線の配置領域１５が
設定され、さらに外側にダミーワード線の配置領域１４
が設定される。
【００９９】次に、ダミービット線およびスペアビット
線の他の配置例について説明する。図１８は、ダミービ
ット線とスペアビット線の第１の配置を説明する図であ
る。図１８では、通常のビット線の配置領域１７の上側
にダミービット線の配置領域１８が設定され、通常のビ
ット線の配置領域１７の下側にスペアビット線の配置領
域１９が設定され、さらに下側にダミービット線の形成
領域１８が設定される。
線の他の配置例について説明する。図１８は、ダミービ
ット線とスペアビット線の第１の配置を説明する図であ
る。図１８では、通常のビット線の配置領域１７の上側
にダミービット線の配置領域１８が設定され、通常のビ
ット線の配置領域１７の下側にスペアビット線の配置領
域１９が設定され、さらに下側にダミービット線の形成
領域１８が設定される。
【０１００】図１９は、ダミービット線およびスペアビ
ット線の第２の配置を説明する図である。図１９では、
通常のビット線の配置領域１７の上下にスペアビット線
の配置領域１９が設定され、さらにダミービット線の配
置領域１８が設定される。
ット線の第２の配置を説明する図である。図１９では、
通常のビット線の配置領域１７の上下にスペアビット線
の配置領域１９が設定され、さらにダミービット線の配
置領域１８が設定される。
【０１０１】以上に説明したダミービット線、スペアビ
ット線、ダミーワード線、ノイズキャンセルワード線、
スペアワード線の各配置は上記の各例に限定されるもの
ではなく、最も外側にダミーワード線を配置し、その内
側にノイズキャンセルワード線またはスペアワード線を
配置すればよい。またダミーワード線およびスペアワー
ド線の本数は少なくとも１本以上形成し、集積度に応じ
て各本数を設定すればよい。また、スペアワード線とノ
イズキャンセルワード線をともに使用する場合は、スペ
アワード線の方を内側に配置すればよい。
ット線、ダミーワード線、ノイズキャンセルワード線、
スペアワード線の各配置は上記の各例に限定されるもの
ではなく、最も外側にダミーワード線を配置し、その内
側にノイズキャンセルワード線またはスペアワード線を
配置すればよい。またダミーワード線およびスペアワー
ド線の本数は少なくとも１本以上形成し、集積度に応じ
て各本数を設定すればよい。また、スペアワード線とノ
イズキャンセルワード線をともに使用する場合は、スペ
アワード線の方を内側に配置すればよい。
【０１０２】また、ダミービット線およびスペアビット
線の配置も上記の各例に限定されるものではなく、ダミ
ービット線が最も外側に配置され、次にスペアビット線
を配置すればよく、ダミービット線およびスペアビット
線の数も１本以上配置し、集積化の度合いに応じて本数
を設定すればよい。
線の配置も上記の各例に限定されるものではなく、ダミ
ービット線が最も外側に配置され、次にスペアビット線
を配置すればよく、ダミービット線およびスペアビット
線の数も１本以上配置し、集積化の度合いに応じて本数
を設定すればよい。
【０１０３】また、図１に示すようにチップ７内に４面
のプレーンを含んでいる場合、メモリアレイブロック１
内でのダミーワード線、スペアワード線およびノイズキ
ャンセルワード線の配線順序、および、ダミービット
線、およびスペアビット線の配置順序が４面のプレーン
間で並進対称とした場合は、アドレス構成がチップ全体
で並進対称となるという利点がある。また、４面のプレ
ーン間の中線を対称軸として鏡面対称としてダミーワー
ド線、スペアワード線、およびノイズキャンセルワード
線の配置順序、および、ダミービット線およびスペアワ
ード線の配置順序を設定した場合、チップ７の中心を中
心点として上下左右の４面のプレーンが対称になるた
め、レイアウトが容易となる。
のプレーンを含んでいる場合、メモリアレイブロック１
内でのダミーワード線、スペアワード線およびノイズキ
ャンセルワード線の配線順序、および、ダミービット
線、およびスペアビット線の配置順序が４面のプレーン
間で並進対称とした場合は、アドレス構成がチップ全体
で並進対称となるという利点がある。また、４面のプレ
ーン間の中線を対称軸として鏡面対称としてダミーワー
ド線、スペアワード線、およびノイズキャンセルワード
線の配置順序、および、ダミービット線およびスペアワ
ード線の配置順序を設定した場合、チップ７の中心を中
心点として上下左右の４面のプレーンが対称になるた
め、レイアウトが容易となる。
【０１０４】次に、片側にメモリアレイブロック１が配
置されていない第１制御回路２ａ、２ｃについて説明す
る。図２０、図２１は、片側にメモリアレイブロックが
配置されていない第１制御回路の構成を示す第１および
第２の図である。図２０および図２１に示す第１の制御
回路２ａ、２ｃと図２に示す第１の制御回路２とで異な
る点は、メモリアレイブロックが配置されていない側の
第１または第５スイッチＱ７１、Ｑ７２、Ｑ９８、Ｑ９
９の接点がビット線対がプリチャージされる所定電位Ｖ
BL（＝Ｖｃｃ／２）に固定されている点、およびその第
１または第５スイッチを構成するトランジスタＱ７１、
Ｑ７２、Ｑ９８、Ｑ９９のゲートに常に接地電位が印加
されている点である。この結果、接点に異常な電位にな
るのを防ぐことができ、装置の誤動作を防止し、信頼性
を向上することが可能となる。
置されていない第１制御回路２ａ、２ｃについて説明す
る。図２０、図２１は、片側にメモリアレイブロックが
配置されていない第１制御回路の構成を示す第１および
第２の図である。図２０および図２１に示す第１の制御
回路２ａ、２ｃと図２に示す第１の制御回路２とで異な
る点は、メモリアレイブロックが配置されていない側の
第１または第５スイッチＱ７１、Ｑ７２、Ｑ９８、Ｑ９
９の接点がビット線対がプリチャージされる所定電位Ｖ
BL（＝Ｖｃｃ／２）に固定されている点、およびその第
１または第５スイッチを構成するトランジスタＱ７１、
Ｑ７２、Ｑ９８、Ｑ９９のゲートに常に接地電位が印加
されている点である。この結果、接点に異常な電位にな
るのを防ぐことができ、装置の誤動作を防止し、信頼性
を向上することが可能となる。
【０１０５】また、ビット線対のスタンバイ時のイコラ
イズレベルであるＶｃｃ／２に固定しているので、トラ
ンジスタのオフ状態でのサブスレッショルドリークによ
るリークが発生することがなく、スタンバイ電流を増加
させることがないという利点もある。
イズレベルであるＶｃｃ／２に固定しているので、トラ
ンジスタのオフ状態でのサブスレッショルドリークによ
るリークが発生することがなく、スタンバイ電流を増加
させることがないという利点もある。
【０１０６】上記実施例では、ＤＲＡＭについて説明し
たが、ＤＲＡＭ特有のノイズキャンセルワード線を除
き、ＤＲＡＭ以外の他の半導体記憶装置全般に本発明を
適用することが可能であり、同様の効果を得ることがで
きる。
たが、ＤＲＡＭ特有のノイズキャンセルワード線を除
き、ＤＲＡＭ以外の他の半導体記憶装置全般に本発明を
適用することが可能であり、同様の効果を得ることがで
きる。
【０１０７】また、本発明は図１に示す２行２列の４面
のプレーンを含む半導体記憶装置に限定されるものでは
なく、２行２列の４面のプレーンを単位として複数のプ
レーンを含む半導体記憶装置にも同様に適用することが
できる。
のプレーンを含む半導体記憶装置に限定されるものでは
なく、２行２列の４面のプレーンを単位として複数のプ
レーンを含む半導体記憶装置にも同様に適用することが
できる。
【０１０８】図２２は本発明の他の実施例の半導体記憶
装置の構成を示す図である。図２２において、半導体記
憶装置は、チップ７、８枚のプレーン８を含む。プレー
ン８の細部の構成は図１を用いて説明したプレーンと同
様である。図２２に示すように、各プレーンは外周部に
凹凸がないため、形状均一性に優れ、高集積化を容易に
実現することが可能となる。
装置の構成を示す図である。図２２において、半導体記
憶装置は、チップ７、８枚のプレーン８を含む。プレー
ン８の細部の構成は図１を用いて説明したプレーンと同
様である。図２２に示すように、各プレーンは外周部に
凹凸がないため、形状均一性に優れ、高集積化を容易に
実現することが可能となる。
【０１０９】
【発明の効果】請求項１ないし請求項５記載の半導体記
憶装置においては、コラムデコーダ側に位置する第１制
御回路に対応した第２制御回路以外の複数の第２制御回
路を同一パターンで形成することができ、設計時の設計
効率を向上させるとともに形状均一性の向上により加工
精度が向上し、高集積化を達成することが可能となる。
憶装置においては、コラムデコーダ側に位置する第１制
御回路に対応した第２制御回路以外の複数の第２制御回
路を同一パターンで形成することができ、設計時の設計
効率を向上させるとともに形状均一性の向上により加工
精度が向上し、高集積化を達成することが可能となる。
【０１１０】請求項６ないし請求項８記載の半導体記憶
装置においては、メモリセル、ワード線、およびビット
線の形状均一性および製造歩留りを向上することがで
き、さらに高集積化を実現することが可能となる。
装置においては、メモリセル、ワード線、およびビット
線の形状均一性および製造歩留りを向上することがで
き、さらに高集積化を実現することが可能となる。
【０１１１】請求項９記載の半導体記憶装置において
は、装置の誤動作を防止し、信頼性を向上させることが
でき、さらに高集積化を実現することが可能となる。
は、装置の誤動作を防止し、信頼性を向上させることが
でき、さらに高集積化を実現することが可能となる。
【図１】 本発明の一実施例の半導体記憶装置の構成を
示す図である。
示す図である。
【図２】 図１に示す第１および第２制御回路の第１の
具体例の構成を示す図である。
具体例の構成を示す図である。
【図３】 図２に示す第２制御回路の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図４】 図１に示す第１および第２制御回路の第２の
具体例の構成を示す図である。
具体例の構成を示す図である。
【図５】 図１に示す半導体記憶装置の電源配線、グラ
ンド配線、およびデカップリングキャパシタの配置を説
明する図である。
ンド配線、およびデカップリングキャパシタの配置を説
明する図である。
【図６】 図１に示すメモリアレイブロックの第１の構
成を説明する図である。
成を説明する図である。
【図７】 スペアワード線、ノイズキャンセルワード線
の制御回路の構成を示す図である。
の制御回路の構成を示す図である。
【図８】 ワード線とノイズキャンセルワード線の構成
を示す図である。
を示す図である。
【図９】 ノイズキャンセルワード線の動作を説明する
第１の図である。
第１の図である。
【図１０】 ノイズキャンセルワード線の動作を説明す
る第２の図である。
る第２の図である。
【図１１】 図１に示すメモリアレイブロックの第２の
構成を説明する図である。
構成を説明する図である。
【図１２】 ダミーワード線およびノイズキャンセルワ
ード線の配置を説明する図である。
ード線の配置を説明する図である。
【図１３】 ダミーワード線およびスペアワード線の第
１の配置を説明する図である。
１の配置を説明する図である。
【図１４】 ダミーワード線およびスペアワード線の第
２の配置を説明する図である。
２の配置を説明する図である。
【図１５】 ダミーワード線、ノイズキャンセルワード
線、およびスペアワード線の第１の配置を説明する図で
ある。
線、およびスペアワード線の第１の配置を説明する図で
ある。
【図１６】 ダミーワード線、ノイズキャンセルワード
線、およびスペアワード線の第２の配置を説明する図で
ある。
線、およびスペアワード線の第２の配置を説明する図で
ある。
【図１７】 ダミーワード線、ノイズキャンセルワード
線、およびスペアワード線の第３の配置を説明する図で
ある。
線、およびスペアワード線の第３の配置を説明する図で
ある。
【図１８】 ダミービット線およびスペアビット線の第
１の配置を説明する図である。
１の配置を説明する図である。
【図１９】 ダミービット線およびスペアビット線の第
２の配置を説明する図である。
２の配置を説明する図である。
【図２０】 片側にメモリアレイブロックが配置されて
いない第１制御回路の構成を示す第１の図である。
いない第１制御回路の構成を示す第１の図である。
【図２１】 片側にメモリアレイブロックが配置されて
いない第１制御回路の構成を示す第２の図である。
いない第１制御回路の構成を示す第２の図である。
【図２２】 本発明の他の実施例の半導体記憶装置の構
成を示す図である。
成を示す図である。
【図２３】 従来の半導体記憶装置の構成を示す図であ
る。
る。
【図２４】 図１に示す第１制御回路の構成を示す第１
の図である。
の図である。
【図２５】 図１に示す第１制御回路の構成を示す第２
の図である。
の図である。
【図２６】 図１に示す第１制御回路の構成を示す第３
の図である。
の図である。
【図２７】 図１に示すメモリアレイブロックの構成を
示す図である。
示す図である。
【図２８】 図１に示す１つのプレーンの拡大図であ
る。
る。
【図２９】 第２制御回路に含まれるビット線分離信号
を伝達する信号線のレイアウトを説明するための図であ
る。
を伝達する信号線のレイアウトを説明するための図であ
る。
１ メモリアレイブロック、２ 第１制御回路、３ａ、
３ｂ 第２制御回路、４ コラムデコーダ、５ ロウデ
コーダ、６ 配線部、７ チップ
３ｂ 第２制御回路、４ コラムデコーダ、５ ロウデ
コーダ、６ 配線部、７ チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 博司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (9)
- 【請求項１】 一列に配置された複数のメモリアレイブ
ロックと、 前記メモリアレイブロックの間と両端に配置され、少な
くともセンスアンプ回路を含む複数の第１制御回路と、 前記第１制御回路のうち一端側に配置された第１制御回
路と平行に配置されたコラムデコーダと、 前記メモリアレイブロックごとに対応して設けられた複
数のロウデコーダと、 前記第１制御回路ごとに対応して設けられた複数の第２
制御回路とを含み、 前記複数のロウデコーダの半導体基板表面における形成
領域の幅は、前記メモリアレイブロックの半導体基板表
面における形成領域の幅と実質的に等しく、 前記複数の第１制御回路のうち前記コラムデコーダ側に
位置する１つの第１制御回路に対応した第２制御回路以
外の第２制御回路は、同一パターンで形成される半導体
記憶装置。 - 【請求項２】 前記複数の第２制御回路のうち同一のパ
ターンで形成された第２制御回路の半導体基板表面にお
ける形成領域の幅は、前記第１の制御回路の半導体基板
表面における形成領域の幅と前記ロウデコーダの半導体
基板表面における形成領域の幅との合計値と実質的に等
しい請求項１記載の半導体記憶装置。 - 【請求項３】 前記第２制御回路のうち前記コラムデコ
ーダ側に位置する第２制御回路の半導体基板表面におけ
る形成領域は、前記第１制御回路のうち対応する第１制
御回路の側面にまで延在し、 その端部は、前記コラムデコーダの端内に位置する請求
項２記載の半導体記憶装置。 - 【請求項４】 前記複数のロウデコーダの各々は、 対応する前記メモリアレイブロックと前記第２制御回路
との間に配置される請求項３記載の半導体記憶装置。 - 【請求項５】 それぞれが、前記複数のメモリアレイブ
ロックと、前記複数の第１制御回路と、前記コラムデコ
ーダと、前記複数のロウデコーダと、前記複数の第２制
御回路とを含む２つの半導体基板表面における形成領域
を含み、 前記コラムデコーダは、前記２つの半導体基板表面にお
ける形成領域の中心側に配置される請求項１記載の半導
体記憶装置。 - 【請求項６】 マトリックス状に配置された複数のメモ
リセルと、 前記複数のメモリセルと接続され、前記マトリックスの
行方向に延在した複数のワード線と、 前記複数のメモリセルと接続され、前記マトリックスの
列方向に延在した複数のビット線と、 前記複数のワード線のうち両端のワード線の外側に配置
され、前記ワード線とほぼ同一形状を有するダミーワー
ド線と、 前記複数のビット線のうち両端のビット線の外側に配置
され、前記ビット線とほぼ同一形状を有するダミービッ
ト線とを含み、 さらに、前記ダミーワード線と前記複数のワード線との
間に配置され、前記ワード線とほぼ同一形状を有するス
ペアワード線、または、前記ダミービット線と前記複数
のビット線との間に配置され、前記ビット線とほぼ同一
形状を有するスペアビット線を含む半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は、さらに、 前記ダミーワード線と前記スペアワード線との間に配置
され、前記ビット線の電位の変動をキャンセルするため
のノイズキャンセルワード線を含む請求項６記載の半導
体記憶装置。 - 【請求項８】 マトリックス状に配置された複数のメモ
リセルと、 前記複数のメモリセルと接続され、前記マトリックスの
行方向に延在した複数のワード線と、 前記複数のメモリセルと接続され、前記マトリックスの
列方向に延在した複数のビット線と、 前記複数のワード線のうち両端のワード線の外側に配置
され、前記ワード線とほぼ同一形状を有するダミーワー
ド線と、 前記ダミーワード線と前記複数のワード線との間に配置
され、前記ビット線の電位の変動をキャンセルするため
のノイズキャンセルワード線とを含む半導体記憶装置。 - 【請求項９】 情報を記憶する複数のメモリアレイブロ
ックと、 前記メモリアレイブロックから出力される情報信号を増
幅する複数の増幅手段とを含み、 前記メモリアレイブロックは、 一定のピッチで配置された前記増幅手段の間に配置さ
れ、 前記増幅手段は、さらに、 両側に配置された前記メモリアレイブロックを選択的に
接続する第１および第２接続手段を含み、 前記複数の増幅手段のうち両端に配置された増幅手段の
前記メモリアレイブロックのない側の前記第１または第
２接続手段の接続点は、所定の電位に固定されている半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106663A JPH07135301A (ja) | 1993-09-16 | 1994-05-20 | 半導体記憶装置 |
| US08/301,753 US5448516A (en) | 1993-09-16 | 1994-09-07 | Semiconductor memory device suitable for high integration |
| KR1019940022928A KR0137919B1 (ko) | 1993-09-16 | 1994-09-12 | 고집적화에 적합한 반도체 기억장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22999593 | 1993-09-16 | ||
| JP5-229995 | 1993-09-16 | ||
| JP6106663A JPH07135301A (ja) | 1993-09-16 | 1994-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135301A true JPH07135301A (ja) | 1995-05-23 |
Family
ID=26446785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6106663A Withdrawn JPH07135301A (ja) | 1993-09-16 | 1994-05-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448516A (ja) |
| JP (1) | JPH07135301A (ja) |
| KR (1) | KR0137919B1 (ja) |
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| JP2008010765A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| KR19990012394A (ko) * | 1997-07-29 | 1999-02-25 | 윤종용 | 반도체 메모리장치 |
| JP2001351399A (ja) * | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
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| KR20140002928A (ko) * | 2012-06-28 | 2014-01-09 | 에스케이하이닉스 주식회사 | 셀 어레이 및 이를 포함하는 메모리 장치 |
| KR20240031795A (ko) * | 2022-09-01 | 2024-03-08 | 삼성전자주식회사 | 메모리 셀 어레이의 하부에 배치된 서브 워드라인 구동 회로를 포함하는 메모리 장치 |
| KR20240064189A (ko) * | 2022-11-04 | 2024-05-13 | 삼성전자주식회사 | 씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치 |
| CN120857482A (zh) * | 2024-04-28 | 2025-10-28 | 长江存储科技有限责任公司 | 三维存储器装置及其制作方法 |
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| JPH03203094A (ja) * | 1989-12-28 | 1991-09-04 | Mitsubishi Electric Corp | スタティックｒａｍ |
| JP2563683B2 (ja) * | 1990-03-08 | 1996-12-11 | 松下電子工業株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH0461161A (ja) * | 1990-06-22 | 1992-02-27 | Mitsubishi Electric Corp | 半導体メモリ装置のメモリパターンレイアウト |
| JPH0531236A (ja) * | 1991-07-30 | 1993-02-09 | Sankyo Kk | 弾球遊技機 |
-
1994
- 1994-05-20 JP JP6106663A patent/JPH07135301A/ja not_active Withdrawn
- 1994-09-07 US US08/301,753 patent/US5448516A/en not_active Expired - Fee Related
- 1994-09-12 KR KR1019940022928A patent/KR0137919B1/ko not_active Expired - Fee Related
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| US6222784B1 (en) | 1998-05-14 | 2001-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
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