JPH07135319A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH07135319A JPH07135319A JP18202393A JP18202393A JPH07135319A JP H07135319 A JPH07135319 A JP H07135319A JP 18202393 A JP18202393 A JP 18202393A JP 18202393 A JP18202393 A JP 18202393A JP H07135319 A JPH07135319 A JP H07135319A
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Abstract
(57)【要約】
【目的】薄膜トランジスタに於いて成膜速度増大を図り
つつ特性の劣化を防止する。 【構成】薄膜トランジスタに於いて、活性層であるアモ
ルファスシリコン層が低速生成膜９と高速生成膜４を含
み、ゲート絶縁膜との界面特性を改善し、膜生成速度を
増大させつつ薄膜トランジスタ特性の劣化を防止する。
つつ特性の劣化を防止する。 【構成】薄膜トランジスタに於いて、活性層であるアモ
ルファスシリコン層が低速生成膜９と高速生成膜４を含
み、ゲート絶縁膜との界面特性を改善し、膜生成速度を
増大させつつ薄膜トランジスタ特性の劣化を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、アモルファスシリコン
（ａ−Ｓｉ）を活性層とする薄膜トランジスタ及びその
製造方法に関するものである。
（ａ−Ｓｉ）を活性層とする薄膜トランジスタ及びその
製造方法に関するものである。
【０００２】
【従来の技術】図６にアモルファスシリコンを用いた従
来の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）の構造を示す。該薄膜トランジ
スタは次の様に製造される。
来の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）の構造を示す。該薄膜トランジ
スタは次の様に製造される。
【０００３】先ず、ガラス基板１上全面に高融点金属、
例えばクロムＣｒを真空蒸着、又はスパッタ蒸着により
膜厚１０００〜２０００オングストロームに成膜後フォ
トマスクを用いて、ゲート電極２のパターニングを行
う。次に、前記ガラス基板１全面に絶縁膜、例えば窒化
シリコン（ＳｉＮ）膜３をプラズマＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により膜
厚３０００〜４０００オングストロームに成膜する。該
窒化シリコン膜３の上からアモルファスシリコン（ａ−
Ｓｉ：ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）膜４をプ
ラズマＣＶＤで膜厚１０００〜２０００オングストロー
ム成膜し、更にその後連続してフォスフィン（ＰＨ3 ）
を不純物混入し、ａ−Ｓｉ（ｎ+ ）膜５を膜厚３００〜
１０００オングストローム成膜する。
例えばクロムＣｒを真空蒸着、又はスパッタ蒸着により
膜厚１０００〜２０００オングストロームに成膜後フォ
トマスクを用いて、ゲート電極２のパターニングを行
う。次に、前記ガラス基板１全面に絶縁膜、例えば窒化
シリコン（ＳｉＮ）膜３をプラズマＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により膜
厚３０００〜４０００オングストロームに成膜する。該
窒化シリコン膜３の上からアモルファスシリコン（ａ−
Ｓｉ：ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）膜４をプ
ラズマＣＶＤで膜厚１０００〜２０００オングストロー
ム成膜し、更にその後連続してフォスフィン（ＰＨ3 ）
を不純物混入し、ａ−Ｓｉ（ｎ+ ）膜５を膜厚３００〜
１０００オングストローム成膜する。
【０００４】更に、フォトマスクでパターニングしてａ
−Ｓｉ（ｎ+ ）膜５、及びａ−Ｓｉ膜４をウェットエッ
チング又はドライエッチングした後、ソース及びドレイ
ン用電極膜として、例えばアルミニウムＡｌを膜厚２０
００〜４０００オングストロームに真空蒸着又はスパッ
タ蒸着により成膜する。成膜後ウェットエッチング又は
ドライエッチングによりパターニングを行い、ソース電
極６及びドレン電極７を形成する。最後にバッシベーシ
ョン膜（ＳｉＮ又はＳｉＯ2 ）８を形成して薄膜トラン
ジスタが作製できる。
−Ｓｉ（ｎ+ ）膜５、及びａ−Ｓｉ膜４をウェットエッ
チング又はドライエッチングした後、ソース及びドレイ
ン用電極膜として、例えばアルミニウムＡｌを膜厚２０
００〜４０００オングストロームに真空蒸着又はスパッ
タ蒸着により成膜する。成膜後ウェットエッチング又は
ドライエッチングによりパターニングを行い、ソース電
極６及びドレン電極７を形成する。最後にバッシベーシ
ョン膜（ＳｉＮ又はＳｉＯ2 ）８を形成して薄膜トラン
ジスタが作製できる。
【０００５】ここでは、逆スタガ構造のチャネルエッチ
方式に於ける薄膜トランジスタの作製プロセスについて
述べたが、構造ではこの他に正スタガ構造、又プロセス
方式ではエッチングストッパ方式がある。
方式に於ける薄膜トランジスタの作製プロセスについて
述べたが、構造ではこの他に正スタガ構造、又プロセス
方式ではエッチングストッパ方式がある。
【０００６】又、ａ−Ｓｉ及びＳｉＮの成膜には、プラ
ズマＣＶＤが用いられているが、現在は基板の多数枚チ
ャージのバッチ式が主流である。然し、最近ではゴミの
発生、メンテナンス時間が掛かる、歩留が低い等の理由
から、枚葉式ＣＶＤ装置が注目される様になってきた。
ズマＣＶＤが用いられているが、現在は基板の多数枚チ
ャージのバッチ式が主流である。然し、最近ではゴミの
発生、メンテナンス時間が掛かる、歩留が低い等の理由
から、枚葉式ＣＶＤ装置が注目される様になってきた。
【０００７】
【発明が解決しようとする課題】従来の薄膜トランジス
タ構造では、成膜速度が遅く（例えばａ−Ｓｉでは６０
〜１００オングストローム／min ）、成膜時間が長いた
め、成膜の高スループット化を図ることが難しい。従っ
て、薄膜トランジスタを用いた液晶パネルの低価格化が
困難となっている。
タ構造では、成膜速度が遅く（例えばａ−Ｓｉでは６０
〜１００オングストローム／min ）、成膜時間が長いた
め、成膜の高スループット化を図ることが難しい。従っ
て、薄膜トランジスタを用いた液晶パネルの低価格化が
困難となっている。
【０００８】プラズマＣＶＤで高速成膜を実現するに
は、放電電力を高める、反応ガスの濃度を高める、放電
間隔を狭くすること等が考えられる。然し乍ら、プラズ
マＣＶＤでの成膜の場合、前記条件を変えることによ
り、膜中の組成比、緻密性等が変化する為、薄膜トラン
ジスタ特性に大きく影響を与える。従って、単に成膜速
度を高めるだけでは、薄膜トランジスタ特性が劣化す
る。例えば、第７図（従来図）にａ−Ｓｉの高速成膜に
よる薄膜トランジスタの電界効果移動度（モビリティ）
の変化を示す。これからａ−Ｓｉ膜の高速成膜は薄膜ト
ランジスタ特性を劣化させることが明らかである。従っ
て、又、例え成膜装置の改良によって、成膜速度の高速
化が可能になっても、薄膜トランジスタ特性が著しく劣
化する問題がある。
は、放電電力を高める、反応ガスの濃度を高める、放電
間隔を狭くすること等が考えられる。然し乍ら、プラズ
マＣＶＤでの成膜の場合、前記条件を変えることによ
り、膜中の組成比、緻密性等が変化する為、薄膜トラン
ジスタ特性に大きく影響を与える。従って、単に成膜速
度を高めるだけでは、薄膜トランジスタ特性が劣化す
る。例えば、第７図（従来図）にａ−Ｓｉの高速成膜に
よる薄膜トランジスタの電界効果移動度（モビリティ）
の変化を示す。これからａ−Ｓｉ膜の高速成膜は薄膜ト
ランジスタ特性を劣化させることが明らかである。従っ
て、又、例え成膜装置の改良によって、成膜速度の高速
化が可能になっても、薄膜トランジスタ特性が著しく劣
化する問題がある。
【０００９】本発明は、高速成膜で作製した薄膜トラン
ジスタに於いても薄膜トランジスタ特性を劣化させない
薄膜トランジスタとその製法を提供しようとするもので
ある。
ジスタに於いても薄膜トランジスタ特性を劣化させない
薄膜トランジスタとその製法を提供しようとするもので
ある。
【００１０】
【課題を解決するための手段】本発明は、活性層である
アモルファスシリコン層が低速生成膜と高速生成膜を含
む薄膜トランジスタに係るものである。
アモルファスシリコン層が低速生成膜と高速生成膜を含
む薄膜トランジスタに係るものである。
【００１１】
【作用】ゲート絶縁膜に接するアモルファスシリコン層
を低速生成膜と高速生成膜の複数層構造とすることでゲ
ート絶縁膜との界面特性が改善され、膜生成速度を増大
させつつ薄膜トランジスタ特性の劣化を防止する。
を低速生成膜と高速生成膜の複数層構造とすることでゲ
ート絶縁膜との界面特性が改善され、膜生成速度を増大
させつつ薄膜トランジスタ特性の劣化を防止する。
【００１２】
【実施例】以下、図面を参照しつつ本発明の一実施例を
説明する。
説明する。
【００１３】先ず単純に絶縁膜（例えばＳｉＮ）、ａ−
Ｓｉ膜の高速成膜では薄膜トランジスタ特性が劣化する
ことについては前述した通りであり、本発明者は高速成
膜で薄膜トランジスタ特性が劣化するのは、ＳｉＮ膜と
ａ−Ｓｉ膜の界面に原因があるということに着目し、以
下の薄膜トランジスタを提案する。
Ｓｉ膜の高速成膜では薄膜トランジスタ特性が劣化する
ことについては前述した通りであり、本発明者は高速成
膜で薄膜トランジスタ特性が劣化するのは、ＳｉＮ膜と
ａ−Ｓｉ膜の界面に原因があるということに着目し、以
下の薄膜トランジスタを提案する。
【００１４】即ち、高速成膜したＳｉＮ膜の上に、低速
成膜のａ−Ｓｉ膜を薄く成膜し、次に連続して高速成膜
のａ−Ｓｉ膜を成膜した後、オーミックコンタクトを取
る為のａ−Ｓｉ（ｎ+ ）膜を成膜することにより、逆ス
タガ型のチャネルエッチ方式の薄膜トランジスタを作製
する。斯かる構造を採用することにより、薄膜トランジ
スタ特性上重要な界面（ＳｉＮ／ａ−Ｓｉ）での劣化を
防止することができるので、薄膜トランジスタ特性（特
に電界効果移動度モビリティ）の劣化を防ぐことができ
る。
成膜のａ−Ｓｉ膜を薄く成膜し、次に連続して高速成膜
のａ−Ｓｉ膜を成膜した後、オーミックコンタクトを取
る為のａ−Ｓｉ（ｎ+ ）膜を成膜することにより、逆ス
タガ型のチャネルエッチ方式の薄膜トランジスタを作製
する。斯かる構造を採用することにより、薄膜トランジ
スタ特性上重要な界面（ＳｉＮ／ａ−Ｓｉ）での劣化を
防止することができるので、薄膜トランジスタ特性（特
に電界効果移動度モビリティ）の劣化を防ぐことができ
る。
【００１５】而も、薄膜トランジスタ特性を維持する為
には、薄いａ−Ｓｉ膜層を挟むだけでよく、ＳｉＮ膜及
びａ−Ｓｉ膜共に高速成膜が可能となる。
には、薄いａ−Ｓｉ膜層を挟むだけでよく、ＳｉＮ膜及
びａ−Ｓｉ膜共に高速成膜が可能となる。
【００１６】図１に於いて本実施例に係る薄膜トランジ
スタについて説明する。
スタについて説明する。
【００１７】尚、図１中、図６中で示したものと同様の
ものには同符号を付してある。
ものには同符号を付してある。
【００１８】ガラス基板１上にスパッタリングで膜厚
１，０００オングストロームのＣｒ電極を全面に形成し
た後、フォトレジストでパターニングを行い、ウェット
エッチングでゲート電極２を形成する。プラズマＣＶＤ
室にＳｉＨ4 とＮＨ3 を供給して、窒化シリコン膜３を
基板温度３５０℃、高速成膜速度９００オングストロー
ム／min で膜厚４，０００オングストローム成膜した
後、真空状態を維持して別のプラズマＣＶＤ室に基板を
移送する。移送後、ＳｉＨ4 とＨ2 を供給して、基板温
度２５０℃、低速成膜速度８０オングストローム／min
で膜厚８０オングストローム成膜（第１層９）してか
ら、成膜速度８０〜４３０オングストローム／min で膜
厚１，９２０オングストロームを成膜（第２層４）す
る。
１，０００オングストロームのＣｒ電極を全面に形成し
た後、フォトレジストでパターニングを行い、ウェット
エッチングでゲート電極２を形成する。プラズマＣＶＤ
室にＳｉＨ4 とＮＨ3 を供給して、窒化シリコン膜３を
基板温度３５０℃、高速成膜速度９００オングストロー
ム／min で膜厚４，０００オングストローム成膜した
後、真空状態を維持して別のプラズマＣＶＤ室に基板を
移送する。移送後、ＳｉＨ4 とＨ2 を供給して、基板温
度２５０℃、低速成膜速度８０オングストローム／min
で膜厚８０オングストローム成膜（第１層９）してか
ら、成膜速度８０〜４３０オングストローム／min で膜
厚１，９２０オングストロームを成膜（第２層４）す
る。
【００１９】更に真空状態を維持して、別のプラズマＣ
ＶＤ室に基板を移送してから、ＰＨ3 をドーピングガス
としてＳｉＨ4 とＨ2 を供給し、基板温度２５０℃で膜
厚５００オングストロームのａ−Ｓｉ（ｎ+ ）５を成膜
する。次に、真空蒸着によりＡｌ膜を膜厚４，０００オ
ングストロームで全面に形成してから、フォトレジスト
を塗布した後、パターニングを行いソース電極６及びド
レイン電極７を形成する。
ＶＤ室に基板を移送してから、ＰＨ3 をドーピングガス
としてＳｉＨ4 とＨ2 を供給し、基板温度２５０℃で膜
厚５００オングストロームのａ−Ｓｉ（ｎ+ ）５を成膜
する。次に、真空蒸着によりＡｌ膜を膜厚４，０００オ
ングストロームで全面に形成してから、フォトレジスト
を塗布した後、パターニングを行いソース電極６及びド
レイン電極７を形成する。
【００２０】本実施例では、図２に示す様に、ａ−Ｓｉ
の成膜速度の増加と共にモビリティの低下は起こらず、
そのモビリティも１．１cm2 ／Ｖ・ｓと良好の結果が得
られる。又第１層のａ−Ｓｉ成膜速度が２００オングス
トローム／min でもモビリティは０．９と高かったが、
成膜速度が３００オングストローム／min になると、
０．５と著しく低下した。即ち、ＳｉＮとａ−Ｓｉとの
間に、成膜速度が８０〜２００オングストローム／min
の低速成膜速度のａ−Ｓｉ膜を挟むことにより、ＳｉＮ
及びａ−Ｓｉの高速成膜に於いても従来の様な薄膜トラ
ンジスタ特性の劣化がない。
の成膜速度の増加と共にモビリティの低下は起こらず、
そのモビリティも１．１cm2 ／Ｖ・ｓと良好の結果が得
られる。又第１層のａ−Ｓｉ成膜速度が２００オングス
トローム／min でもモビリティは０．９と高かったが、
成膜速度が３００オングストローム／min になると、
０．５と著しく低下した。即ち、ＳｉＮとａ−Ｓｉとの
間に、成膜速度が８０〜２００オングストローム／min
の低速成膜速度のａ−Ｓｉ膜を挟むことにより、ＳｉＮ
及びａ−Ｓｉの高速成膜に於いても従来の様な薄膜トラ
ンジスタ特性の劣化がない。
【００２１】このことは、薄膜トランジスタ特性はＳｉ
Ｎとａ−Ｓｉとの界面特性が重要であることを示してい
る。図３はＳｉＮの上に低速成膜（８０オングストロー
ム／min ）と高速成膜（４３０オングストローム／min
）の膜を重ねた時の界面窒素原子のプロファイルをＳ
ＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）で分析した結果を示しており、
高速成膜ではＳｉＮとａ−Ｓｉとの界面に於ける窒素原
子のプロファイルが５０オングストロームを越えている
のに対して、低速成膜では５０オングストローム以下で
あり、低速生成膜９と高速生成膜４との重合で界面特性
が改善されることを裏付けている。
Ｎとａ−Ｓｉとの界面特性が重要であることを示してい
る。図３はＳｉＮの上に低速成膜（８０オングストロー
ム／min ）と高速成膜（４３０オングストローム／min
）の膜を重ねた時の界面窒素原子のプロファイルをＳ
ＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）で分析した結果を示しており、
高速成膜ではＳｉＮとａ−Ｓｉとの界面に於ける窒素原
子のプロファイルが５０オングストロームを越えている
のに対して、低速成膜では５０オングストローム以下で
あり、低速生成膜９と高速生成膜４との重合で界面特性
が改善されることを裏付けている。
【００２２】次に、他の実施例を説明する。
【００２３】第１層及び第２層の重ねａ−Ｓｉ膜を作製
する場合に、低速成膜を行う為には反応ガス濃度及び電
極間間隔を変更させることで成膜速度を制御することが
できるが、前者では流量が安定する迄に、後者では所望
の間隔に設定する迄に時間がかかる。そこで、最も制御
し易い放電電力の変更により低速成膜及び高速成膜の重
ね膜を実施する。
する場合に、低速成膜を行う為には反応ガス濃度及び電
極間間隔を変更させることで成膜速度を制御することが
できるが、前者では流量が安定する迄に、後者では所望
の間隔に設定する迄に時間がかかる。そこで、最も制御
し易い放電電力の変更により低速成膜及び高速成膜の重
ね膜を実施する。
【００２４】実施例１と同様に、ＳｉＮを高速成膜した
後、ＳｉＨ4 及びＨ2 を供給して成膜速度８０オングス
トローム／min になる様に、放電電力２０Ｗで第１層の
ａ−Ｓｉ膜を成膜する。次に、成膜速度４３０オングス
トローム／min になる様に放電電力３５０Ｗで第２層の
ａ−Ｓｉ膜を成膜する。ａ−Ｓｉをトータルで膜厚２，
０００オングストローム成膜した後、実施例１と同様な
工程により、薄膜トランジスタを作製する。本実施例に
於いても、薄膜トランジスタのモビリティが０．９〜
１．２と高い値が得られた。
後、ＳｉＨ4 及びＨ2 を供給して成膜速度８０オングス
トローム／min になる様に、放電電力２０Ｗで第１層の
ａ−Ｓｉ膜を成膜する。次に、成膜速度４３０オングス
トローム／min になる様に放電電力３５０Ｗで第２層の
ａ−Ｓｉ膜を成膜する。ａ−Ｓｉをトータルで膜厚２，
０００オングストローム成膜した後、実施例１と同様な
工程により、薄膜トランジスタを作製する。本実施例に
於いても、薄膜トランジスタのモビリティが０．９〜
１．２と高い値が得られた。
【００２５】図４は本薄膜トランジスタを製造する半導
体製造装置の構成図を示す。
体製造装置の構成図を示す。
【００２６】図中、１１はガラス基板を収納するカセッ
トスタンド、１２は大気中で作動する第１大気搬送ロボ
ット、１３はロードロック室、１４は基板予備加熱室、
１５は真空内で作動する第１真空搬送ロボット、１６は
第１プラズマＣＶＤ室、１７は真空内で作動する第２真
空搬送ロボット、１８は第２プラズマＣＶＤ室、１９は
第３真空搬送ロボット、２０は第３プラズマＣＶＤ室、
２１はアンロードロック室、２２は大気中で作動する第
２大気搬送ロボット、２３はカセットスタンド、２４，
２５，２６，２７，２８，２９，３０，３１，３２，３
３は各ユニットを気密に連結するゲートバルブである。
トスタンド、１２は大気中で作動する第１大気搬送ロボ
ット、１３はロードロック室、１４は基板予備加熱室、
１５は真空内で作動する第１真空搬送ロボット、１６は
第１プラズマＣＶＤ室、１７は真空内で作動する第２真
空搬送ロボット、１８は第２プラズマＣＶＤ室、１９は
第３真空搬送ロボット、２０は第３プラズマＣＶＤ室、
２１はアンロードロック室、２２は大気中で作動する第
２大気搬送ロボット、２３はカセットスタンド、２４，
２５，２６，２７，２８，２９，３０，３１，３２，３
３は各ユニットを気密に連結するゲートバルブである。
【００２７】前記実施例と同様ゲート電極２を形成した
ガラス基板を前記カセットスタンド１１に装填する。前
記第１大気搬送ロボット１２により該カセットスタンド
１１からガラス基板を取出し、ゲートバルブ２４を介し
てロードロック室１３に搬入し、ガラス基板搬入後ロー
ドロック室１３を真空排気する。
ガラス基板を前記カセットスタンド１１に装填する。前
記第１大気搬送ロボット１２により該カセットスタンド
１１からガラス基板を取出し、ゲートバルブ２４を介し
てロードロック室１３に搬入し、ガラス基板搬入後ロー
ドロック室１３を真空排気する。
【００２８】次に、前記第１真空搬送ロボット１５によ
り前記ゲートバルブ２５，２６を介して前記ロードロッ
ク室１３からガラス基板を前記基板予備加熱室１４に搬
送する。該基板予備加熱室１４に於いてガラス基板は３
５０℃前後に予備加熱され、更に加熱されたガラス基板
は前記第１真空搬送ロボット１５により前記ゲートバル
ブ２７を介して前記第１プラズマＣＶＤ室１６に搬送さ
れる。
り前記ゲートバルブ２５，２６を介して前記ロードロッ
ク室１３からガラス基板を前記基板予備加熱室１４に搬
送する。該基板予備加熱室１４に於いてガラス基板は３
５０℃前後に予備加熱され、更に加熱されたガラス基板
は前記第１真空搬送ロボット１５により前記ゲートバル
ブ２７を介して前記第１プラズマＣＶＤ室１６に搬送さ
れる。
【００２９】該第１プラズマＣＶＤ室１６に於いてプラ
ズマが発生され、ＳｉＨ4 、ＮＨ3が供給される。ガラ
ス基板温度３５０℃、高速成膜速度９００オングストロ
ーム／min の条件で窒化シリコン膜３を４，０００オン
グストローム成膜する。更に、前記第２真空搬送ロボッ
ト１７により真空状態が維持されたままガラス基板が前
記ゲートバルブ２９を介して前記第１プラズマＣＶＤ室
１６から前記第２プラズマＣＶＤ室１８に搬送される。
ズマが発生され、ＳｉＨ4 、ＮＨ3が供給される。ガラ
ス基板温度３５０℃、高速成膜速度９００オングストロ
ーム／min の条件で窒化シリコン膜３を４，０００オン
グストローム成膜する。更に、前記第２真空搬送ロボッ
ト１７により真空状態が維持されたままガラス基板が前
記ゲートバルブ２９を介して前記第１プラズマＣＶＤ室
１６から前記第２プラズマＣＶＤ室１８に搬送される。
【００３０】該第２プラズマＣＶＤ室１８でプラズマ発
生下、ＳｉＨ4 、Ｈ2 が供給され、ガラス基板温度２５
０℃、低速成膜速度８０オングストローム／min の条件
で所定の膜厚の第１層９を成膜し、更に継続して成膜速
度４３０オングストローム／min で第２層４を形成し、
第１層９と第２層４の合計のａ−Ｓｉ膜厚が２，０００
オングストロームとなる様にする。
生下、ＳｉＨ4 、Ｈ2 が供給され、ガラス基板温度２５
０℃、低速成膜速度８０オングストローム／min の条件
で所定の膜厚の第１層９を成膜し、更に継続して成膜速
度４３０オングストローム／min で第２層４を形成し、
第１層９と第２層４の合計のａ−Ｓｉ膜厚が２，０００
オングストロームとなる様にする。
【００３１】ａ−Ｓｉ膜成膜後、真空状態を維持し、前
記第３真空搬送ロボット１９によりガラス基板を前記ゲ
ートバルブ３０，３２を介して第３プラズマＣＶＤ室２
０に搬送する。該第３プラズマＣＶＤ室２０に於いてプ
ラズマ発生下、ＰＨ3 をドーピングガスとしてＳＨ4 と
Ｈ2 を供給し、ガラス基板温度２５０℃で膜厚５００オ
ングストロームのａ−Ｓｉ（ｎ+ ）膜５を生成する。
記第３真空搬送ロボット１９によりガラス基板を前記ゲ
ートバルブ３０，３２を介して第３プラズマＣＶＤ室２
０に搬送する。該第３プラズマＣＶＤ室２０に於いてプ
ラズマ発生下、ＰＨ3 をドーピングガスとしてＳＨ4 と
Ｈ2 を供給し、ガラス基板温度２５０℃で膜厚５００オ
ングストロームのａ−Ｓｉ（ｎ+ ）膜５を生成する。
【００３２】成膜が完了すると前記第３真空搬送ロボッ
ト１９によりゲートバルブ３２，３１を介してガラス基
板が前記第３プラズマＣＶＤ室２０からアンロードロッ
ク室２１に搬送され、更にゲートバルブ３３を介して前
記第２大気搬送ロボット２２により前記カセットスタン
ド２３に搬出される。
ト１９によりゲートバルブ３２，３１を介してガラス基
板が前記第３プラズマＣＶＤ室２０からアンロードロッ
ク室２１に搬送され、更にゲートバルブ３３を介して前
記第２大気搬送ロボット２２により前記カセットスタン
ド２３に搬出される。
【００３３】前記ガラス基板は更に真空蒸着によりＡｌ
膜を膜厚４，０００で成膜し、フォトレジスト塗布後パ
ターニングを行い、ソース電極６、ドレイン電極７を形
成する。
膜を膜厚４，０００で成膜し、フォトレジスト塗布後パ
ターニングを行い、ソース電極６、ドレイン電極７を形
成する。
【００３４】本装置により窒化シリコン膜、アモルファ
スシリコン膜の高速成膜を可能とすると共に界面に薄い
低速生成膜を介在させた薄膜トランジスタを製造するこ
とができる。
スシリコン膜の高速成膜を可能とすると共に界面に薄い
低速生成膜を介在させた薄膜トランジスタを製造するこ
とができる。
【００３５】次に、前記低速生成膜（第１層）９（成膜
速度８０オングストローム／min ）の膜厚が０，２０，
４０，８０，１５０，３００オングストロームである時
の薄膜トランジスタ特性（電界効果移動度モビリティ）
を図５に示す。図５が示す様に、低速生成膜の膜厚が５
０オングストローム以上であれば、電界効果移動度モビ
リティは０．７以上の高い値が得られる。
速度８０オングストローム／min ）の膜厚が０，２０，
４０，８０，１５０，３００オングストロームである時
の薄膜トランジスタ特性（電界効果移動度モビリティ）
を図５に示す。図５が示す様に、低速生成膜の膜厚が５
０オングストローム以上であれば、電界効果移動度モビ
リティは０．７以上の高い値が得られる。
【００３６】尚、上記実施例では逆スタガ構造のチャネ
ルエッチタイプについて述べたが、正スタガ構造、エッ
チングストッパタイプに於いても実施可能であることは
言う迄もなく、低速成膜、高速成膜の２重構造以外の多
重構造としても同様の効果が発揮されることは勿論であ
る。
ルエッチタイプについて述べたが、正スタガ構造、エッ
チングストッパタイプに於いても実施可能であることは
言う迄もなく、低速成膜、高速成膜の２重構造以外の多
重構造としても同様の効果が発揮されることは勿論であ
る。
【００３７】
【発明の効果】以上述べた如く本発明によれば、薄膜ト
ランジスタ特性を劣化させることなく、成膜時間の短縮
（例えば第１層のａ−Ｓｉ膜を成膜速度８０オングスト
ローム／min で膜厚８０オングストローム、第２層のａ
−Ｓｉ膜を成膜速度４３０オングストローム／min で膜
厚１，９２０オングストロームを成膜するとすれば、ａ
−Ｓｉ膜２，０００オングストロームを低速成膜速度８
０オングストローム／min で要する成膜時間の６分の１
となる）が可能となり、成膜スループットは著しく向上
する。而して、成膜の高スループット化、歩留まり向上
が図れ、薄膜トランジスタを使用した各種製品、例えば
液晶表示パネルの製品価格低減に大きく寄与する。
ランジスタ特性を劣化させることなく、成膜時間の短縮
（例えば第１層のａ−Ｓｉ膜を成膜速度８０オングスト
ローム／min で膜厚８０オングストローム、第２層のａ
−Ｓｉ膜を成膜速度４３０オングストローム／min で膜
厚１，９２０オングストロームを成膜するとすれば、ａ
−Ｓｉ膜２，０００オングストロームを低速成膜速度８
０オングストローム／min で要する成膜時間の６分の１
となる）が可能となり、成膜スループットは著しく向上
する。而して、成膜の高スループット化、歩留まり向上
が図れ、薄膜トランジスタを使用した各種製品、例えば
液晶表示パネルの製品価格低減に大きく寄与する。
【図１】本発明の一実施例に係る薄膜トランジスタの構
造図である。
造図である。
【図２】本発明に於ける成膜速度と電界効果移動度モビ
リティとの関係を示す線図である。
リティとの関係を示す線図である。
【図３】低速生成膜と高速生成膜の界面に於ける窒素原
子のプロファイルである。
子のプロファイルである。
【図４】本実施例に係る薄膜トランジスタを製造する半
導体製造装置の一例を示す構成図である。
導体製造装置の一例を示す構成図である。
【図５】アモルファスシリコン膜厚と電界効果移動度モ
ビリティとの関係を示す線図である。
ビリティとの関係を示す線図である。
【図６】従来の薄膜トランジスタを示す構造図である。
【図７】従来の薄膜トランジスタに於ける成膜速度と電
界効果移動度モビリティとの関係を示す線図である。
界効果移動度モビリティとの関係を示す線図である。
１ ガラス基板 ２ ゲート電極 ３ 窒化シリコン膜 ４ アモルファスシリコン膜 ５ アモルファスシリコン膜（ｎ+ ） ６ ソース電極 ７ ドレイン電極 ８ バッシベーション膜 ９ 第１層膜（アモルファスシリコン膜）
フロントページの続き (72)発明者 堀井 寿一 千葉県茂原市早野3300番地 株式会社日立 製作所内 (72)発明者 村松 文雄 東京都港区虎ノ門二丁目３番13号 国際電 気株式会社内 (72)発明者 竹田 智彦 東京都港区虎ノ門二丁目３番13号 国際電 気株式会社内 (72)発明者 亀田 賢治 東京都港区虎ノ門二丁目３番13号 国際電 気株式会社内
Claims (7)
- 【請求項１】 活性層であるアモルファスシリコン層が
低速生成膜と高速生成膜を含むことを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 ゲート絶縁膜に接する活性層であるアモ
ルファスシリコン層が、成膜速度２００オングストロー
ム／min 以下の低速生成膜に成膜速度２００オングスト
ローム／min 以上の高速生成膜を重合せた構造である請
求項１の薄膜トランジスタ。 - 【請求項３】 低速生成膜膜厚が５０オングストローム
以上である請求項１の薄膜トランジスタ。 - 【請求項４】 ゲート絶縁膜とアモルファスシリコンと
の界面に於ける窒素原子のプロファイルが５０オングス
トローム以下の境界領域を有する請求項１の薄膜トラン
ジスタ。 - 【請求項５】 ゲート絶縁膜に接する活性層であるアモ
ルファスシリコン層が低速生成膜と高速生成膜を含む薄
膜トランジスタに於いて、ゲート絶縁膜の高速成膜後に
アモルファスシリコンの低速成膜及び高速成膜をゲート
絶縁膜生成とは別の成膜室で真空状態を継続させ行う請
求項１の薄膜トランジスタの製造方法。 - 【請求項６】 ゲート絶縁膜に接する活性層であるアモ
ルファスシリコン層が低速生成膜と高速生成膜を含む薄
膜トランジスタに於いて、アモルファスシリコンの低速
成膜及び高速成膜を同じ成膜室で印加電力の変更により
連続成膜することを特徴とする薄膜トランジスタの製造
方法。 - 【請求項７】 ゲート絶縁膜に接する活性層であるアモ
ルファスシリコン層が低速生成膜と高速生成膜を含む薄
膜トランジスタに於いて、ゲート絶縁膜、アモルファス
シリコン層の低速成膜及び高速成膜、次にアモルファス
シリコンａ−Ｓｉ（ｎ+ ）の成膜を真空状態を維持しつ
つ個別の独立した成膜室で成膜したことを特徴とする薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202393A JPH07135319A (ja) | 1993-06-28 | 1993-06-28 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202393A JPH07135319A (ja) | 1993-06-28 | 1993-06-28 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135319A true JPH07135319A (ja) | 1995-05-23 |
Family
ID=16110995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18202393A Pending JPH07135319A (ja) | 1993-06-28 | 1993-06-28 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135319A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291044A (ja) * | 1993-01-28 | 1994-10-18 | Applied Materials Inc | Ｃｖｄにより大面積のガラス基板上に高堆積速度でアモルファスシリコン薄膜を堆積する方法 |
| JPH08111531A (ja) * | 1994-02-08 | 1996-04-30 | Applied Materials Inc | 薄膜トランジスタのための多段階ｃｖｄ法 |
| US6525341B1 (en) | 1999-08-20 | 2003-02-25 | International Business Machines Corporation | Thin film transistor, liquid crystal display device and method of fabricating the thin film transistor |
-
1993
- 1993-06-28 JP JP18202393A patent/JPH07135319A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291044A (ja) * | 1993-01-28 | 1994-10-18 | Applied Materials Inc | Ｃｖｄにより大面積のガラス基板上に高堆積速度でアモルファスシリコン薄膜を堆積する方法 |
| JPH08111531A (ja) * | 1994-02-08 | 1996-04-30 | Applied Materials Inc | 薄膜トランジスタのための多段階ｃｖｄ法 |
| US6525341B1 (en) | 1999-08-20 | 2003-02-25 | International Business Machines Corporation | Thin film transistor, liquid crystal display device and method of fabricating the thin film transistor |
| US6753550B2 (en) | 1999-08-20 | 2004-06-22 | International Business Machines Corporation | Liquid crystal display device having a thin film transistor element including an amorphous film containing a low-defect density layer and a high-defect densisty layer |
| US7115448B2 (en) | 1999-08-20 | 2006-10-03 | Au Optronics Corporation | Thin film transistor, liquid crystal display device and method of fabricating the thin film transistor |
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