JPH0713561A - 楽音制御装置 - Google Patents
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- JPH0713561A JPH0713561A JP5143160A JP14316093A JPH0713561A JP H0713561 A JPH0713561 A JP H0713561A JP 5143160 A JP5143160 A JP 5143160A JP 14316093 A JP14316093 A JP 14316093A JP H0713561 A JPH0713561 A JP H0713561A
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-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/002—Instruments in which the tones are synthesised from a data store, e.g. computer organs using a common processing for different operations or calculations, and a set of microinstructions, e.g. programs, to control the sequence thereof
- G10H7/004—Instruments in which the tones are synthesised from a data store, e.g. computer organs using a common processing for different operations or calculations, and a set of microinstructions, e.g. programs, to control the sequence thereof with one or more auxiliary processor in addition to the main processing unit
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H2210/00—Aspects or methods of musical processing having intrinsic musical character, i.e. involving musical theory or musical parameters or relying on musical knowledge, as applied in electrophonic musical tools or instruments
- G10H2210/155—Musical effects
- G10H2210/265—Acoustic effect simulation, i.e. volume, spatial, resonance or reverberation effects added to a musical sound, usually by appropriate filtering or delays
- G10H2210/281—Reverberation or echo
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵ（中央演算処理装置）とＤＳＰ（デジ
タルシグナルプロセッサ）とを用いて楽音信号を制御す
る楽音制御装置に関し、ＣＰＵとＤＳＰを１チップ化し
てもピン数を大幅に増大させる必要のない楽音制御装置
を提供することを目的とする。 【構成】 音源回路から供給される楽音信号を制御する
ための楽音制御装置であって、外部に記憶されたプログ
ラムに従って演算処理を行なうＣＰＵ（３）と、内部に
記憶したマイクロプログラムに従って演算処理を行なう
ＤＳＰ（５）と、前記ＣＰＵおよびＤＳＰからアクセス
可能なメモリ（１０）と、前記ＣＰＵおよびＤＳＰから
前記メモリへのアクセスを制御するアドレス制御手段
（８）とを有する。
タルシグナルプロセッサ）とを用いて楽音信号を制御す
る楽音制御装置に関し、ＣＰＵとＤＳＰを１チップ化し
てもピン数を大幅に増大させる必要のない楽音制御装置
を提供することを目的とする。 【構成】 音源回路から供給される楽音信号を制御する
ための楽音制御装置であって、外部に記憶されたプログ
ラムに従って演算処理を行なうＣＰＵ（３）と、内部に
記憶したマイクロプログラムに従って演算処理を行なう
ＤＳＰ（５）と、前記ＣＰＵおよびＤＳＰからアクセス
可能なメモリ（１０）と、前記ＣＰＵおよびＤＳＰから
前記メモリへのアクセスを制御するアドレス制御手段
（８）とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリを利用する電子
回路に関し、特にＣＰＵ（中央演算処理装置）とＤＳＰ
（デジタルシグナルプロセッサ）とを用いて楽音信号を
制御する楽音制御装置に関する。
回路に関し、特にＣＰＵ（中央演算処理装置）とＤＳＰ
（デジタルシグナルプロセッサ）とを用いて楽音信号を
制御する楽音制御装置に関する。
【０００２】
【従来の技術】電子楽器においては、楽音信号を発生、
制御するため、ＣＰＵが広く利用されている。処理プロ
グラムをＲＯＭ（読出専用メモリ）に記憶させ、ＲＡＭ
（ランダムアクセスメモリ）をレジスタ類等として用
い、ＣＰＵでプログラムを実行して、音源回路に楽音信
号を発生させる。
制御するため、ＣＰＵが広く利用されている。処理プロ
グラムをＲＯＭ（読出専用メモリ）に記憶させ、ＲＡＭ
（ランダムアクセスメモリ）をレジスタ類等として用
い、ＣＰＵでプログラムを実行して、音源回路に楽音信
号を発生させる。
【０００３】近年、発生する楽音に対する高度化、多様
化の要求に対応して信号処理量が増大し、信号処理の高
速化が要求されている。これらの要求に応えるため、特
にリバーブ残響等の効果付与の用途にＤＳＰが用いられ
るようになってきた。
化の要求に対応して信号処理量が増大し、信号処理の高
速化が要求されている。これらの要求に応えるため、特
にリバーブ残響等の効果付与の用途にＤＳＰが用いられ
るようになってきた。
【０００４】図７に、従来技術による電子楽器の構成例
を示す。図において、ＣＰＵバス５１にＣＰＵ５３、Ｒ
ＯＭ、ＲＡＭ等のメモリ６１、音源回路５４と共にＤＳ
Ｐ５５が接続されている。また、Ｉ／Ｆ６４を介して鍵
盤６５、音色切り替えスイッチ６７等も接続されてい
る。
を示す。図において、ＣＰＵバス５１にＣＰＵ５３、Ｒ
ＯＭ、ＲＡＭ等のメモリ６１、音源回路５４と共にＤＳ
Ｐ５５が接続されている。また、Ｉ／Ｆ６４を介して鍵
盤６５、音色切り替えスイッチ６７等も接続されてい
る。
【０００５】ＤＳＰ５５には、専用のＤＳＰバス６２を
介して他のメモリ６３が接続されている。また、ＤＳＰ
５５の出力は、ＤＡＣ（デジタル／アナログ変換器）５
６を介してアンプ、スピーカ等のサウンドシステム５７
に供給されている。
介して他のメモリ６３が接続されている。また、ＤＳＰ
５５の出力は、ＤＡＣ（デジタル／アナログ変換器）５
６を介してアンプ、スピーカ等のサウンドシステム５７
に供給されている。
【０００６】演奏者が、鍵盤６５上で演奏操作を行なう
と、演奏操作信号はＩ／Ｆ６４を介してＣＰＵ５３に伝
えられる。ＣＰＵ５３は、メモリ６１に記憶されたプロ
グラムに従って、またメモリ６１内のレジスタを用い
て、指定された楽音信号を形成するために楽音パラメー
タを音源回路５４に送る。音源回路５４から発生した楽
音信号は、ＤＳＰ５５に伝えられ、リバーブ（残響）等
の効果が付与される。
と、演奏操作信号はＩ／Ｆ６４を介してＣＰＵ５３に伝
えられる。ＣＰＵ５３は、メモリ６１に記憶されたプロ
グラムに従って、またメモリ６１内のレジスタを用い
て、指定された楽音信号を形成するために楽音パラメー
タを音源回路５４に送る。音源回路５４から発生した楽
音信号は、ＤＳＰ５５に伝えられ、リバーブ（残響）等
の効果が付与される。
【０００７】ＤＳＰ５５は、ＲＡＭ等で形成されたメモ
リ６３を利用しつつ、所定の演奏処理を行なって効果を
付与した楽音信号をＤＡＣ５６に供給する。ＤＡＣ５６
は、入力した楽音信号をアナログ信号に変換し、サウン
ドシステム５７を介して発音させる。
リ６３を利用しつつ、所定の演奏処理を行なって効果を
付与した楽音信号をＤＡＣ５６に供給する。ＤＡＣ５６
は、入力した楽音信号をアナログ信号に変換し、サウン
ドシステム５７を介して発音させる。
【０００８】なお、音色切り替えスイッチ６７を操作し
たときは、切り替え信号がＩ／Ｆ６４を介してＣＰＵ５
３に伝えられ、ＣＰＵ５３はメモリ６１を参照して音源
回路５４のパラメータの変更等を行なう。
たときは、切り替え信号がＩ／Ｆ６４を介してＣＰＵ５
３に伝えられ、ＣＰＵ５３はメモリ６１を参照して音源
回路５４のパラメータの変更等を行なう。
【０００９】近年、半導体装置の集積度の向上にしたが
い、ＣＰＵとＤＳＰとを１チップ上に形成することが可
能となってきた。ＣＰＵとＤＳＰの１チップ化により、
図７に示すような電子回路はますます普及するものと考
えられる。
い、ＣＰＵとＤＳＰとを１チップ上に形成することが可
能となってきた。ＣＰＵとＤＳＰの１チップ化により、
図７に示すような電子回路はますます普及するものと考
えられる。
【００１０】
【発明が解決しようとする課題】ＣＰＵとＤＳＰとを１
チップ化しても、メモリは別チップとなることが多い。
ＣＰＵとそのメモリとの間には、ＣＰＵバスを設ける必
要があり、ＤＳＰとそのメモリとの間にもＤＳＰバスを
設ける必要がある。したがって、ＣＰＵとＤＳＰとの１
チップ化により、半導体集積回路のピン数は大幅に増大
してしまう。
チップ化しても、メモリは別チップとなることが多い。
ＣＰＵとそのメモリとの間には、ＣＰＵバスを設ける必
要があり、ＤＳＰとそのメモリとの間にもＤＳＰバスを
設ける必要がある。したがって、ＣＰＵとＤＳＰとの１
チップ化により、半導体集積回路のピン数は大幅に増大
してしまう。
【００１１】ところで、ＤＳＰのメモリに対するアクセ
ス頻度は、可能な最大アクセス頻度と比べ、かなり低い
場合が多い。別の見方をすれば、ＤＳＰ用メモリは遊ん
でいる時間が多い。しかし、ＤＳＰはＤＡＣに接続され
ているので、ＤＡＣサイクルを忠実に守る必要があり、
処理を待たせることはできない。
ス頻度は、可能な最大アクセス頻度と比べ、かなり低い
場合が多い。別の見方をすれば、ＤＳＰ用メモリは遊ん
でいる時間が多い。しかし、ＤＳＰはＤＡＣに接続され
ているので、ＤＡＣサイクルを忠実に守る必要があり、
処理を待たせることはできない。
【００１２】本発明の目的は、ＣＰＵとＤＳＰを１チッ
プ化してもピン数を大幅に増大させる必要のない楽音制
御装置を提供することである。
プ化してもピン数を大幅に増大させる必要のない楽音制
御装置を提供することである。
【００１３】
【課題を解決するための手段】本発明の楽音制御装置
は、音源回路から供給される楽音信号を制御するための
楽音制御装置であって、外部に記憶されたプログラムに
従って演算処理を行なうＣＰＵと、内部に記憶したマイ
クロプログラムに従って演算処理を行なうＤＳＰと、前
記ＣＰＵおよびＤＳＰからアクセス可能なメモリと、前
記ＣＰＵおよびＤＳＰから前記メモリへのアクセスを制
御するアドレス制御手段とを有する。
は、音源回路から供給される楽音信号を制御するための
楽音制御装置であって、外部に記憶されたプログラムに
従って演算処理を行なうＣＰＵと、内部に記憶したマイ
クロプログラムに従って演算処理を行なうＤＳＰと、前
記ＣＰＵおよびＤＳＰからアクセス可能なメモリと、前
記ＣＰＵおよびＤＳＰから前記メモリへのアクセスを制
御するアドレス制御手段とを有する。
【００１４】
【作用】ＣＰＵとＤＳＰが同一のメモリを共用すること
により、バス、ピンの数を低減し、ハードウェア資源を
有効に利用することができる。
により、バス、ピンの数を低減し、ハードウェア資源を
有効に利用することができる。
【００１５】ＣＰＵおよびＤＳＰからメモリへのアクセ
スは、アドレス制御手段によって制御されるため、ＤＳ
Ｐアクセスを優先することにより、ＤＳＰの処理を支障
なく行なうことができる。ＣＰＵのアクセスとＤＳＰの
アクセスとが重複した場合、ＣＰＵのアクセスを待たせ
ても、ＣＰＵ処理に支障が生じることは少ない。
スは、アドレス制御手段によって制御されるため、ＤＳ
Ｐアクセスを優先することにより、ＤＳＰの処理を支障
なく行なうことができる。ＣＰＵのアクセスとＤＳＰの
アクセスとが重複した場合、ＣＰＵのアクセスを待たせ
ても、ＣＰＵ処理に支障が生じることは少ない。
【００１６】
【実施例】図１に、本発明の実施例による楽音制御装置
を示す。ＣＰＵアドレスバス１とＣＰＵデータバス２が
ＣＰＵ３に接続されている。これらのバス１、２には、
インターフェイス２２、２４、２６を介して、外部記憶
装置２１、パネル２３、鍵盤２５が接続され、ＣＰＵ３
との間でデータの授受を行なう。
を示す。ＣＰＵアドレスバス１とＣＰＵデータバス２が
ＣＰＵ３に接続されている。これらのバス１、２には、
インターフェイス２２、２４、２６を介して、外部記憶
装置２１、パネル２３、鍵盤２５が接続され、ＣＰＵ３
との間でデータの授受を行なう。
【００１７】また、バス１、２には、音源回路４が接続
され、ＣＰＵ３の制御を受けて楽音信号の生成を行な
う。音源回路４で形成した楽音信号は、ＤＳＰ５に供給
される。ＤＳＰ５は、供給された楽音信号に効果付与等
の処理を行ない出力信号をＤＡＣ６に供給する。
され、ＣＰＵ３の制御を受けて楽音信号の生成を行な
う。音源回路４で形成した楽音信号は、ＤＳＰ５に供給
される。ＤＳＰ５は、供給された楽音信号に効果付与等
の処理を行ない出力信号をＤＡＣ６に供給する。
【００１８】ＤＡＣ６は、ＤＳＰ５から供給されたデジ
タル信号をアナログ信号に変換し、サウンドシステム７
に供給して楽音を発生させる。なお、ＤＳＰ５もバス
１、２に接続され、ＣＰＵ３の制御を受けることができ
る。
タル信号をアナログ信号に変換し、サウンドシステム７
に供給して楽音を発生させる。なお、ＤＳＰ５もバス
１、２に接続され、ＣＰＵ３の制御を受けることができ
る。
【００１９】ＣＰＵ３の制御を受ける各回路は、各回路
内に複数の記憶領域を有する。ＣＰＵ３と各回路とは、
この記憶領域を介してデータを送受する。ＣＰＵ３は、
ＣＰＵアドレスバス１を介して各回路にアドレスデータ
を出力する。このアドレスデータはｍビット（ｍ：正の
整数）のデータであって、その上位ｎビット（ｎ：正の
整数、ｎ＜ｍ）は各回路を指定するためのデータであ
り、上位（ｎ＋１）ビット目は書込みと読出しを区別す
るためのデータであり、これ以下のビットは、各回路に
設けられた複数の記憶領域のいずれかを指定するための
データである。
内に複数の記憶領域を有する。ＣＰＵ３と各回路とは、
この記憶領域を介してデータを送受する。ＣＰＵ３は、
ＣＰＵアドレスバス１を介して各回路にアドレスデータ
を出力する。このアドレスデータはｍビット（ｍ：正の
整数）のデータであって、その上位ｎビット（ｎ：正の
整数、ｎ＜ｍ）は各回路を指定するためのデータであ
り、上位（ｎ＋１）ビット目は書込みと読出しを区別す
るためのデータであり、これ以下のビットは、各回路に
設けられた複数の記憶領域のいずれかを指定するための
データである。
【００２０】ＣＰＵ３はアドレスデータを出力すること
によって、各回路の記憶領域に記憶されたデータを読み
出し、この読み出したデータに基づき所定の処理を行な
う。また、ＣＰＵ３はアドレスデータを出力することに
よって、各回路を動作させるためのデータを各回路に設
けられた記憶領域に書き込み、この書き込まれたデータ
に基づき各回路を動作させる。
によって、各回路の記憶領域に記憶されたデータを読み
出し、この読み出したデータに基づき所定の処理を行な
う。また、ＣＰＵ３はアドレスデータを出力することに
よって、各回路を動作させるためのデータを各回路に設
けられた記憶領域に書き込み、この書き込まれたデータ
に基づき各回路を動作させる。
【００２１】ＲＡＭ等で形成されたメモリ１０は、アド
レス端子とデータ端子とイネーブル端子とを有する。メ
モリ１０のアドレス端子は、アドレスバスゲート１４を
介してＣＰＵアドレスバス１に接続されると共に、アド
レスバスゲート１６を介してＤＳＰ５のＤＳＰアドレス
バス１２に接続される。
レス端子とデータ端子とイネーブル端子とを有する。メ
モリ１０のアドレス端子は、アドレスバスゲート１４を
介してＣＰＵアドレスバス１に接続されると共に、アド
レスバスゲート１６を介してＤＳＰ５のＤＳＰアドレス
バス１２に接続される。
【００２２】メモリ１０のデータ端子は、データバスゲ
ート１３を介してＣＰＵデータバス２に接続されると共
に、データバスゲート１５を介してＤＳＰ５のＤＳＰデ
ータバス１１に接続される。
ート１３を介してＣＰＵデータバス２に接続されると共
に、データバスゲート１５を介してＤＳＰ５のＤＳＰデ
ータバス１１に接続される。
【００２３】メモリ１０のイネーブル端子には、アドレ
スバスゲート１４を介してデコーダ２７のＣＰＵアクセ
スライン１８が接続されると共に、ＤＳＰ５のＤＳＰア
クセスライン１７が接続される。
スバスゲート１４を介してデコーダ２７のＣＰＵアクセ
スライン１８が接続されると共に、ＤＳＰ５のＤＳＰア
クセスライン１７が接続される。
【００２４】メモリ１０は、イネーブル端子にＤＳＰ５
あるいはデコーダ２７から信号“１”が供給されるとイ
ネーブルされる。そして、アドレス端子に供給されるア
ドレスデータの上位（ｎ＋１）ビット目が読出しを指示
する場合には、アドレスデータのそれ以下のビットで指
定されるアドレスに記憶されたデータを読出してデータ
端子から出力する。アドレス端子に供給されるアドレス
データの上位（ｎ＋１）ビット目が書込みを指示する場
合には、アドレスデータのそれ以下のビットで指定され
るアドレスにデータ端子から入力されるデータを書き込
む。
あるいはデコーダ２７から信号“１”が供給されるとイ
ネーブルされる。そして、アドレス端子に供給されるア
ドレスデータの上位（ｎ＋１）ビット目が読出しを指示
する場合には、アドレスデータのそれ以下のビットで指
定されるアドレスに記憶されたデータを読出してデータ
端子から出力する。アドレス端子に供給されるアドレス
データの上位（ｎ＋１）ビット目が書込みを指示する場
合には、アドレスデータのそれ以下のビットで指定され
るアドレスにデータ端子から入力されるデータを書き込
む。
【００２５】デコーダ２７は、ＣＰＵアドレスバス１に
接続されると共に、その出力を音源回路４、Ｉ／Ｆ２
２、２４、２６、ＤＳＰ５の各回路に供給する。さら
に、デコーダ２７からＣＰＵアクセスライン１８が、バ
ス制御回路８およびアドレスバスゲート１４に接続され
ている。
接続されると共に、その出力を音源回路４、Ｉ／Ｆ２
２、２４、２６、ＤＳＰ５の各回路に供給する。さら
に、デコーダ２７からＣＰＵアクセスライン１８が、バ
ス制御回路８およびアドレスバスゲート１４に接続され
ている。
【００２６】デコーダ２７は、ＣＰＵ３から出力される
アドレスデータの上位ｎビットをデコードして、アドレ
スデータの上位ｎビットが指示する回路に信号“１”を
送出し、その回路をイネーブルする。
アドレスデータの上位ｎビットをデコードして、アドレ
スデータの上位ｎビットが指示する回路に信号“１”を
送出し、その回路をイネーブルする。
【００２７】デコーダ２７から音源回路４、Ｉ／Ｆ２
２、２４、２６あるいはＤＳＰ５に信号が供給される
と、各回路は、アドレスデータの上位（ｎ＋１）ビット
目が読出しを指示する場合には、アドレスデータのそれ
以下のビットで指定される領域に記憶されたデータを読
出してＣＰＵデータバス２に出力し、アドレス端子に供
給されるアドレスデータの上位（ｎ＋１）ビット目が書
込みを指示する場合には、アドレスデータのそれ以下の
ビットで指定される領域にＣＰＵデータバス２から供給
されるデータを書き込む。また、ＣＰＵ３からメモリ１
０を指定するアドレスデータが出力されると、デコーダ
２７はＣＰＵアクセスライン１８に信号“１”を出力す
る。
２、２４、２６あるいはＤＳＰ５に信号が供給される
と、各回路は、アドレスデータの上位（ｎ＋１）ビット
目が読出しを指示する場合には、アドレスデータのそれ
以下のビットで指定される領域に記憶されたデータを読
出してＣＰＵデータバス２に出力し、アドレス端子に供
給されるアドレスデータの上位（ｎ＋１）ビット目が書
込みを指示する場合には、アドレスデータのそれ以下の
ビットで指定される領域にＣＰＵデータバス２から供給
されるデータを書き込む。また、ＣＰＵ３からメモリ１
０を指定するアドレスデータが出力されると、デコーダ
２７はＣＰＵアクセスライン１８に信号“１”を出力す
る。
【００２８】ＤＳＰ５からは、ＤＳＰアクセスライン１
７がデータバスゲート１５、アドレスバスゲート１６、
メモリ１０のイネーブル端子およびバス制御回路８に接
続され、さらにインバータを介してデータバスゲート１
３、アドレスバスゲート１４にも接続されている。
７がデータバスゲート１５、アドレスバスゲート１６、
メモリ１０のイネーブル端子およびバス制御回路８に接
続され、さらにインバータを介してデータバスゲート１
３、アドレスバスゲート１４にも接続されている。
【００２９】ＤＳＰ５がメモリをアクセスするときは、
ＤＳＰアクセスライン１７に信号“１”を出力する。
ＤＳＰアクセスライン１７に信号“１”を出力する。
【００３０】データバスゲート１３、１５およびアドレ
スバスゲート１４、１６は、その端子Ｔに信号“１”が
入力されると各ゲートに入力されるデータを通過させ、
その端子Ｔに信号“０”が入力されると各ゲートに入力
されるデータの通過を禁止する。
スバスゲート１４、１６は、その端子Ｔに信号“１”が
入力されると各ゲートに入力されるデータを通過させ、
その端子Ｔに信号“０”が入力されると各ゲートに入力
されるデータの通過を禁止する。
【００３１】バス制御回路８は、ＣＰＵアクセスライン
１８およびＤＳＰアクセスライン１７からの信号を受
け、ＤＳＰのメモリアクセスとＣＰＵのメモリアクセス
とが同時に生じたときには、ＣＰＵにウェイト信号（待
機）を供給する。
１８およびＤＳＰアクセスライン１７からの信号を受
け、ＤＳＰのメモリアクセスとＣＰＵのメモリアクセス
とが同時に生じたときには、ＣＰＵにウェイト信号（待
機）を供給する。
【００３２】クロック回路２９は、システム全体を制御
するクロック信号を発生し、ＣＰＵ３、ＤＳＰ５、バス
制御回路８等にクロック信号を供給する。これによっ
て、ＣＰＵ３、ＤＳＰ５等は同期して動作する。
するクロック信号を発生し、ＣＰＵ３、ＤＳＰ５、バス
制御回路８等にクロック信号を供給する。これによっ
て、ＣＰＵ３、ＤＳＰ５等は同期して動作する。
【００３３】なお、図中破線で囲んだ領域は、半導体の
１チップ上に集積される機能である。ただし、図面表示
の便宜のため、バスラインに関してはこの区分は厳密で
はない。メモリ１０がＲＡＭの場合、ＣＰＵを動作させ
るプログラムはシステムの電源オンの後、外部メモリ２
１からメモリ１０に書き込む。
１チップ上に集積される機能である。ただし、図面表示
の便宜のため、バスラインに関してはこの区分は厳密で
はない。メモリ１０がＲＡＭの場合、ＣＰＵを動作させ
るプログラムはシステムの電源オンの後、外部メモリ２
１からメモリ１０に書き込む。
【００３４】ＣＰＵ３は、パネル２３上の操作に基づ
き、演奏環境を設定し、鍵盤２５上の演奏操作に基づい
てメモリ１０に記憶されたプログラムに従って音源回路
４の楽音形成パラメータ等を設定し、楽音信号を発生さ
せる。ＤＳＰ５は、音源回路４から供給される楽音信号
にリバーブ（残響）等の効果を付与する。
き、演奏環境を設定し、鍵盤２５上の演奏操作に基づい
てメモリ１０に記憶されたプログラムに従って音源回路
４の楽音形成パラメータ等を設定し、楽音信号を発生さ
せる。ＤＳＰ５は、音源回路４から供給される楽音信号
にリバーブ（残響）等の効果を付与する。
【００３５】図１に示すように、メモリ１０は、ＤＳＰ
５およびＣＰＵ３からゲート１３、１４およびゲート１
５、１６を介して共用できる構成となっている。図２
は、メモリ１０のメモリマップを示す。メモリ１０は、
メモリアドレス＄０００００から＄７ｆｆｆｆまでのメ
モリ容量を有し、＄０００００から＄０８０００までが
ＣＰＵのプログラムエリア３１であり、＄０８００１か
ら＄１００００までがＣＰＵのデータエリア３２であ
り、音色データ等を記憶するワークメモリとして機能す
る。また、メモリアドレス＄１０００１から＄７ｆｆｆ
ｆまではリバーブのためのメモリエリア３３であり、Ｄ
ＳＰ５の処理に用いられる。
５およびＣＰＵ３からゲート１３、１４およびゲート１
５、１６を介して共用できる構成となっている。図２
は、メモリ１０のメモリマップを示す。メモリ１０は、
メモリアドレス＄０００００から＄７ｆｆｆｆまでのメ
モリ容量を有し、＄０００００から＄０８０００までが
ＣＰＵのプログラムエリア３１であり、＄０８００１か
ら＄１００００までがＣＰＵのデータエリア３２であ
り、音色データ等を記憶するワークメモリとして機能す
る。また、メモリアドレス＄１０００１から＄７ｆｆｆ
ｆまではリバーブのためのメモリエリア３３であり、Ｄ
ＳＰ５の処理に用いられる。
【００３６】ＤＳＰ５またはＣＰＵ３がメモリ１０をア
クセスするときは、アドレス信号と同時にＤＳＰアクセ
ス信号またはＣＰＵアクセス信号を発生する。メモリア
クセスの重複による誤動作を防止するため、さらにバス
制御回路８が設けられている。
クセスするときは、アドレス信号と同時にＤＳＰアクセ
ス信号またはＣＰＵアクセス信号を発生する。メモリア
クセスの重複による誤動作を防止するため、さらにバス
制御回路８が設けられている。
【００３７】図３は、バス制御回路の構成例を示す。ク
ロック信号、ＤＳＰアクセス信号、ＣＰＵアクセス信号
の３つの信号がＡＮＤ回路３６を介してＪＫフリップフ
ロップ３５のＪ端子に接続されている。
ロック信号、ＤＳＰアクセス信号、ＣＰＵアクセス信号
の３つの信号がＡＮＤ回路３６を介してＪＫフリップフ
ロップ３５のＪ端子に接続されている。
【００３８】これら３つの信号が同時に“１”となった
時は、ＪＫフリップフロップ３５のＪ端子に“１”が入
力され、Ｑ端子に“１”の信号が発生する。このＱ端子
の信号は、ＣＰＵウェイト信号であり、ＣＰＵ３に供給
されてＣＰＵのメモリアクセスを待機させる。
時は、ＪＫフリップフロップ３５のＪ端子に“１”が入
力され、Ｑ端子に“１”の信号が発生する。このＱ端子
の信号は、ＣＰＵウェイト信号であり、ＣＰＵ３に供給
されてＣＰＵのメモリアクセスを待機させる。
【００３９】ＤＳＰアクセス信号が“１”から“０”に
変化すると、インバータ３８を介してＡＮＤ回路３７に
“１”が供給される。ＡＮＤ回路３７の他の入力には、
クロック信号が供給されているため、ＤＳＰアクセス信
号が消滅した次のクロックにおいて、ＪＫフリップフロ
ップ３５のＫ端子に“１”が供給される。Ｋ端子に
“１”が供給されると、Ｑ端子のＣＰＵウェイト信号が
消滅する（“０”になる）。
変化すると、インバータ３８を介してＡＮＤ回路３７に
“１”が供給される。ＡＮＤ回路３７の他の入力には、
クロック信号が供給されているため、ＤＳＰアクセス信
号が消滅した次のクロックにおいて、ＪＫフリップフロ
ップ３５のＫ端子に“１”が供給される。Ｋ端子に
“１”が供給されると、Ｑ端子のＣＰＵウェイト信号が
消滅する（“０”になる）。
【００４０】なお、ＤＳＰアクセス信号およびＣＰＵア
クセス信号はクロック信号と同期して発生するため、Ｄ
ＳＰアクセス信号、ＣＰＵアクセス信号が発生する時に
は必ずクロック信号も発生する。
クセス信号はクロック信号と同期して発生するため、Ｄ
ＳＰアクセス信号、ＣＰＵアクセス信号が発生する時に
は必ずクロック信号も発生する。
【００４１】このように、バス制御回路８は、ＤＳＰ５
のメモリアクセスとＣＰＵ３のメモリアクセスとが同時
に発生した時にはＣＰＵ３のメモリアクセスを待機さ
せ、ＤＳＰ５のメモリアクセスを優先させる。
のメモリアクセスとＣＰＵ３のメモリアクセスとが同時
に発生した時にはＣＰＵ３のメモリアクセスを待機さ
せ、ＤＳＰ５のメモリアクセスを優先させる。
【００４２】ＤＳＰ５の出力は、ＤＡＣ６のＤＡＣサイ
クルに同期しているため、ＤＳＰ５の処理を遅らせるこ
とはできない。ＤＳＰ５のメモリアクセスとＣＰＵ３の
メモリアクセスとが同時に発生しても、バス制御回路８
によって常にＤＳＰ５の処理が優先されるため、ＤＳＰ
５の処理に支障は生じない。
クルに同期しているため、ＤＳＰ５の処理を遅らせるこ
とはできない。ＤＳＰ５のメモリアクセスとＣＰＵ３の
メモリアクセスとが同時に発生しても、バス制御回路８
によって常にＤＳＰ５の処理が優先されるため、ＤＳＰ
５の処理に支障は生じない。
【００４３】ＣＰＵ３のメモリアクセスは、ＤＳＰ５の
メモリアクセスと重複した時には待機させられるが、Ｄ
ＳＰのメモリアクセスは頻度が低いため、ＣＰＵ３の待
機時間が不当に長くなることは少ない。
メモリアクセスと重複した時には待機させられるが、Ｄ
ＳＰのメモリアクセスは頻度が低いため、ＣＰＵ３の待
機時間が不当に長くなることは少ない。
【００４４】図４は、ＤＳＰ５の内部構成例を示す。Ｄ
ＳＰ５に対する入力信号は、入力レジスタＲｅｇ１に入
力され、その出力はセレクタＳｅｌ１、Ｓｅｌ２に供給
される。セレクタＳｅｌ１、Ｓｅｌ２の出力は、乗算器
Ｍｕｌ１に供給される。
ＳＰ５に対する入力信号は、入力レジスタＲｅｇ１に入
力され、その出力はセレクタＳｅｌ１、Ｓｅｌ２に供給
される。セレクタＳｅｌ１、Ｓｅｌ２の出力は、乗算器
Ｍｕｌ１に供給される。
【００４５】乗算器Ｍｕｌ１、セレクタＳｅｌ３の出力
が加算器Ａｄに供給され、その出力はレジスタＲｅｇ３
に供給される。レジスタＲｅｇ３の出力は、出力レジス
タＲｅｇ４を介して出力されると共に、テンポラリレジ
スタＲｅｇ２に供給される。テンポラリレジスタＲｅｇ
２の出力は、セレクタＳｅｌ１、Ｓｅｌ２に供給され
る。
が加算器Ａｄに供給され、その出力はレジスタＲｅｇ３
に供給される。レジスタＲｅｇ３の出力は、出力レジス
タＲｅｇ４を介して出力されると共に、テンポラリレジ
スタＲｅｇ２に供給される。テンポラリレジスタＲｅｇ
２の出力は、セレクタＳｅｌ１、Ｓｅｌ２に供給され
る。
【００４６】なお、セレクタＳｅｌ２には、レジスタＲ
ｅｇ３の出力がテンポラリレジスタＲｅｇ２を介さず
に、直接供給されてもいる。また、セレクタＳｅｌ３に
もレジスタＲｅｇ３の出力が供給される。セレクタＳｅ
ｌ３の他の入力には“０”が供給される。“０”が選択
される時、セレクタＳｅｌ３は“０”を加算器Ａｄに供
給し、加算器Ａｄは乗算器Ｍｕｌ１の出力を単にレジス
タＲｅｇ３に伝える役割を果たす。このように、ＤＳＰ
は、基本的には乗算器と加算器とがレジスタやセレクタ
を介して組み合わされた構成を有する。
ｅｇ３の出力がテンポラリレジスタＲｅｇ２を介さず
に、直接供給されてもいる。また、セレクタＳｅｌ３に
もレジスタＲｅｇ３の出力が供給される。セレクタＳｅ
ｌ３の他の入力には“０”が供給される。“０”が選択
される時、セレクタＳｅｌ３は“０”を加算器Ａｄに供
給し、加算器Ａｄは乗算器Ｍｕｌ１の出力を単にレジス
タＲｅｇ３に伝える役割を果たす。このように、ＤＳＰ
は、基本的には乗算器と加算器とがレジスタやセレクタ
を介して組み合わされた構成を有する。
【００４７】ＤＳＰ５には、係数レジスタＣＲ、アドレ
スレジスタＡＲ、マイクロプログラムレジスタＭＰＲが
設けられており、マイクロプログラムレジスタＭＰＲの
プログラムに従ってＤＳＰの処理を制御する。
スレジスタＡＲ、マイクロプログラムレジスタＭＰＲが
設けられており、マイクロプログラムレジスタＭＰＲの
プログラムに従ってＤＳＰの処理を制御する。
【００４８】係数レジスタＣＲは、乗算器Ｍｕｌ１での
乗算に必要な乗算係数を供給する。アドレスレジスタＡ
ＲはアドレスコントロールＡＣを介して相対アドレスを
物理アドレスに変換する。マイクロプログラムレジスタ
ＭＰＲから読出／書込信号が発生した時は、タイミング
コントロールＴＣＬを介してＤＳＰアクセス信号が発生
する。
乗算に必要な乗算係数を供給する。アドレスレジスタＡ
ＲはアドレスコントロールＡＣを介して相対アドレスを
物理アドレスに変換する。マイクロプログラムレジスタ
ＭＰＲから読出／書込信号が発生した時は、タイミング
コントロールＴＣＬを介してＤＳＰアクセス信号が発生
する。
【００４９】また、アドレスコントロールＡＣからの物
理アドレスは、タイミングコントロールＴＣＬを介して
ＤＳＰアドレス信号を形成する。また、レジスタＲｅｇ
３の出力もタイミングコントロールＴＣＬを介してＤＳ
Ｐデータとして出力する。
理アドレスは、タイミングコントロールＴＣＬを介して
ＤＳＰアドレス信号を形成する。また、レジスタＲｅｇ
３の出力もタイミングコントロールＴＣＬを介してＤＳ
Ｐデータとして出力する。
【００５０】ＤＳＰ５には、ＣＰＵ３からＣＰＵアドレ
スバス１およびＣＰＵデータバス２を介してデータおよ
びアドレスが供給され、係数レジスタＣＲ、アドレスレ
ジスタＡＲ、マイクロプログラムレジスタＭＰＲに供給
される。また、クロック信号もクロック回路２９から供
給される。
スバス１およびＣＰＵデータバス２を介してデータおよ
びアドレスが供給され、係数レジスタＣＲ、アドレスレ
ジスタＡＲ、マイクロプログラムレジスタＭＰＲに供給
される。また、クロック信号もクロック回路２９から供
給される。
【００５１】ＤＳＰ５は、図中左側に示した部分によっ
て同一の演算処理を繰り返し行なう。その際、メモリに
対するアドレスを変化させるため、アドレスコントロー
ルＡＣは１回の処理毎にアドレスを１デクリメントす
る。アドレスが最小値に達した時は、最大値にジャンプ
する。
て同一の演算処理を繰り返し行なう。その際、メモリに
対するアドレスを変化させるため、アドレスコントロー
ルＡＣは１回の処理毎にアドレスを１デクリメントす
る。アドレスが最小値に達した時は、最大値にジャンプ
する。
【００５２】図５は、ＤＳＰ５内の係数レジスタＣＲ、
アドレスレジスタＡＲ、マイクロプログラムレジスタＭ
ＰＲの構成例を示す。マイクロプログラムレジスタＭＰ
Ｒは１２８ステップを有するものとする。
アドレスレジスタＡＲ、マイクロプログラムレジスタＭ
ＰＲの構成例を示す。マイクロプログラムレジスタＭＰ
Ｒは１２８ステップを有するものとする。
【００５３】クロック信号に応じてマイクロプログラム
レジスタに記憶されたマイクロプログラムが“０”から
“１２７”に向かって順次進行し、“１２７”に達した
後は、再び“０”に戻る。
レジスタに記憶されたマイクロプログラムが“０”から
“１２７”に向かって順次進行し、“１２７”に達した
後は、再び“０”に戻る。
【００５４】アドレスレジスタＡＲは、マイクロプログ
ラムレジスタに同期して動作し、たとえばステップ１の
マイクロプログラム「書込」に対応してメモリアドレス
＄１００００が記憶されている。
ラムレジスタに同期して動作し、たとえばステップ１の
マイクロプログラム「書込」に対応してメモリアドレス
＄１００００が記憶されている。
【００５５】また、ステップ３の読出のマイクロプログ
ラムに応じてメモリアドレス＄３ｆｆｆｆが記録されて
いる。すなわち、メモリのアドレス＄３ｆｆｆｆの情報
が読み出され、テンポラリレジスタＴｅｍｐ１に入力さ
れる。
ラムに応じてメモリアドレス＄３ｆｆｆｆが記録されて
いる。すなわち、メモリのアドレス＄３ｆｆｆｆの情報
が読み出され、テンポラリレジスタＴｅｍｐ１に入力さ
れる。
【００５６】同様、マイクロプログラムのステップ７に
おいては、メモリのアドレス＄５００００からデータが
読み出され、テンポラリレジスタＴｅｍｐ２に入力され
る。ステップ８においては、メモリのアドレス＄７ｆｆ
ｆｆからデータが読み出され、テンポラリレジスタＴｅ
ｍｐ３に入力される。
おいては、メモリのアドレス＄５００００からデータが
読み出され、テンポラリレジスタＴｅｍｐ２に入力され
る。ステップ８においては、メモリのアドレス＄７ｆｆ
ｆｆからデータが読み出され、テンポラリレジスタＴｅ
ｍｐ３に入力される。
【００５７】このように、マイクロプログラムの進行に
従って、アドレスレジスタが指定するメモリアドレスに
書込、読出が行なわれる。なお、係数レジスタＣＲもマ
イクロプログラムに同期して変化する。
従って、アドレスレジスタが指定するメモリアドレスに
書込、読出が行なわれる。なお、係数レジスタＣＲもマ
イクロプログラムに同期して変化する。
【００５８】なお、マイクロプログラムが一巡した時
は、メモリアドレスを変化させるために、アドレスレジ
スタＡＲの出力するアドレスはアドレスコントロールＡ
Ｃで１デクリメントする。
は、メモリアドレスを変化させるために、アドレスレジ
スタＡＲの出力するアドレスはアドレスコントロールＡ
Ｃで１デクリメントする。
【００５９】ＤＳＰ５でリバーブの効果を付与する場合
は、音源回路４が発生した楽音信号が図２に示すメモリ
１０のリバーブのためのメモリエリア３３に書き込ま
れ、一定の遅延時間を経過した後、ＤＳＰのマイクロプ
ログラムに従って読み出され、図４の示すようなＤＳＰ
演算処理回路によってリバーブの効果を与えられ、ＤＡ
Ｃ６に出力される。
は、音源回路４が発生した楽音信号が図２に示すメモリ
１０のリバーブのためのメモリエリア３３に書き込ま
れ、一定の遅延時間を経過した後、ＤＳＰのマイクロプ
ログラムに従って読み出され、図４の示すようなＤＳＰ
演算処理回路によってリバーブの効果を与えられ、ＤＡ
Ｃ６に出力される。
【００６０】ＤＳＰにおけるセレクタやラッチの選択等
は、予めマイクロプログラムに設定されているため、自
動的に行なわれ、その度にメモリを参照する必要はな
い。したがって、ＤＳＰがメモリをアクセスする頻度は
クロックと比べ、大幅に低いものとなる。ＣＰＵ３から
メモリ１０へのアクセスは、ＤＳＰ５がメモリ１０をア
クセスしていない間に行なわれる。
は、予めマイクロプログラムに設定されているため、自
動的に行なわれ、その度にメモリを参照する必要はな
い。したがって、ＤＳＰがメモリをアクセスする頻度は
クロックと比べ、大幅に低いものとなる。ＣＰＵ３から
メモリ１０へのアクセスは、ＤＳＰ５がメモリ１０をア
クセスしていない間に行なわれる。
【００６１】なお、ＤＳＰの構成および動作の詳細は、
本出願人が先に出願した特願平５−５７５０４号に示さ
れている。次に、上述した実施例の動作を説明する。
本出願人が先に出願した特願平５−５７５０４号に示さ
れている。次に、上述した実施例の動作を説明する。
【００６２】図１において、ＣＰＵ３がメモリ１０をア
クセスする場合には、ＣＰＵ３はメモリ１０を指定する
アドレスデータを出力する。すると、デコーダ２７は、
このアドレス信号をデコードしてＣＰＵアクセスライン
１８に信号“１”を出力する。この信号はアドレスバス
ゲート１４を介してメモリ１０のイネーブル端子に供給
され、メモリ１０はイネーブルされる。
クセスする場合には、ＣＰＵ３はメモリ１０を指定する
アドレスデータを出力する。すると、デコーダ２７は、
このアドレス信号をデコードしてＣＰＵアクセスライン
１８に信号“１”を出力する。この信号はアドレスバス
ゲート１４を介してメモリ１０のイネーブル端子に供給
され、メモリ１０はイネーブルされる。
【００６３】一方、ＤＳＰ５がメモリ１０をアクセスす
る場合には、ＤＳＰ５はＤＳＰアクセスライン１７に信
号“１”を出力する。この信号はメモリ１０のイネーブ
ル端子に供給され、メモリ１０はイネーブルされる。
る場合には、ＤＳＰ５はＤＳＰアクセスライン１７に信
号“１”を出力する。この信号はメモリ１０のイネーブ
ル端子に供給され、メモリ１０はイネーブルされる。
【００６４】ここで、ＣＰＵ３のメモリアクセスとＤＳ
Ｐ５のメモリアクセスとが同時に発生した場合には、デ
ータバスゲート１５、アドレスバスゲート１６の端子Ｔ
にはＤＳＰアクセスライン１７に出力される信号“１”
が入力されるので、ＤＳＰデータバス１１とＤＳＰアド
レスバス１２はメモリ１０に接続される。
Ｐ５のメモリアクセスとが同時に発生した場合には、デ
ータバスゲート１５、アドレスバスゲート１６の端子Ｔ
にはＤＳＰアクセスライン１７に出力される信号“１”
が入力されるので、ＤＳＰデータバス１１とＤＳＰアド
レスバス１２はメモリ１０に接続される。
【００６５】一方、データバスゲート１３、アドレスバ
スゲート１４の端子ＴにはＤＳＰアクセスライン１７に
出力される信号“１”が反転されて入力されるので、Ｃ
ＰＵアドレスバス１とＣＰＵデータバス２はメモリ１０
に接続されない。このとき、バス制御回路は、ＣＰＵ３
のメモリアクセスとＤＳＰ５のメモリアクセスとが同時
に発生したことを検知し、ＤＳＰアクセスラインに信号
“１”が出力されている間、ＣＰＵ３にウェイト信号ｗ
ａｉｔを出力する。
スゲート１４の端子ＴにはＤＳＰアクセスライン１７に
出力される信号“１”が反転されて入力されるので、Ｃ
ＰＵアドレスバス１とＣＰＵデータバス２はメモリ１０
に接続されない。このとき、バス制御回路は、ＣＰＵ３
のメモリアクセスとＤＳＰ５のメモリアクセスとが同時
に発生したことを検知し、ＤＳＰアクセスラインに信号
“１”が出力されている間、ＣＰＵ３にウェイト信号ｗ
ａｉｔを出力する。
【００６６】ＣＰＵ３は、バス制御回路８からウェイト
信号ｗａｉｔが入力されている間、メモリアクセスの状
態を保持する。ＤＳＰ５のメモリアクセスが終了する
と、データバスゲート１３、アドレスバスゲート１４の
端子ＴにはＤＳＰアクセスライン１７に出力される信号
“０”が反転されて入力されるので、ＣＰＵアドレスバ
ス１とＣＰＵデータバス２はメモリ１０に接続され、Ｃ
ＰＵのメモリアクセスが行なわれる。
信号ｗａｉｔが入力されている間、メモリアクセスの状
態を保持する。ＤＳＰ５のメモリアクセスが終了する
と、データバスゲート１３、アドレスバスゲート１４の
端子ＴにはＤＳＰアクセスライン１７に出力される信号
“０”が反転されて入力されるので、ＣＰＵアドレスバ
ス１とＣＰＵデータバス２はメモリ１０に接続され、Ｃ
ＰＵのメモリアクセスが行なわれる。
【００６７】図６は、ＤＳＰとＣＰＵのメモリアクセス
に関するタイミングチャートを示す。図中、最上段にＤ
ＡＣサイクルを示す。このＤＡＣサイクル内に２段目の
マイクロプログラムが実行される。ＤＡＣサイクルは、
１２８ステップに対応するとする。
に関するタイミングチャートを示す。図中、最上段にＤ
ＡＣサイクルを示す。このＤＡＣサイクル内に２段目の
マイクロプログラムが実行される。ＤＡＣサイクルは、
１２８ステップに対応するとする。
【００６８】図中、３段目に示すクロック信号は、マイ
クロプログラムの各ステップ毎に１サイクルの変化を示
す。ＤＳＰからメモリへのアクセスは、４段目のアクセ
ス信号を伴って５段目のアドレス信号を発生することに
よって行なわれる。
クロプログラムの各ステップ毎に１サイクルの変化を示
す。ＤＳＰからメモリへのアクセスは、４段目のアクセ
ス信号を伴って５段目のアドレス信号を発生することに
よって行なわれる。
【００６９】図６においては、マイクロプログラムの第
１ステップ、第３ステップ、第７ステップ、第８ステッ
プにおいて、ＤＳＰからメモリへのアクセスが行なわれ
ている。これらのステップの後半において、５段目のＤ
ＳＰデータ（メモリ１０に書き込まれるデータあるいは
メモリ１０から読み出されたデータ）が発生する。
１ステップ、第３ステップ、第７ステップ、第８ステッ
プにおいて、ＤＳＰからメモリへのアクセスが行なわれ
ている。これらのステップの後半において、５段目のＤ
ＳＰデータ（メモリ１０に書き込まれるデータあるいは
メモリ１０から読み出されたデータ）が発生する。
【００７０】ＣＰＵ３からメモリ１０へのアクセスも、
７段目のＣＰＵアクセス信号を伴って８段目のＣＰＵア
ドレス信号が発生することにより行なわれる。図示の場
合、マイクロプログラムの第１ステップにおいて、ＤＳ
Ｐアクセスと同時にＣＰＵアクセスが生じている。この
ため、バス制御回路８が最下段のＣＰＵウェイト信号を
発生する。
７段目のＣＰＵアクセス信号を伴って８段目のＣＰＵア
ドレス信号が発生することにより行なわれる。図示の場
合、マイクロプログラムの第１ステップにおいて、ＤＳ
Ｐアクセスと同時にＣＰＵアクセスが生じている。この
ため、バス制御回路８が最下段のＣＰＵウェイト信号を
発生する。
【００７１】ＣＰＵウェイト信号は、第２ステップにお
いて、ＤＳＰアクセスが消滅することによって消滅す
る。したがって、第２ステップにおいて、ＣＰＵアクセ
スが行なわれ、その後半で９段目のＣＰＵデータが発生
する。
いて、ＤＳＰアクセスが消滅することによって消滅す
る。したがって、第２ステップにおいて、ＣＰＵアクセ
スが行なわれ、その後半で９段目のＣＰＵデータが発生
する。
【００７２】第４ステップにおいてＣＰＵアクセスが発
生しているが、この場合にはＤＳＰアクセスが発生して
いないため、ＣＰＵからメモリへのアクセスはそのまま
行なわれる。
生しているが、この場合にはＤＳＰアクセスが発生して
いないため、ＣＰＵからメモリへのアクセスはそのまま
行なわれる。
【００７３】第７ステップにおいて、ＣＰＵアクセスが
ＤＳＰアクセスと重複して発生している。この場合、Ｃ
ＰＵウェイト信号の発生によって第８ステップに移動す
るが、第８ステップにおいてもＤＳＰアクセスが発生し
ている。したがって、第８ステップにおいてもＣＰＵウ
ェイト信号が発生する。
ＤＳＰアクセスと重複して発生している。この場合、Ｃ
ＰＵウェイト信号の発生によって第８ステップに移動す
るが、第８ステップにおいてもＤＳＰアクセスが発生し
ている。したがって、第８ステップにおいてもＣＰＵウ
ェイト信号が発生する。
【００７４】第９ステップになると、ＤＳＰアクセスが
消滅するため、ＣＰＵウェイト信号も消滅し、ＣＰＵか
らメモリへのアクセスが行なわれる。このようなタイミ
ング制御により、同一のメモリをＤＳＰとＣＰＵによっ
て共用することができる。ＤＳＰのメモリアクセスは常
に優先されるため、ＤＳＰの処理に支障が生じることは
ない。ＣＰＵからのメモリアクセスは、ＤＳＰのメモリ
アクセスと重複したときは待機させられるが、ＤＳＰの
メモリアクセスが消滅すると直ちに実行される。
消滅するため、ＣＰＵウェイト信号も消滅し、ＣＰＵか
らメモリへのアクセスが行なわれる。このようなタイミ
ング制御により、同一のメモリをＤＳＰとＣＰＵによっ
て共用することができる。ＤＳＰのメモリアクセスは常
に優先されるため、ＤＳＰの処理に支障が生じることは
ない。ＣＰＵからのメモリアクセスは、ＤＳＰのメモリ
アクセスと重複したときは待機させられるが、ＤＳＰの
メモリアクセスが消滅すると直ちに実行される。
【００７５】図１に示すように、破線内を１チップ化し
た時、この半導体集積回路からメモリ１０に対するピン
はアドレス用とデータ用の一組のみでよく、ＤＳＰ専用
メモリとＣＰＵ専用メモリを用いた場合と比べ、ピン数
は大幅に減少する。
た時、この半導体集積回路からメモリ１０に対するピン
はアドレス用とデータ用の一組のみでよく、ＤＳＰ専用
メモリとＣＰＵ専用メモリを用いた場合と比べ、ピン数
は大幅に減少する。
【００７６】なお、楽音制御装置としてＤＳＰとＣＰＵ
を１個ずつ用いる場合を説明したが、複数個のＤＳＰと
複数個のＣＰＵを用いてもよい。ＤＳＰによってリバー
ブ効果を付与する場合を説明したが、ＤＳＰの演算はリ
バーブに限らず、どのようなものであってもよい。
を１個ずつ用いる場合を説明したが、複数個のＤＳＰと
複数個のＣＰＵを用いてもよい。ＤＳＰによってリバー
ブ効果を付与する場合を説明したが、ＤＳＰの演算はリ
バーブに限らず、どのようなものであってもよい。
【００７７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
ＤＳＰとＣＰＵが同一のメモリを共用できるため、ハー
ドウェア資源の利用効率を向上することができる。
ＤＳＰとＣＰＵが同一のメモリを共用できるため、ハー
ドウェア資源の利用効率を向上することができる。
【００７９】また、同一のメモリをＤＳＰとＣＰＵで共
用することにより、回路構成を簡単化することができ
る。ＤＳＰとＣＰＵを１チップ上に集積化した場合、こ
の集積回路装置のピン数を低減することができる。
用することにより、回路構成を簡単化することができ
る。ＤＳＰとＣＰＵを１チップ上に集積化した場合、こ
の集積回路装置のピン数を低減することができる。
【図１】本発明の実施例による楽音制御装置を示すブロ
ック図である。
ック図である。
【図２】図１の実施例におけるメモリのメモリマップで
ある。
ある。
【図３】図１の実施例におけるバス制御回路の構成例を
示すブロック図である。
示すブロック図である。
【図４】図１の実施例に用いるＤＳＰの構成例を示すブ
ロック図である。
ロック図である。
【図５】図４のＤＳＰにおける係数レジスタ、アドレス
レジスタ、マイクロプログラムレジスタの構成例を示す
概略図である。
レジスタ、マイクロプログラムレジスタの構成例を示す
概略図である。
【図６】図１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図７】従来の技術による楽音制御装置の構成例を示す
ブロック図である。
ブロック図である。
１ ＣＰＵアドレスバス ２ ＣＰＵデータバス ３ ＣＰＵ ４ 音源回路 ５ ＤＳＰ ６ ＤＡＣ ７ サウンドシステム ８ バス制御回路 １０ メモリ １３、１５ データバスゲート １４、１６ アドレスバスゲート １７ ＤＰＳアクセスライン １８ ＣＰＵアクセスライン ２１ 外部記憶装置 ２２、２４、２６ Ｉ／Ｆ ２３ パネル ２５ 鍵盤 ２７ デコーダ ２９ クロック発生回路 ３５ ＪＫフリップフロップ ３６、３７ ＡＮＤ回路 ３８ インバータ ＣＲ 係数レジスタ ＡＲ アドレスレジスタ ＭＰＲ マイクロプログラムレジスタ ＴＣＬ タイミングコントロール Ｒｅｇ レジスタ Ｓｅｌ セレクタ Ｍｕｌ 乗算器 Ａｄ 加算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１０Ｈ 7/02
Claims (1)
- 【請求項１】 音源回路から供給される楽音信号を制御
するための楽音制御装置であって、 外部に記憶されたプログラムに従って演算処理を行なう
ＣＰＵと、 内部に記憶したマイクロプログラムに従って演算処理を
行なうＤＳＰと、 前記ＣＰＵおよびＤＳＰからアクセス可能なメモリと、 前記ＣＰＵおよびＤＳＰから前記メモリへのアクセスを
制御するアドレス制御手段とを有する楽音制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143160A JP2850707B2 (ja) | 1993-06-15 | 1993-06-15 | 楽音制御装置 |
| US08/257,929 US5567900A (en) | 1993-06-15 | 1994-06-10 | Electronic tone generator system with CPU and DSP |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143160A JP2850707B2 (ja) | 1993-06-15 | 1993-06-15 | 楽音制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713561A true JPH0713561A (ja) | 1995-01-17 |
| JP2850707B2 JP2850707B2 (ja) | 1999-01-27 |
Family
ID=15332318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143160A Expired - Fee Related JP2850707B2 (ja) | 1993-06-15 | 1993-06-15 | 楽音制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5567900A (ja) |
| JP (1) | JP2850707B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6993597B2 (en) | 1995-10-09 | 2006-01-31 | Renesas Technology Corp. | Terminal apparatus |
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