JPH0713644A - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JPH0713644A JPH0713644A JP15478193A JP15478193A JPH0713644A JP H0713644 A JPH0713644 A JP H0713644A JP 15478193 A JP15478193 A JP 15478193A JP 15478193 A JP15478193 A JP 15478193A JP H0713644 A JPH0713644 A JP H0713644A
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- JP
- Japan
- Prior art keywords
- gate
- nmos transistor
- voltage
- constant voltage
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- Prior art date
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- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】 入力電圧が変動しても消費電流を略一定に抑
えることができる定電圧回路を提供する。 【構成】 出力電流制御用の npnトランジスタTrのコレ
クタとベース間に電流制限抵抗 Rを接続し、前記 npnト
ランジスタTrのベースに基準電圧を発生するツェナダイ
オードZDのカソードを接続してなる定電圧回路におい
て、前記電流制限抵抗 Rの代わりに、前記ツェナダイオ
ードZD及び前記 npnトランジスタTrのベースに流れる電
流を制御する MOSトランジスタ Mを、前記 npnトランジ
スタTrのコレクタとベース間に接続し、前記 MOSトラン
ジスタ Mのゲート・ソース間電圧を略一定にするため
に、前記 MOSトランジスタ Mのゲート・ドレイン間に高
抵抗 RHを接続すると共に、前記 MOSトランジスタ Mの
ゲート・ソース間にダイオードアレイDAを接続した。 【効果】 入力電圧が変化しても消費電流を略一定に抑
えることができるという効果を奏する。
えることができる定電圧回路を提供する。 【構成】 出力電流制御用の npnトランジスタTrのコレ
クタとベース間に電流制限抵抗 Rを接続し、前記 npnト
ランジスタTrのベースに基準電圧を発生するツェナダイ
オードZDのカソードを接続してなる定電圧回路におい
て、前記電流制限抵抗 Rの代わりに、前記ツェナダイオ
ードZD及び前記 npnトランジスタTrのベースに流れる電
流を制御する MOSトランジスタ Mを、前記 npnトランジ
スタTrのコレクタとベース間に接続し、前記 MOSトラン
ジスタ Mのゲート・ソース間電圧を略一定にするため
に、前記 MOSトランジスタ Mのゲート・ドレイン間に高
抵抗 RHを接続すると共に、前記 MOSトランジスタ Mの
ゲート・ソース間にダイオードアレイDAを接続した。 【効果】 入力電圧が変化しても消費電流を略一定に抑
えることができるという効果を奏する。
Description
【０００１】
【産業上の利用分野】本発明は、入力電圧の変動による
消費電流の変動を抑えることができる定電圧回路に関す
るものである。
消費電流の変動を抑えることができる定電圧回路に関す
るものである。
【０００２】
【従来の技術】従来の定電圧回路の一例を図２に示す。
図において、Trは出力電流制御用の npnトランジスタ
で、その npnトランジスタTrのコレクタ・ベース間には
電流制限抵抗 Rが接続されていると共に、ベース Bに
は、基準電圧を発生するツェナダイオードZDのカソード
Kが接続されている。以上のように構成された回路にお
いて、 npnトランジスタTrのコレクタ Cに接続された入
力端子IN1 と、ツェナダイオードZDのアノード Aに接続
された入力端子IN2 間に、入力電圧 Vinを印加すれば、
ツェナダイオードZDのツェナ電圧 VZ から npnトランジ
スタTrのベース・エミッタ間電圧を引いた値が出力電圧
Vout として、出力端子 OUT1 ， OUT2 間に出力され
る。
図において、Trは出力電流制御用の npnトランジスタ
で、その npnトランジスタTrのコレクタ・ベース間には
電流制限抵抗 Rが接続されていると共に、ベース Bに
は、基準電圧を発生するツェナダイオードZDのカソード
Kが接続されている。以上のように構成された回路にお
いて、 npnトランジスタTrのコレクタ Cに接続された入
力端子IN1 と、ツェナダイオードZDのアノード Aに接続
された入力端子IN2 間に、入力電圧 Vinを印加すれば、
ツェナダイオードZDのツェナ電圧 VZ から npnトランジ
スタTrのベース・エミッタ間電圧を引いた値が出力電圧
Vout として、出力端子 OUT1 ， OUT2 間に出力され
る。
【０００３】図２に示した従来の定電圧回路では、ツェ
ナダイオードZDのカソード Kと npnトランジスタのコレ
クタ C間に電流制限抵抗 Rを接続しており、この電流制
限抵抗 Rによって消費電流を抑える構成となっていた。
ナダイオードZDのカソード Kと npnトランジスタのコレ
クタ C間に電流制限抵抗 Rを接続しており、この電流制
限抵抗 Rによって消費電流を抑える構成となっていた。
【０００４】
【発明が解決しようとする課題】従来の定電圧回路で
は、入力電圧 Vinに対する消費電流 Iは、 I=( Vin-
VZ )/rで表される。ここで、 VZ はツェナ電圧、 rは電
流制限抵抗 Rの抵抗値である。ツェナ電圧 VZ ，抵抗値
rが一定であるとすると、消費電流 Iは、入力電圧 V in
によって大きく変化するという問題点があった。
は、入力電圧 Vinに対する消費電流 Iは、 I=( Vin-
VZ )/rで表される。ここで、 VZ はツェナ電圧、 rは電
流制限抵抗 Rの抵抗値である。ツェナ電圧 VZ ，抵抗値
rが一定であるとすると、消費電流 Iは、入力電圧 V in
によって大きく変化するという問題点があった。
【０００５】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、入力電圧が変動しても消
費電流を略一定に抑えることができる定電圧回路を提供
することにある。
で、その目的とするところは、入力電圧が変動しても消
費電流を略一定に抑えることができる定電圧回路を提供
することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
本発明の定電圧回路は、出力電流制御用の npnトランジ
スタのコレクタとベース間に電流制限抵抗を接続し、前
記 npnトランジスタのベースに基準電圧を発生するツェ
ナダイオードのカソードを接続してなる定電圧回路にお
いて、前記電流制限抵抗の代わりに、前記ツェナダイオ
ード及び前記 npnトランジスタのベースに流れる電流を
制御する MOSトランジスタを、前記 npnトランジスタの
コレクタとベース間に接続し、前記 MOSトランジスタの
ゲート・ソース間電圧を略一定にするために、前記 MOS
トランジスタのゲート・ドレイン間に高抵抗を接続する
と共に、前記 MOSトランジスタのゲート・ソース間に定
電圧発生素子を接続したことを特徴とするものである。
本発明の定電圧回路は、出力電流制御用の npnトランジ
スタのコレクタとベース間に電流制限抵抗を接続し、前
記 npnトランジスタのベースに基準電圧を発生するツェ
ナダイオードのカソードを接続してなる定電圧回路にお
いて、前記電流制限抵抗の代わりに、前記ツェナダイオ
ード及び前記 npnトランジスタのベースに流れる電流を
制御する MOSトランジスタを、前記 npnトランジスタの
コレクタとベース間に接続し、前記 MOSトランジスタの
ゲート・ソース間電圧を略一定にするために、前記 MOS
トランジスタのゲート・ドレイン間に高抵抗を接続する
と共に、前記 MOSトランジスタのゲート・ソース間に定
電圧発生素子を接続したことを特徴とするものである。
【０００７】
【作用】図１に示す一実施例の回路は、図２に示した従
来回路の電流制限抵抗 Rの代わりに、 npnトランジスタ
のコレクタ CとツェナダイオードZDのカソード K間に、
nMOSトランジスタ Mと、高抵抗 RH と、定電圧発生素子
であるダイオードアレイDAにより構成される回路を挿入
したものであり、nMOSトランジスタ Mが飽和領域で動作
するように、高抵抗 RH の抵抗値と、定電圧発生素子で
あるダイオードアレイDAの電圧降下を設定する。nMOSト
ランジスタ Mのゲート電流は小さいため、高抵抗 RH に
は、定電圧発生素子であるダイオードアレイDAをオン状
態に保つための電流を流せばよいので、その抵抗値を高
く設定することができる。
来回路の電流制限抵抗 Rの代わりに、 npnトランジスタ
のコレクタ CとツェナダイオードZDのカソード K間に、
nMOSトランジスタ Mと、高抵抗 RH と、定電圧発生素子
であるダイオードアレイDAにより構成される回路を挿入
したものであり、nMOSトランジスタ Mが飽和領域で動作
するように、高抵抗 RH の抵抗値と、定電圧発生素子で
あるダイオードアレイDAの電圧降下を設定する。nMOSト
ランジスタ Mのゲート電流は小さいため、高抵抗 RH に
は、定電圧発生素子であるダイオードアレイDAをオン状
態に保つための電流を流せばよいので、その抵抗値を高
く設定することができる。
【０００８】図１の回路で、nMOSトランジスタ Mのゲー
ト・ソース間電圧はダイオードアレイDAの電圧降下と等
しくなり、略一定値となるため、nMOSトランジスタ Mに
流れる電流も略一定となる。また、高抵抗 RH を流れる
電流は、もともと低く抑えられているので、高抵抗 RH
に流れる電流の変動も小さい。これにより、入力電圧V
inが変動しても、定電圧回路の消費電流を略一定に抑え
ることができる。
ト・ソース間電圧はダイオードアレイDAの電圧降下と等
しくなり、略一定値となるため、nMOSトランジスタ Mに
流れる電流も略一定となる。また、高抵抗 RH を流れる
電流は、もともと低く抑えられているので、高抵抗 RH
に流れる電流の変動も小さい。これにより、入力電圧V
inが変動しても、定電圧回路の消費電流を略一定に抑え
ることができる。
【０００９】
【実施例】以下、この発明の一実施例について、図１に
基づいて説明する。出力電流制御用の npnトランジスタ
Trのベース Bに、基準電圧を発生するツェナダイオード
ZDのカソード Kと、電流制限用の MOSトランジスタであ
るnMOSトランジスタ Mのソース Sを接続すると共に、 n
pnトランジスタTrのコレクタ CとnMOSトランジスタMの
ドレイン Dを接続する。nMOSトランジスタ Mのドレイン
・ゲート間に高抵抗RH を接続し、ゲート・ソース間に
ダイオードアレイDAを、ゲート GからソースS方向に順
方向となるように接続する。 npnトランジスタのコレク
タ Cを入力端子IN1 、 npnトランジスタTrのエミッタ E
を出力端子 OUT1 、ツェナダイオードZDのアノード Aを
入力端子IN2 及び出力端子 OUT2 とする。この時、 npn
トランジスタのコレクタ CとnMOSトランジスタのゲート
G間に接続された高抵抗 RH の抵抗値と、nMOSトランジ
スタのゲート・ソース間に接続された定電圧発生素子で
あるダイオードアレイDAの電圧降下を、nMOSトランジス
タ Mが飽和領域で動作するように設定する。
基づいて説明する。出力電流制御用の npnトランジスタ
Trのベース Bに、基準電圧を発生するツェナダイオード
ZDのカソード Kと、電流制限用の MOSトランジスタであ
るnMOSトランジスタ Mのソース Sを接続すると共に、 n
pnトランジスタTrのコレクタ CとnMOSトランジスタMの
ドレイン Dを接続する。nMOSトランジスタ Mのドレイン
・ゲート間に高抵抗RH を接続し、ゲート・ソース間に
ダイオードアレイDAを、ゲート GからソースS方向に順
方向となるように接続する。 npnトランジスタのコレク
タ Cを入力端子IN1 、 npnトランジスタTrのエミッタ E
を出力端子 OUT1 、ツェナダイオードZDのアノード Aを
入力端子IN2 及び出力端子 OUT2 とする。この時、 npn
トランジスタのコレクタ CとnMOSトランジスタのゲート
G間に接続された高抵抗 RH の抵抗値と、nMOSトランジ
スタのゲート・ソース間に接続された定電圧発生素子で
あるダイオードアレイDAの電圧降下を、nMOSトランジス
タ Mが飽和領域で動作するように設定する。
【００１０】上記のように構成することで、動作時、nM
OSトランジスタ Mのゲート・ソース間電圧は、ダイオー
ドアレイDAでの電圧降下と等しくなり略一定となる。よ
って、nMOSトランジスタ Mに流れる電流もゲート・ソー
ス間電圧に応じた一定電流が流れる。ここで、高抵抗 R
H は、定電圧発生素子であるダイオードアレイDAに流れ
る電流を制限しているが、ほぼ、ダイオードアレイDAを
オン状態で動作させるだけの電流を流せばよいので、従
来の定電圧回路の電流制限抵抗 Rに比べて、その抵抗値
を高く設定することができる。このため、高抵抗 RH 及
びダイオードアレイDAを流れる電流は低く抑えられてい
る。
OSトランジスタ Mのゲート・ソース間電圧は、ダイオー
ドアレイDAでの電圧降下と等しくなり略一定となる。よ
って、nMOSトランジスタ Mに流れる電流もゲート・ソー
ス間電圧に応じた一定電流が流れる。ここで、高抵抗 R
H は、定電圧発生素子であるダイオードアレイDAに流れ
る電流を制限しているが、ほぼ、ダイオードアレイDAを
オン状態で動作させるだけの電流を流せばよいので、従
来の定電圧回路の電流制限抵抗 Rに比べて、その抵抗値
を高く設定することができる。このため、高抵抗 RH 及
びダイオードアレイDAを流れる電流は低く抑えられてい
る。
【００１１】ここで、入力電圧 Vinが変動しても、高抵
抗 RH 及び定電圧発生素子であるダイオードアレイDAに
流れる電流は、もともと低く抑えられているので、その
消費電流の変動は小さい。よって、ダイオードアレイDA
の電圧降下の変動、つまり、nMOSトランジスタ Mのゲー
ト・ソース間電圧の変動も小さい値となるため、飽和領
域で動作しているnMOSトランジスタ Mに流れる電流もほ
とんど変化せず、入力電圧 Vinが変化しても消費電流は
略一定となる。
抗 RH 及び定電圧発生素子であるダイオードアレイDAに
流れる電流は、もともと低く抑えられているので、その
消費電流の変動は小さい。よって、ダイオードアレイDA
の電圧降下の変動、つまり、nMOSトランジスタ Mのゲー
ト・ソース間電圧の変動も小さい値となるため、飽和領
域で動作しているnMOSトランジスタ Mに流れる電流もほ
とんど変化せず、入力電圧 Vinが変化しても消費電流は
略一定となる。
【００１２】なお、定電圧発生素子は、ダイオードアレ
イDAに限定されるものではなく、ツェナダイオード等を
用いてもよい。また、nMOSトランジスタ Mは、エンハン
スメント形、デプレッション形のどちらのタイプも使用
可能である。
イDAに限定されるものではなく、ツェナダイオード等を
用いてもよい。また、nMOSトランジスタ Mは、エンハン
スメント形、デプレッション形のどちらのタイプも使用
可能である。
【００１３】
【発明の効果】以上のように、本発明の定電圧回路は、
入力電圧が変化しても消費電流を略一定に抑えることが
できるという効果を奏する。
入力電圧が変化しても消費電流を略一定に抑えることが
できるという効果を奏する。
【図１】本発明に係る定電圧回路の一実施例を示す回路
図である。
図である。
【図２】従来の定電圧回路を示す回路図である。
Tr npnトランジスタ ZD ツェナダイオード M nMOSトランジスタ（ MOSトランジス
タ） R 電流制限抵抗 RH 高抵抗 DA ダイオードアレイ（定電圧発生素子） IN1 ，IN2 入力端子 OUT1 ， OUT2 出力端子 Vin 入力電圧 Vout 出力電圧 B ベース C コレクタ E エミッタ A アノード K カソード S ソース G ゲート D ドレイン
タ） R 電流制限抵抗 RH 高抵抗 DA ダイオードアレイ（定電圧発生素子） IN1 ，IN2 入力端子 OUT1 ， OUT2 出力端子 Vin 入力電圧 Vout 出力電圧 B ベース C コレクタ E エミッタ A アノード K カソード S ソース G ゲート D ドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木寺 和憲 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (1)
- 【請求項１】 出力電流制御用の npnトランジスタのコ
レクタとベース間に電流制限抵抗を接続し、前記 npnト
ランジスタのベースに基準電圧を発生するツェナダイオ
ードのカソードを接続してなる定電圧回路において、前
記電流制限抵抗の代わりに、前記ツェナダイオード及び
前記 npnトランジスタのベースに流れる電流を制御する
MOSトランジスタを、前記 npnトランジスタのコレクタ
とベース間に接続し、前記 MOSトランジスタのゲート・
ソース間電圧を略一定にするために、前記 MOSトランジ
スタのゲート・ドレイン間に高抵抗を接続すると共に、
前記 MOSトランジスタのゲート・ソース間に定電圧発生
素子を接続したことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15478193A JPH0713644A (ja) | 1993-06-25 | 1993-06-25 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15478193A JPH0713644A (ja) | 1993-06-25 | 1993-06-25 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713644A true JPH0713644A (ja) | 1995-01-17 |
Family
ID=15591765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15478193A Withdrawn JPH0713644A (ja) | 1993-06-25 | 1993-06-25 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713644A (ja) |
-
1993
- 1993-06-25 JP JP15478193A patent/JPH0713644A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |