JPH0713849B2 - ダイナミツク形半導体記憶装置 - Google Patents
ダイナミツク形半導体記憶装置Info
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- JPH0713849B2 JPH0713849B2 JP62069404A JP6940487A JPH0713849B2 JP H0713849 B2 JPH0713849 B2 JP H0713849B2 JP 62069404 A JP62069404 A JP 62069404A JP 6940487 A JP6940487 A JP 6940487A JP H0713849 B2 JPH0713849 B2 JP H0713849B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はダイナミック形半導体記憶装置に関するもの
である。
である。
第７図は従来のダイナミック形半導体記憶装置を示す。
図において、MC0、MC1はメモリセルで、１個のMOSトラ
ンジスタと、１個のコンデンサにより構成され、前記メ
モリセルCM0にはビット線BLとワード線WL0が、前記メモ
リセルMC1にはビット線▲▼とワード線WL1が接続さ
れている。Q1、Ｑ′１はトランスファゲートで、それぞ
れのゲートにコラムデコーダCDが接続され、トランスフ
ァゲートQ1にはビット線BLとデータ入出力線I/Oが、前
記トランスファゲートＱ′１にはビット線▲▼とデ
ータ入出力線▲▼が接続されている。DC0、DC1は
ダミーセルで、前記ダミーセルDC0にはダミーワード線D
WL0が、前記ダーミセルDC1にはダミーワード線DWL1が接
続されている。SAはセンスアンプで、前記ビット線BL,
▲▼、センスアンプ活性化信号線 が接続されている（第８図参照）。
図において、MC0、MC1はメモリセルで、１個のMOSトラ
ンジスタと、１個のコンデンサにより構成され、前記メ
モリセルCM0にはビット線BLとワード線WL0が、前記メモ
リセルMC1にはビット線▲▼とワード線WL1が接続さ
れている。Q1、Ｑ′１はトランスファゲートで、それぞ
れのゲートにコラムデコーダCDが接続され、トランスフ
ァゲートQ1にはビット線BLとデータ入出力線I/Oが、前
記トランスファゲートＱ′１にはビット線▲▼とデ
ータ入出力線▲▼が接続されている。DC0、DC1は
ダミーセルで、前記ダミーセルDC0にはダミーワード線D
WL0が、前記ダーミセルDC1にはダミーワード線DWL1が接
続されている。SAはセンスアンプで、前記ビット線BL,
▲▼、センスアンプ活性化信号線 が接続されている（第８図参照）。
第９図に示すように各ビット線は、セルプレートかある
いは基板を介して、接地電位（固定電位）に対して容量
C1を、対をなすビット線の間は容量C2を、隣り合うビッ
ト線対の間は容量C3を有する。
いは基板を介して、接地電位（固定電位）に対して容量
C1を、対をなすビット線の間は容量C2を、隣り合うビッ
ト線対の間は容量C3を有する。
メモリセルMC0,MC1には、ハイレベル（Ｈ）のときCSVCC
（VCC書き込み）の電荷が蓄積され、ローレベル（Ｌ）
のとき０（0V書き込み）、すなわち、電荷が蓄積されな
い。また、ダミーセルDC0、DC1にはCSVCC/2（例えば、C
Sの容量にVCC/2書き込み）の電荷が蓄積されるものとす
る。
（VCC書き込み）の電荷が蓄積され、ローレベル（Ｌ）
のとき０（0V書き込み）、すなわち、電荷が蓄積されな
い。また、ダミーセルDC0、DC1にはCSVCC/2（例えば、C
Sの容量にVCC/2書き込み）の電荷が蓄積されるものとす
る。
つぎに、動作を説明する。
第９図において、例えば、ビット線BL1に接続されるメ
モリが選択され、かつ、ビット線 にダミーセルが接続された場合、ビット線のプリチャー
ジレベルをVCC/2とすると、ビット線BL1の電荷VBL1は、 ただし、＋:H読み出し時、−:L読み出し時 他方、ビット線 の電位VBL1は、 ただし、ΔVBL0はビット線 の電位変動量、ΔＶ▲▼はビット線 の電位変動量、ΔVBL1はビット線BL1の電位変動量、ΔV
BL2はビット線BL2の電位変動量である。
モリが選択され、かつ、ビット線 にダミーセルが接続された場合、ビット線のプリチャー
ジレベルをVCC/2とすると、ビット線BL1の電荷VBL1は、 ただし、＋:H読み出し時、−:L読み出し時 他方、ビット線 の電位VBL1は、 ただし、ΔVBL0はビット線 の電位変動量、ΔＶ▲▼はビット線 の電位変動量、ΔVBL1はビット線BL1の電位変動量、ΔV
BL2はビット線BL2の電位変動量である。
電位VBL1と電位ΔＶ▲▼の差は、上記式（１），
（２）より、式（３）のようになる。
（２）より、式（３）のようになる。
＋:H読み出し時、−:L読み出し時である。
上記式（３）の右辺第１項は、本来の読み出し電位差、
第２項は隣り合うビット線 とビット線BL2の間の容量に起因するノイズ成分であ
る。
第２項は隣り合うビット線 とビット線BL2の間の容量に起因するノイズ成分であ
る。
従来のダイナミック形半導体記憶装置は、上記のように
構成したから、メモリ素子の高集積化の要請に答えてビ
ット線ピッチを減少させると、ビット線対間容量C3が増
大し、上記式（３）の係数αが減少するとともに、γが
増大し、前記式（３）の第２項が大きくなる。
構成したから、メモリ素子の高集積化の要請に答えてビ
ット線ピッチを減少させると、ビット線対間容量C3が増
大し、上記式（３）の係数αが減少するとともに、γが
増大し、前記式（３）の第２項が大きくなる。
その結果、読み出し電圧差が減少して動作余裕度が低下
し、誤動作をするという問題点があった。
し、誤動作をするという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、隣接ビット線間の容量に起因する容量結合
雑音を軽減できるダイナミック形半導体記憶装置を得る
ことを目的とする。
れたもので、隣接ビット線間の容量に起因する容量結合
雑音を軽減できるダイナミック形半導体記憶装置を得る
ことを目的とする。
この発明に係るダイナミック形半導体記憶装置は、 第１のワード線と第２のワード線よりなる複数のワード
線対と、 これらのワード線対と交差する複数本のビット線と、 前記第１のワード線と奇数番目のビット線との交点に配
置するとともに、両線に接続したメモリセルと、前記第
２のワード線と偶数番目のビット線の交点に配置すると
ともに、両線に接続したメモリセルとによりなるメモリ
セル群と、 隣り合う奇数番目のビット線により、また、隣り合う偶
数番目のビット線によりそれぞれビット線対を構成し、
各ビット線対のうち一方のビット線をセンスアンプに接
続し、他方のビット線を同センスアンプから分離する接
離手段とを設けたもである。
線対と、 これらのワード線対と交差する複数本のビット線と、 前記第１のワード線と奇数番目のビット線との交点に配
置するとともに、両線に接続したメモリセルと、前記第
２のワード線と偶数番目のビット線の交点に配置すると
ともに、両線に接続したメモリセルとによりなるメモリ
セル群と、 隣り合う奇数番目のビット線により、また、隣り合う偶
数番目のビット線によりそれぞれビット線対を構成し、
各ビット線対のうち一方のビット線をセンスアンプに接
続し、他方のビット線を同センスアンプから分離する接
離手段とを設けたもである。
この発明における接離手段は、ビット線対のいずれか一
方をセンスアンプに接続するとともに、他方を同一のセ
ンスアンプから分離し、ビット線を１本おきに非動作状
態（プリチャージ状態）にすることにより、隣り合うビ
ット線の間の容量に起因する容量結合雑音を軽減する。
方をセンスアンプに接続するとともに、他方を同一のセ
ンスアンプから分離し、ビット線を１本おきに非動作状
態（プリチャージ状態）にすることにより、隣り合うビ
ット線の間の容量に起因する容量結合雑音を軽減する。
第１図はこの発明の一実施例を示す。このダイナミック
形半導体記憶装置は、ブロック１とブロック２により構
成されている。
形半導体記憶装置は、ブロック１とブロック２により構
成されている。
図において、第１番目のビット線BL1とビット線BL′１
は接続されておらず、また、第２番目のビット線BL2と
ビット線BL′２は接続されていない。第３番目のビット
線 とビット線 はトランスファゲートT1を介して接続され、第４番目の
ビット線 とビット線 はトランスファゲートＴ′１を介して接続されている。
は接続されておらず、また、第２番目のビット線BL2と
ビット線BL′２は接続されていない。第３番目のビット
線 とビット線 はトランスファゲートT1を介して接続され、第４番目の
ビット線 とビット線 はトランスファゲートＴ′１を介して接続されている。
WL0は第１のワード線、WL1は第２のワード線で、両線に
よりワード線対を構成する。
よりワード線対を構成する。
は奇数番目のビット線、 は偶数番目のビット数で、それぞれ前記ワード線対と交
差させてある。C01、C02はメモリセルで、前記第１のワ
ード線WL0と奇数番目のビット線 との交点に配置するとともに、両線に接続してある。C
11、C12はメモリセルで、前記第２のワード線WL1と偶数
番目のビット線BL2かあるいは の交点に配置するとともに、両線に接続してある。前記
メモリセルC01,C02,C11,C12等によりメモリセル群を構
成する。
差させてある。C01、C02はメモリセルで、前記第１のワ
ード線WL0と奇数番目のビット線 との交点に配置するとともに、両線に接続してある。C
11、C12はメモリセルで、前記第２のワード線WL1と偶数
番目のビット線BL2かあるいは の交点に配置するとともに、両線に接続してある。前記
メモリセルC01,C02,C11,C12等によりメモリセル群を構
成する。
隣り合う奇数番目のビット線 によりビット線対を構成し、隣り合う偶数番目のビット
線 によりビット線対を構成する。SA1、SA3はセンスアンプ
で、センスアンプSA1には奇数番目のビット線 により構成されるビット線対が接続され、他方、センス
アンプSA3には偶数番目のビット線 により構成されるビット線対が接続されている。SAGは
接離手段としてのセンスアンプ活性化信号発生回路で、
センスアンプ活性化信号 に基づき、前記奇数番目のビット線 により構成されるビット線対のうち一方のビット線をセ
ンスアンプSA1に接続し、他方のビット線を同センスア
ンプSA1から分離し、他方、センスアンプ活性化信号 に基づき、前記偶数番目のビット線 により構成されるビット線対のうち一方のビット線をセ
ンスアンプSA3に接続し、他方のビット線を同センスア
ンプSA3から分離するものである。T2はトランスファゲ
ートで、トランスファゲート信号φT2に基づき、ビット
線 と、前記センスアンプSA1とプリチャージ用のトランジ
スタPT1との接続を制御するものである。Ｔ′２はトラ
ンスファゲートで、トランスファゲート信号φT1に基づ
き、ビット線 と、前記センスアンプSA3とプリチャージ用のトランジ
スタPT2との接続を制御するものである。
線 によりビット線対を構成する。SA1、SA3はセンスアンプ
で、センスアンプSA1には奇数番目のビット線 により構成されるビット線対が接続され、他方、センス
アンプSA3には偶数番目のビット線 により構成されるビット線対が接続されている。SAGは
接離手段としてのセンスアンプ活性化信号発生回路で、
センスアンプ活性化信号 に基づき、前記奇数番目のビット線 により構成されるビット線対のうち一方のビット線をセ
ンスアンプSA1に接続し、他方のビット線を同センスア
ンプSA1から分離し、他方、センスアンプ活性化信号 に基づき、前記偶数番目のビット線 により構成されるビット線対のうち一方のビット線をセ
ンスアンプSA3に接続し、他方のビット線を同センスア
ンプSA3から分離するものである。T2はトランスファゲ
ートで、トランスファゲート信号φT2に基づき、ビット
線 と、前記センスアンプSA1とプリチャージ用のトランジ
スタPT1との接続を制御するものである。Ｔ′２はトラ
ンスファゲートで、トランスファゲート信号φT1に基づ
き、ビット線 と、前記センスアンプSA3とプリチャージ用のトランジ
スタPT2との接続を制御するものである。
なお、第２図（ｆ），（ｇ）の実線はブロック１選択時
を、破線はブロック２選択時を示す。
を、破線はブロック２選択時を示す。
前記ビット線BL1はセンスアンプSA1とプリチャージ用の
トランジスタPT3に、前記ビット線BL2はセンスアンプSA
3とプリチャージ用のトランジスタPT4に接続されてい
る。
トランジスタPT3に、前記ビット線BL2はセンスアンプSA
3とプリチャージ用のトランジスタPT4に接続されてい
る。
前記ビット線BL1は、センスアンプSA2とプリチャージPT
5用のトランジスタに、前記ビット線BL′２はセンスア
ンプSA4とプリチャージ用のトランジスタPT6に接続され
ている。前記ビット線 はトランスファゲートT3を介して前記センスアンプSA2
とプリチャージ用のトランジスタPT7に、前記ビット線 はトランスファゲートT3を介して前記センスアンプSA4
とプリチャージ用のトランジスタPT8に接続されてい
る。
5用のトランジスタに、前記ビット線BL′２はセンスア
ンプSA4とプリチャージ用のトランジスタPT6に接続され
ている。前記ビット線 はトランスファゲートT3を介して前記センスアンプSA2
とプリチャージ用のトランジスタPT7に、前記ビット線 はトランスファゲートT3を介して前記センスアンプSA4
とプリチャージ用のトランジスタPT8に接続されてい
る。
つぎに、第２図に示すタイミングチャートに基づき動作
を説明する。
を説明する。
第２図（ａ）に外部信号▲▼を、第２図（ｂ）に
プリチャージ信号φPR0,φPR1を示す。
プリチャージ信号φPR0,φPR1を示す。
（１）時刻t1に、ワード線WL0が立ち上がると（第２図
（ｃ）参照）、ビット線 に各々、メモリセルC01、C02が接続され、これらメモリ
セルC01、C02に蓄積された信号電荷が、各々ビット線 上に現われる。
（ｃ）参照）、ビット線 に各々、メモリセルC01、C02が接続され、これらメモリ
セルC01、C02に蓄積された信号電荷が、各々ビット線 上に現われる。
このとき、トランスファゲートT1がON状態であるから、
ビット線 に現われる電位変化ΔVBL1、ΔＶ▲▼、 は、ビット線の浮遊容量をCB/2とすると、式（４）、
（５）のようになる。
ビット線 に現われる電位変化ΔVBL1、ΔＶ▲▼、 は、ビット線の浮遊容量をCB/2とすると、式（４）、
（５）のようになる。
ただし、＋：メモリセルC01のＨの読み出し時 −：メモリセルC01のＬの読み出し時 ただし、＋：メモリセルC02のＨの読み出し時 −：メモリセルC01のＬの読み出し時 通常、CB/CS＝10〜20であるから、上記式（４），
（５）から、メモリC01によってビット線BL1に現われる
信号電位は、メモリセルC02によってビット線 に現れる信号電位のほぼ２倍である。
（５）から、メモリC01によってビット線BL1に現われる
信号電位は、メモリセルC02によってビット線 に現れる信号電位のほぼ２倍である。
（２）時刻t2において、第２図（ｅ）に示すように、ト
ランスファゲート信号φT1が立ち下り、トランジスタT1
がOFFになる。
ランスファゲート信号φT1が立ち下り、トランジスタT1
がOFFになる。
（３）その後、時刻t3で、第２図（ｄ）に示すように、
センスアンプ活性化信号φS0が立ち上り、センスアンプ
活性化信号 が立ち下る。このとき、トランスファゲート信号φＴが
立ち上がっているので、センスアンプSA1のセンス動作
が開始される。
センスアンプ活性化信号φS0が立ち上り、センスアンプ
活性化信号 が立ち下る。このとき、トランスファゲート信号φＴが
立ち上がっているので、センスアンプSA1のセンス動作
が開始される。
（４）そして、時刻t4で、第２図（ｅ）〜（ｇ）に示す
ように、トランスファゲート信号φT1が立ち上り、トラ
ンスファゲート信号φT2が立ち下る。このとき、トラン
スファゲート信号φT3は立ち上がっているので（図中、
実線参照）、センスアンプSA2によって検知、増幅され
たメモリセルC02の信号情報がビット線 を通して前記メモリセルC02に再書き込みされる。
ように、トランスファゲート信号φT1が立ち上り、トラ
ンスファゲート信号φT2が立ち下る。このとき、トラン
スファゲート信号φT3は立ち上がっているので（図中、
実線参照）、センスアンプSA2によって検知、増幅され
たメモリセルC02の信号情報がビット線 を通して前記メモリセルC02に再書き込みされる。
第３図に各ビット線に現われる電位を示す。第３図
（ａ）はメモリセルC01がＨ、メモリセルC02がＬのとき
の、第３図（ｂ）はメモリC01がＨ、メモリセルC02がＨ
のときの、第３図（ｃ）はメモリセルC01がＬ、メモリ
セルC02がＬのときの、第３図（ｄ）はメモリセルC01が
Ｌ、メモリセルC02がＨのときの各ビット線に現われる
電位を示す。第３図からメモリセルデータの読み出し、
書き込みが行なわれることがわかる。
（ａ）はメモリセルC01がＨ、メモリセルC02がＬのとき
の、第３図（ｂ）はメモリC01がＨ、メモリセルC02がＨ
のときの、第３図（ｃ）はメモリセルC01がＬ、メモリ
セルC02がＬのときの、第３図（ｄ）はメモリセルC01が
Ｌ、メモリセルC02がＨのときの各ビット線に現われる
電位を示す。第３図からメモリセルデータの読み出し、
書き込みが行なわれることがわかる。
最終的に、メモリセルC01のデータはセンスアンプSA1
に、メモリセルC02のデータはセンスアンプSA2にラッチ
される。また、メモリセルC02に対しては、ビット線 を介して元の蓄積データが書き込まれる。従って、 この状態で、外部信号▲▼を再び立ち上げてサ
イクルを終了すると、メモリセルC01、C02に対して、蓄
積データの読み出し、再書き込み動作、すなわち、リフ
レッシュ動作が行なわれることになる。
に、メモリセルC02のデータはセンスアンプSA2にラッチ
される。また、メモリセルC02に対しては、ビット線 を介して元の蓄積データが書き込まれる。従って、 この状態で、外部信号▲▼を再び立ち上げてサ
イクルを終了すると、メモリセルC01、C02に対して、蓄
積データの読み出し、再書き込み動作、すなわち、リフ
レッシュ動作が行なわれることになる。
その後、外部信号▲▼を立ち下げて、コラムア
ドレスによりコラム選択をし、該当するコラムのメモリ
セルC01、C02にデータの入出力を行なう場合にも、通常
と全く同じ動作により、メモリセルC01、C02に対してデ
ータの入出力が可能である。
ドレスによりコラム選択をし、該当するコラムのメモリ
セルC01、C02にデータの入出力を行なう場合にも、通常
と全く同じ動作により、メモリセルC01、C02に対してデ
ータの入出力が可能である。
第４図にコラム選択系の回路図を示す。第７図と同一ま
たは相当部分には同一符号を付してある。
たは相当部分には同一符号を付してある。
この実施例による効果を以下に述べる。
ビット線１本おきに完全に非活性状態（プリチャージ
状態）に保ちことによるシールド効果により、活性化さ
れるビット線間の容量結合ノイズは、ほぼ完全に除去す
ることができる。
状態）に保ちことによるシールド効果により、活性化さ
れるビット線間の容量結合ノイズは、ほぼ完全に除去す
ることができる。
ビット線の充放電電流は、VCC/2プリチャージ方式の
場合、全ビット線の浮遊容量の和をΣCB、サイクル周期
をTCとすると、センス時、全体の1/4のビット線がVCC/2
からVCCにプルアップされるため、 さらに、再書き込み動作時に、最悪の場合でも、全体の
1/8ビット線を接地電位からVCCにプルアップするから、 となり、総計、 である。従って、書き込み動作を行なっても、最大消費
電流は、従来例と同様になる。
場合、全ビット線の浮遊容量の和をΣCB、サイクル周期
をTCとすると、センス時、全体の1/4のビット線がVCC/2
からVCCにプルアップされるため、 さらに、再書き込み動作時に、最悪の場合でも、全体の
1/8ビット線を接地電位からVCCにプルアップするから、 となり、総計、 である。従って、書き込み動作を行なっても、最大消費
電流は、従来例と同様になる。
この実施例のセンス動作は、第10図に示すフォールデ
ッドビット線方式と全く同様の動作であるため、メモリ
アレイノイズのコモンモード化によるキャンセル効果は
全く損なわれることはない。第10図において、丸印はメ
モリセル、Ｓはセンスアンプを示す。
ッドビット線方式と全く同様の動作であるため、メモリ
アレイノイズのコモンモード化によるキャンセル効果は
全く損なわれることはない。第10図において、丸印はメ
モリセル、Ｓはセンスアンプを示す。
なお、上記実施例では、時刻t3とt4との間に充分な時間
を取り、また、ビット線に現れる電位が接地電位から電
源電位（VCC）に確定してから、トランスファゲート信
号φT2が立ち下り、他方、トランスファゲート信号φT1
が立ち上がる場合を説明したが、前記時刻t3とt4との間
の時間を狭くすると、前記式（７）の値は上記実施例よ
り小さくなり、消費電流は従来例に比してほぼ1/2に低
減することができる。
を取り、また、ビット線に現れる電位が接地電位から電
源電位（VCC）に確定してから、トランスファゲート信
号φT2が立ち下り、他方、トランスファゲート信号φT1
が立ち上がる場合を説明したが、前記時刻t3とt4との間
の時間を狭くすると、前記式（７）の値は上記実施例よ
り小さくなり、消費電流は従来例に比してほぼ1/2に低
減することができる。
第５図はこの発明の第２の実施例を示す。第１図と同一
または相当部分には同一符号を付してある。この第２の
実施例と上記第１の実施例とが相達するところは、セン
スアンプSA1、SA2を隣り合うビット線対、例えばビット
線BL1、BL2とビット線 により共有し、これら各ビット線対のうちいずれか一方
のビット線を、スイッチS1〜S8により、センスアンプSA
1、SA2に接続するようにした点である。第６図にスイッ
チ信号φ０、φ１を外部信号▲▼、プリチャージ
信号φPR、センスアンプ活性化信号 と関連させて示す。
または相当部分には同一符号を付してある。この第２の
実施例と上記第１の実施例とが相達するところは、セン
スアンプSA1、SA2を隣り合うビット線対、例えばビット
線BL1、BL2とビット線 により共有し、これら各ビット線対のうちいずれか一方
のビット線を、スイッチS1〜S8により、センスアンプSA
1、SA2に接続するようにした点である。第６図にスイッ
チ信号φ０、φ１を外部信号▲▼、プリチャージ
信号φPR、センスアンプ活性化信号 と関連させて示す。
この第２の実施例は、上記のように構成したから、上記
第１の実施例と本質的に同様の効果を奏することができ
る。
第１の実施例と本質的に同様の効果を奏することができ
る。
また、この第２の実施例において、センスアンプの数1/
2にするとともに、センスアンプピッチを２倍にするこ
とにより、チップ占有面積を減少させることができる。
2にするとともに、センスアンプピッチを２倍にするこ
とにより、チップ占有面積を減少させることができる。
また、この発明をダミーセルを有するダイナミック形半
導体記憶装置に適用しても上記実施例と同様の効果を奏
することができる。
導体記憶装置に適用しても上記実施例と同様の効果を奏
することができる。
〔発明の効果〕 以上のように、この発明によれば、ビット線対のいずれ
か一方をセンスアンプに接続するとともに、他方をセン
スアンプから分離する構成にしたから、容量結合雑音を
軽減することができるという効果がある。
か一方をセンスアンプに接続するとともに、他方をセン
スアンプから分離する構成にしたから、容量結合雑音を
軽減することができるという効果がある。
第１の実施例を示す図である。第２図はタイミングチャ
ートで、第２図（ａ）は外部信号▲▼を示す図、
第２図（ｂ）はプリチャージ信号φPR0、φPR1を示す
図、第２図（ｃ）はワード線WL0、WL1に現れる信号を示
す図、第２図（ｄ）はセンスアンプ活性化信号 を示す図、第２図（ｅ）はトランスファゲート信号φT1
を示す図、第２図（ｆ）はトランスファゲート信号φT2
を示す図、第２図（ｇ）はトランスファゲート信号φT3
を示す図である。第３図はビット線に現れる電圧を示す
図で、第３図（ａ）はメモリセルC01がＨ、メモリセルC
02がＬのときの、第３図（ｂ）はメモリセルC01がＨ、
メモリセルC02がＨのときの、第３図（ｃ）はメモリセ
ルC01がＬ、メモリセルC02がＬのときの、第３図（ｄ）
はメモリセルC01がＬ、メモリセルC02がＨのときの各ビ
ット線に現われる電位を示す図である。第４図はコラム
選択系の回路図、第５図はこの発明の第２の実施例を示
す図である。第６図はスイッチ信号φ０、φ１と、外部
信号▲▼、プリチャージ信号φPR、センスアンプ
活性化信号 との関係を示す図で、第６図（ａ）は外部信号▲
▼を示す図、第６図（ｂ）はプリチャージ信号φPRを示
す図、第６図（ｃ）はスイッチ信号φ０、φ１を示す
図、第６図（ｄ）はセンスアンプ活性化信号φＳを示す
図、第６図（ｅ）はセンスアンプ活性化信号 を示す図である。第７図は従来のダイナミック形半導体
記憶装置を示す図、第８図は第７図に示すセンスアンプ
SAの具体的な回路図、第９図は各ビット線の浮遊容量を
示す図、第10図はフォールデッドビットライン構造を示
す図である。 図において、WL0は第１のワード線、WL1は第２のワード
線、BL1、BL2、 はビット線、C01、C02、C11、C12はメモリセル、SA1〜S
A4はセンスアンプ、SAGはセンスアンプ活性化信号発生
回路である。 なお、図中、同一符号は同一または相当部分を示す。
ートで、第２図（ａ）は外部信号▲▼を示す図、
第２図（ｂ）はプリチャージ信号φPR0、φPR1を示す
図、第２図（ｃ）はワード線WL0、WL1に現れる信号を示
す図、第２図（ｄ）はセンスアンプ活性化信号 を示す図、第２図（ｅ）はトランスファゲート信号φT1
を示す図、第２図（ｆ）はトランスファゲート信号φT2
を示す図、第２図（ｇ）はトランスファゲート信号φT3
を示す図である。第３図はビット線に現れる電圧を示す
図で、第３図（ａ）はメモリセルC01がＨ、メモリセルC
02がＬのときの、第３図（ｂ）はメモリセルC01がＨ、
メモリセルC02がＨのときの、第３図（ｃ）はメモリセ
ルC01がＬ、メモリセルC02がＬのときの、第３図（ｄ）
はメモリセルC01がＬ、メモリセルC02がＨのときの各ビ
ット線に現われる電位を示す図である。第４図はコラム
選択系の回路図、第５図はこの発明の第２の実施例を示
す図である。第６図はスイッチ信号φ０、φ１と、外部
信号▲▼、プリチャージ信号φPR、センスアンプ
活性化信号 との関係を示す図で、第６図（ａ）は外部信号▲
▼を示す図、第６図（ｂ）はプリチャージ信号φPRを示
す図、第６図（ｃ）はスイッチ信号φ０、φ１を示す
図、第６図（ｄ）はセンスアンプ活性化信号φＳを示す
図、第６図（ｅ）はセンスアンプ活性化信号 を示す図である。第７図は従来のダイナミック形半導体
記憶装置を示す図、第８図は第７図に示すセンスアンプ
SAの具体的な回路図、第９図は各ビット線の浮遊容量を
示す図、第10図はフォールデッドビットライン構造を示
す図である。 図において、WL0は第１のワード線、WL1は第２のワード
線、BL1、BL2、 はビット線、C01、C02、C11、C12はメモリセル、SA1〜S
A4はセンスアンプ、SAGはセンスアンプ活性化信号発生
回路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１のワード線と第２のワード線よりなる
複数のワード線対と、 これらのワード線対と交差する複数本のビット線と、 前記第１のワード線と奇数番目のビット線との交点に配
置するととともに、両線に接続したメモリセルと、前記
第２のワード線と偶数番目のビット線の交点に配置する
とともに、両線に接続したメモリセルとによりなるメモ
リセル群と、 隣り合う奇数番目のビット線により、また、隣り合う偶
数番目のビット線によりそれぞれビット線対を構成し、
各ビット線対のうち一方のビット線をセンスアンプに接
続し、他方のビット線を同センスアンプから分離する接
離手段と を備えたことを特徴とするダイナミック形半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069404A JPH0713849B2 (ja) | 1987-03-23 | 1987-03-23 | ダイナミツク形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069404A JPH0713849B2 (ja) | 1987-03-23 | 1987-03-23 | ダイナミツク形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234494A JPS63234494A (ja) | 1988-09-29 |
| JPH0713849B2 true JPH0713849B2 (ja) | 1995-02-15 |
Family
ID=13401632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069404A Expired - Fee Related JPH0713849B2 (ja) | 1987-03-23 | 1987-03-23 | ダイナミツク形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713849B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292170B1 (ko) * | 1991-06-25 | 2001-06-01 | 사와무라 시코 | 반도체기억장치 |
-
1987
- 1987-03-23 JP JP62069404A patent/JPH0713849B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234494A (ja) | 1988-09-29 |
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Legal Events
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