JPH06105548B2 - ダイナミツク形半導体記憶装置 - Google Patents
ダイナミツク形半導体記憶装置Info
- Publication number
- JPH06105548B2 JPH06105548B2 JP62022676A JP2267687A JPH06105548B2 JP H06105548 B2 JPH06105548 B2 JP H06105548B2 JP 62022676 A JP62022676 A JP 62022676A JP 2267687 A JP2267687 A JP 2267687A JP H06105548 B2 JPH06105548 B2 JP H06105548B2
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- JP
- Japan
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- bit line
- wiring layer
- memory device
- semiconductor memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２本で一対なし、かつ、相補データを書き
込み、読み出すビット線対を有するダイナミック形半導
体記憶装置に関するものである。
込み、読み出すビット線対を有するダイナミック形半導
体記憶装置に関するものである。
第４図は従来のダイナミック形半導体記憶装置を示す。
図において、 はそれぞれビット線で、 で一対をなす。SA0、SA1、SA2、……はそれぞれセンスア
ンプで、前記 電位を検知、増幅する。CDはコラムディコーダである。
図において、 はそれぞれビット線で、 で一対をなす。SA0、SA1、SA2、……はそれぞれセンスア
ンプで、前記 電位を検知、増幅する。CDはコラムディコーダである。
はそれぞれデータ線で、前記コラムディコーダCDにより
選択されたビット線対にデータを入出力する。MCは１個
のトランジスタと１個のキャパシタよりなるメモリセ
ル、WLはワード線である。
選択されたビット線対にデータを入出力する。MCは１個
のトランジスタと１個のキャパシタよりなるメモリセ
ル、WLはワード線である。
次に、動作を説明する。
アクティブサイクルに入って、ロウアドレスディコーダ
により選択されたワード線が立ち上ると、各ビット線BL
0、BL1、BL2、……には、メモリセルの蓄積電荷が読み出
される。このとき、読み出される信号電圧、すなわち、
対をなすビット線間の電位差は、読み出し電圧ΔV0＋カ
ップリングノイズ電圧ΔVcで定まる。
により選択されたワード線が立ち上ると、各ビット線BL
0、BL1、BL2、……には、メモリセルの蓄積電荷が読み出
される。このとき、読み出される信号電圧、すなわち、
対をなすビット線間の電位差は、読み出し電圧ΔV0＋カ
ップリングノイズ電圧ΔVcで定まる。
ここで、読み出し電圧ΔV0は各ビット線の浮遊容量（以
下、CBとする）と、セルキャパシタ内量（以下、CSとす
る）との比により決まる電圧であり、隣接するビット線
対の信号レベル（ハイレベルまたはローレベル）によ
り、正負いずれかの値になり、最悪の場合、信号電圧を
減少させる方向に働く。
下、CBとする）と、セルキャパシタ内量（以下、CSとす
る）との比により決まる電圧であり、隣接するビット線
対の信号レベル（ハイレベルまたはローレベル）によ
り、正負いずれかの値になり、最悪の場合、信号電圧を
減少させる方向に働く。
また、カップリングノイズΔVcは隣接ビット線対間の容
量を介して隣接ビット線対から受けるノイズであり、C1
／CB（C1：隣接ビット線間の結合容量）に比例して増大
する。
量を介して隣接ビット線対から受けるノイズであり、C1
／CB（C1：隣接ビット線間の結合容量）に比例して増大
する。
第４図に浮遊容量C0、隣接ビット線間の結合容量C1、ビ
ット線対間の結合容量C2を示す。
ット線対間の結合容量C2を示す。
従来のダイナミック形半導体記憶装置は、上記のように
構成したから、高集積化に伴ってビット線間隔が狭くな
り、ビット線間隔が狭くなるに従ってC1／CBが増大す
る。例えば、1MビットダイナミックRAM（random access
memory）の場合、20％にも達する。また、C1／CBの増
大により信号電圧が減少し、読み出し動作マージンが著
しく減少する。その結果、誤動作するという問題点があ
った。
構成したから、高集積化に伴ってビット線間隔が狭くな
り、ビット線間隔が狭くなるに従ってC1／CBが増大す
る。例えば、1MビットダイナミックRAM（random access
memory）の場合、20％にも達する。また、C1／CBの増
大により信号電圧が減少し、読み出し動作マージンが著
しく減少する。その結果、誤動作するという問題点があ
った。
この発明は、上記のような問題点を解決するためになさ
れたもので、読み出し動作マージンを向上させたダイナ
ミック形半導体記憶装置を得ることを目的とする。
れたもので、読み出し動作マージンを向上させたダイナ
ミック形半導体記憶装置を得ることを目的とする。
この発明に係るダイナミック形半導体記憶装置は、２本
で一対をなし、かつ、相補データを書き込み、読み出す
ビット線対を有するものであって、前記ビット線対はそ
れぞれ長さ方向に複数のブロックに分割され、かつ、分
割されたビット線対はその属する配線層を隣接するブロ
ックどうしで異り、かつ、隣接するビット線対間のブロ
ック内で隣接する部分に関してもお互いに異るようにし
たものである。
で一対をなし、かつ、相補データを書き込み、読み出す
ビット線対を有するものであって、前記ビット線対はそ
れぞれ長さ方向に複数のブロックに分割され、かつ、分
割されたビット線対はその属する配線層を隣接するブロ
ックどうしで異り、かつ、隣接するビット線対間のブロ
ック内で隣接する部分に関してもお互いに異るようにし
たものである。
〔作用〕 この発明のよって形成されたビット線対は、隣接ビット
線対間の容量を減少させ、全ビット線において、浮遊容
量、寄生抵抗を同一にする。
線対間の容量を減少させ、全ビット線において、浮遊容
量、寄生抵抗を同一にする。
第１図はこの発明の一実施例を示す。この第１図と従来
例を示す第４図との相違点は、各ビット線がその中央で
長さ方向に２分割され、かつ、分割されたビット線対
は、その属する配線層を隣接するブロックどうしで異る
ようにした点であり、ビット線を形成する配線層として
は、例えば、第１のAl配線層と第２のAl配線層、第１の
Alの配線層と第３のポリシリコン配線層がある。この実
施例ではビット線は第１のAl配線層ｆと第２のAl配線層
ｓに形成している。第２図にビット線を第１のAl配線層
と第３とポリシリコン配線層に形成した例を示す。
例を示す第４図との相違点は、各ビット線がその中央で
長さ方向に２分割され、かつ、分割されたビット線対
は、その属する配線層を隣接するブロックどうしで異る
ようにした点であり、ビット線を形成する配線層として
は、例えば、第１のAl配線層と第２のAl配線層、第１の
Alの配線層と第３のポリシリコン配線層がある。この実
施例ではビット線は第１のAl配線層ｆと第２のAl配線層
ｓに形成している。第２図にビット線を第１のAl配線層
と第３とポリシリコン配線層に形成した例を示す。
この発明に係る実施例は、ビット線を第１のAl配線層ｆ
と第２のAl配線層ｓに形成する構成にしたから、隣接ビ
ット線対間の容量Ｃ′1は、従来例のそれ（C1）に比
し、非常に小さくなる。従って、隣接ビット線対間の容
量結合ノイズは非常に小さくなる。また、前記ビット線
が、その長さの半分が第１のAl配線層ｆに、残り半分を
第２のAl配線層ｓに形成したから、浮遊容量C0および寄
生抵抗が全てのビット線で同一になり、センスアンプ動
作時の各ビット線対の動作は、基本的に同一となり、読
み出し動作マージンを向上させることができる。
と第２のAl配線層ｓに形成する構成にしたから、隣接ビ
ット線対間の容量Ｃ′1は、従来例のそれ（C1）に比
し、非常に小さくなる。従って、隣接ビット線対間の容
量結合ノイズは非常に小さくなる。また、前記ビット線
が、その長さの半分が第１のAl配線層ｆに、残り半分を
第２のAl配線層ｓに形成したから、浮遊容量C0および寄
生抵抗が全てのビット線で同一になり、センスアンプ動
作時の各ビット線対の動作は、基本的に同一となり、読
み出し動作マージンを向上させることができる。
第３図はこの発明の他の実施例を示す。
これは、前記実施例おける第２のAl配線層ｓに替えて第
２のポリシリコン配線層ｐを用い、あわせて、交互にビ
ット線対のいずれかの端部にセンスアンプを配設したも
のである。
２のポリシリコン配線層ｐを用い、あわせて、交互にビ
ット線対のいずれかの端部にセンスアンプを配設したも
のである。
センスアンプを交互にビット線のいずれかの端部に配設
したのは、第２のポリシリコン配線層はその抵抗が大き
いため、センスアンプ動作時、全てのセンスアンプが同
時に活性化した場合、第１のAl配線層に形成したビット
線対の電位差の増加がそれに隣接するビット線対電位差
より速くなり、第１のAl配線層に形成した隣接ビット線
対に与える容量結合ノイズの影響が大きくなるのを防止
するためである。この他の実施例はこのように構成した
から、ビット線抵抗が軽減され、従って、ビット線抵抗
に起因する読み出し動作マージンの低下を防止でき、ま
た、センスアンプのレイアウトピットが大きくなって、
レイアウトの上で有利になるという効果がある。
したのは、第２のポリシリコン配線層はその抵抗が大き
いため、センスアンプ動作時、全てのセンスアンプが同
時に活性化した場合、第１のAl配線層に形成したビット
線対の電位差の増加がそれに隣接するビット線対電位差
より速くなり、第１のAl配線層に形成した隣接ビット線
対に与える容量結合ノイズの影響が大きくなるのを防止
するためである。この他の実施例はこのように構成した
から、ビット線抵抗が軽減され、従って、ビット線抵抗
に起因する読み出し動作マージンの低下を防止でき、ま
た、センスアンプのレイアウトピットが大きくなって、
レイアウトの上で有利になるという効果がある。
なお、上記実施例では、ビット線を２分割する例を説明
したが、分割数、分割の位置、センスアンプの位置はこ
の実施例に限定されないことは勿論である。
したが、分割数、分割の位置、センスアンプの位置はこ
の実施例に限定されないことは勿論である。
以上のように、この発明によれば、前記ビット線対は長
さ方向に複数のブロックに分割し、かつ、分割したビッ
ト線対の属する配線層を隣接するブロックどうしで異な
るようにしたので、隣接ビット線間の容量結合ノイズが
低減され、従って、読み出し動作マージンを向上させる
ことができるという効果がある。
さ方向に複数のブロックに分割し、かつ、分割したビッ
ト線対の属する配線層を隣接するブロックどうしで異な
るようにしたので、隣接ビット線間の容量結合ノイズが
低減され、従って、読み出し動作マージンを向上させる
ことができるという効果がある。
第１図はこの発明の一実施例を示す要部ブロック図、第
２図はビット線を第１のAl配線層と第３のポリシリコン
配線層に形成した例を示す断面図、第３図はこの発明の
他の実施例を示す要部ブロック図、第４図は従来のダイ
ナミック形半導体記憶装置の要部ブロック図である。 図において、 はビット線、ｆは第１のAl配線層、ｓは第２のAl配線層
である。 なお、図中、同一符号は同一または相当部を示す。
２図はビット線を第１のAl配線層と第３のポリシリコン
配線層に形成した例を示す断面図、第３図はこの発明の
他の実施例を示す要部ブロック図、第４図は従来のダイ
ナミック形半導体記憶装置の要部ブロック図である。 図において、 はビット線、ｆは第１のAl配線層、ｓは第２のAl配線層
である。 なお、図中、同一符号は同一または相当部を示す。
Claims (1)
- 【請求項１】２本で一対なし、かつ、相補データを書き
込み、読み出すビット線対を有するダイナミック形半導
体記憶装置において、前記ビット線対はそれぞれ長さ方
向に複数のブロックに分割され、かつ、分割されたビッ
ト線対はその属する配線層を隣接するブロックどうしで
異り、かつ、隣接するビット線対間のブロック内で隣接
する部分に関してもお互いに異るようにしたことを特徴
とするダイナミック形半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022676A JPH06105548B2 (ja) | 1987-02-02 | 1987-02-02 | ダイナミツク形半導体記憶装置 |
| US07/150,373 US4922453A (en) | 1987-02-02 | 1988-01-29 | Bit line structure of dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022676A JPH06105548B2 (ja) | 1987-02-02 | 1987-02-02 | ダイナミツク形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188890A JPS63188890A (ja) | 1988-08-04 |
| JPH06105548B2 true JPH06105548B2 (ja) | 1994-12-21 |
Family
ID=12089465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62022676A Expired - Fee Related JPH06105548B2 (ja) | 1987-02-02 | 1987-02-02 | ダイナミツク形半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922453A (ja) |
| JP (1) | JPH06105548B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743389B2 (ja) * | 1988-08-24 | 1998-04-22 | ソニー株式会社 | メモリ装置 |
| US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
| JP2829134B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| US5854128A (en) * | 1996-04-29 | 1998-12-29 | Micron Technology, Inc. | Method for reducing capacitive coupling between conductive lines |
| KR100260560B1 (ko) | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| DE19936862C1 (de) * | 1999-08-05 | 2001-01-25 | Siemens Ag | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| JP3433741B2 (ja) | 2000-09-05 | 2003-08-04 | セイコーエプソン株式会社 | 半導体装置 |
| US6327169B1 (en) * | 2000-10-31 | 2001-12-04 | Lsi Logic Corporation | Multiple bit line memory architecture |
| JPWO2003044862A1 (ja) * | 2001-11-19 | 2005-03-24 | 松下電器産業株式会社 | 半導体装置 |
| US9431400B2 (en) | 2011-02-08 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156938A (en) * | 1975-12-29 | 1979-05-29 | Mostek Corporation | MOSFET Memory chip with single decoder and bi-level interconnect lines |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| DE3173745D1 (en) * | 1981-10-30 | 1986-03-20 | Ibm Deutschland | Fet memory |
| JPS60205895A (ja) * | 1984-03-30 | 1985-10-17 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-02-02 JP JP62022676A patent/JPH06105548B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-29 US US07/150,373 patent/US4922453A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188890A (ja) | 1988-08-04 |
| US4922453A (en) | 1990-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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