JPH0713861A - Ｃｐｕインタフェース装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵとＲＡＭとの間でデータの入出力を行
なうＣＰＵインタフェース装置において、ビット数の異
なるＣＰＵであっても共通に使用できる装置を提供す
る。 【構成】 ＣＰＵが入出力するデータのビット数を指定
するビット選択信号ＷＢと、アドレス信号の再下位ビッ
トＡ０とにより制御される選択器ＳＥＬ１およびＳＥＬ
２が、データの接続を切り替えることにより、ビット選
択信号ＷＢがＨレベルの場合、ＣＰＵが入出力するデー
タＤ０〜Ｄ１５は、そのまま、ＲＡＭ１４のデータ入出
力端子ＲＷＤ０〜１５に入出力される。一方、ビット選
択信号ＷＢがＬレベルの場合、ＣＰＵが入出力するデー
タＤ０〜Ｄ７は、アドレス信号Ａ０がＬレベルの時は、
データ入出力端子の下位バイトＲＷＤ０〜７に入出力さ
れ、アドレス信号Ａ０がＨレベルの時は、データ入出力
端子の上位バイトＲＷＤ８〜１５に入出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定のＲＡＭに対して
ＣＰＵからデータを入出力するためのＣＰＵインタフェ
ース装置に関し、特にＲＡＭとＣＰＵとのデータバスの
ビット数が異なっている場合にもデータを入出力可能な
ＣＰＵインタフェース装置に関する。

【０００２】

【従来の技術】従来より、電子楽器や画像表示装置等
は、キーボード等からの入力信号に従い楽音発生用或は
画像表示用の各種パラメータを生成するＣＰＵを中心と
した演算処理部と、この演算処理部にて生成された各種
パラメータに基づき楽音発生用の音声信号や画像表示用
の映像信号等を生成する信号処理部とから構成されてい
る。そして、信号処理部に、演算処理部にて生成した各
種パラメータを一旦記憶するＲＡＭを設け、演算処理部
を構成するＣＰＵから、生成したパラメータを逐次ＲＡ
Ｍに格納するようにしている。

【０００３】例えば、種々の楽器の楽音波形を数値化し
た波形データに基づいて種々の音色の楽音を再現して発
生させる電子楽器は、図２に示すように、音階に応じた
複数の鍵を有する鍵盤からなるキーボード部１０２、音
色や音量等を設定するための各種スイッチやボリューム
を備えると共にその設定状態を表示するＬＣＤ，ＬＥＤ
等を備えた操作パネル部１０４、これらキーボード部１
０２および操作パネル部１０４からの入力信号に基づき
各種制御処理を実行するＣＰＵ１１０、ＣＰＵ１１０が
各種制御処理を実行するためのプログラムや楽音を発生
させるのに必要な波形データを格納しているＲＯＭ１１
２、及び、ＣＰＵ１１０による各種制御処理の際に一時
的にデータを記憶するために使用されるＲＡＭ１１４等
からなる演算処理部と、ＣＰＵ１１０が出力する楽音発
生パラメータに応じてデジタルの楽音信号を生成する楽
音発生部１２０、楽音発生部１２０で生成されたデジタ
ル楽音信号をアナログ楽音信号に変換するＤ／Ａ変換器
１２２、Ｄ／Ａ変換器１２２から出力されるアナログの
楽音信号にフィルタ処理（ノイズ除去）を施すアナログ
信号処理部１２４、及び、アナログ信号処理されたアナ
ログ楽音信号を増幅してスピーカ１２８に出力し、スピ
ーカ１２８から楽音を発生させる信号増幅部１２６等か
らなる信号処理部と、上記キーボード部１０２，操作パ
ネル部１０４，ＣＰＵ１１０，ＲＯＭ１１２，ＲＡＭ１
１４，楽音発生部１２０等を相互接続するためのアドレ
ス，データ，各種コントロール信号線からなるバス１３
０とから構成されており、信号処理部を構成する楽音発
生部１２０には、例えば図３に示すように、演算処理部
にて生成されたパラメータやこのパラメータに従った楽
音波形を生成する際の演算過程のデータを記憶するため
のインタフェース用ＲＡＭ１４０、この楽音発生用のパ
ラメータをＣＰＵ１１０より受けてインタフェース用Ｒ
ＡＭ１４０に格納するＣＰＵインタフェース部１５０、
インタフェース用ＲＡＭ１４０から読み出したパラメー
タに基づいて楽音波形を生成する楽音発生器１６０、Ｃ
ＰＵ１１０または楽音発生器１６０のうちインタフェー
ス用ＲＡＭ１４０への読み書きが許可されている側のデ
ータおよびアドレス信号を選択してインタフェース用Ｒ
ＡＭ１４０に供給するデータ選択器１７０およびアドレ
ス選択器１８０等が備えられている。

【０００４】

【発明が解決しようとする課題】ところで、上記電子楽
器や画像表示装置等のように、ＣＰＵを使用して各種パ
ラメータを生成する装置では、装置の多機能化，高機能
化に従い、ＣＰＵが制御する内容が複雑化し、その制御
量も増大している。その結果、ＣＰＵには、その機能に
応じて、データ幅が８ビット，１６ビット，３２ビット
など様々なＣＰＵが使用されている。

【０００５】しかし、上記楽音発生部１２０に設けられ
たＣＰＵインタフェース部１５０のように、ＣＰＵとＲ
ＡＭとの間でデータの入出力を行なう従来のＣＰＵイン
タフェース装置は、ＣＰＵのデータ幅に応じて予め設計
されており、ＣＰＵのデータ幅が変更されるとＣＰＵと
ＲＡＭとの間でデータの入出力を行うことができなくな
るため、例えばＣＰＵを８ビットから１６ビットに変更
した場合には、使用するＣＰＵインタフェース装置も変
更しなければならず、例えば上記電子楽器においては、
ＣＰＵインタフェース部１５０を備えた楽音発生部１２
０を設計変更しなければならないといった問題があっ
た。

【０００６】本発明は、こうした問題に鑑みなされたも
ので、上記のようにＣＰＵとＲＡＭとの間でデータの入
出力を行なうＣＰＵインタフェース装置において、ビッ
ト数の異なるＣＰＵであってもそのまま使用できるよう
にすることを目的としている。

【０００７】

【課題を解決するための手段】かかる目的を達成するた
めになされた本発明は、外部から入力されるアドレス信
号に対応した所定の記憶領域に２ⁿ ビット単位でデータ
を入出力可能なＲＡＭと、２ⁿ ビット以下の所定のビッ
ト単位でデータを入出力可能なＣＰＵとを接続するＣＰ
Ｕインタフェース装置であって、上記ＣＰＵとの間でデ
ータを入出力するためのＣＰＵデータ入出力端子とし
て、上記ＲＡＭに入出力可能なデータのビット数２ⁿ を
複数に分割した所定ビット幅の入出力端子を、該分割し
た数だけ備えると共に、上記ＣＰＵが入出力可能なデー
タのビット数を表わすビット指定信号を外部から入力す
るための指定信号入力端子と、上記ＣＰＵから出力され
るアドレス信号を含む各種制御信号を入力するためのＣ
ＰＵ制御信号入力端子と、上記指定信号入力端子から入
力されたビット指定信号に応じて、上記ＣＰＵが入出力
可能なデータのビット数が上記ＲＡＭと同じビット数２
ⁿ であれば、該ＲＡＭのデータ入出力端子と上記複数の
入出力端子からなるＣＰＵデータ入出力端子とをそのま
ま接続し、上記ＣＰＵが入出力可能なデータのビット数
が上記ＲＡＭのビット数２ⁿ より小さい場合には、上記
ＣＰＵデータ入出力端子の中から上記ＣＰＵが入出力可
能なデータのビット数分の入出力端子を選択して、上記
ＲＡＭのデータ入出力端子の対応するビット数分の入出
力端子と接続するデータ入出力接続切替手段と、上記指
定信号入力端子から入力されたビット指定信号に応じ
て、上記ＣＰＵが入出力可能なデータのビット数が上記
ＲＡＭと同じビット数２ⁿ であれば、上記ＣＰＵ制御信
号入力端子から入力されたアドレス信号をそのまま上記
ＲＡＭに出力し、上記ＣＰＵが入出力可能なデータのビ
ット数が上記ＲＡＭのビット数２ⁿより小さい場合に
は、ＣＰＵ制御信号入力端子から入力されたアドレス信
号の下位ビットに基づき、上記入出力接続切替手段がＣ
ＰＵデータ入出力端子と接続する上記ＲＡＭのデータ入
出力端子を切り替え、該切り替えに使用しない上記アド
レス信号の上位ビットを上記ＲＡＭに出力するアドレス
信号処理手段と、を備えたことを特徴とするＣＰＵイン
タフェース装置を要旨としている。

【０００８】

【作用】上記のように構成された本発明のＣＰＵインタ
フェース装置においては、指定信号入力端子から入力さ
れたビット指定信号が、ＣＰＵが入出力可能なデータの
ビット数がＲＡＭと同じビット数２ⁿ であることを表し
ている場合は、データ入出力接続切替手段が、ＲＡＭの
データ入出力端子と複数の入出力端子からなるＣＰＵデ
ータ入出力端子とをそのまま接続し、また、アドレス信
号処理手段が、ＣＰＵ制御信号入力端子から入力された
アドレス信号をそのままＲＡＭに出力する。

【０００９】従って、ＣＰＵとＲＡＭとのビット数が一
致している場合には、ＣＰＵデータ入出力端子を介して
ＣＰＵより入出力されるデータは、そのままＲＡＭのデ
ータ入出力端子に供給され、ＲＡＭには、ＣＰＵ制御信
号入力端子を介してＣＰＵから入力されるアドレス信号
に対応した記憶領域に、２ⁿ ビット単位でデータが入出
力されることとなる。

【００１０】一方、指定信号入力端子から入力されたビ
ット指定信号が、ＣＰＵが入出力可能なデータのビット
数がＲＡＭのビット数２ⁿ より小さいことを表している
場合には、データ入出力接続切替手段が、ＣＰＵデータ
入出力端子の中からＣＰＵが入出力可能なデータのビッ
ト数分の入出力端子を選択して、ＲＡＭのデータ入出力
端子の対応するビット数分の入出力端子と接続し、ま
た、アドレス信号処理手段が、ＣＰＵ制御信号入力端子
から入力されたアドレス信号の下位ビットに基づき、入
出力接続切替手段がＣＰＵデータ入出力端子と接続する
ＲＡＭのデータ入出力端子を切り替え、この切り替えに
使用しないアドレス信号の上位ビットをＲＡＭに出力す
る。

【００１１】従って、ＣＰＵが入出力可能なデータのビ
ット数がＲＡＭのビット数より小さい場合には、ＣＰＵ
データ入出力端子を介してＣＰＵより入出力されるデー
タが、アドレス信号の下位ビットにより指定されるビッ
ト位置に対応したＲＡＭのデータ入出力端子に供給さ
れ、ＲＡＭには、アドレス信号の上位ビットに対応した
記憶領域に、ＣＰＵが使用しているビット数単位でデー
タが入出力されることとなる。

【００１２】

【実施例】以下に本発明の実施例を図面と共に説明す
る。図１は、本発明が適用された電子楽器における楽音
発生部の回路構成を表す説明図である。なお、図１に示
す楽音発生部は、図２に示した従来の電子楽器の楽音発
生部１２０に代えて使用されるものである。

【００１３】図１に示す如く、本実施例の楽音発生部
は、図３に示した従来の楽音発生部１２０と同様、イン
タフェース用ＲＡＭ（以下単にＲＡＭという。）１４
と、ＣＰＵインタフェース部１５と、楽音発生器１６
と、データ選択器１７と、アドレス選択器１８とにより
構成されている。

【００１４】ここでまず、楽音発生器１６は、ＲＡＭ１
４における所定の領域を指定するためのアドレスＳＡ０
〜７，ＲＡＭ１４へのデータの書き込みを制御するライ
ト信号ＳＷＲＸおよび書き込みデータＳＷＤ０〜１５を
出力し、ＲＡＭから読み出したデータＳＲＤ０〜１５を
取り込む。

【００１５】また、楽音発生器１６には、システムクロ
ック信号ＣＫ０を分周するフリップフロップ回路ＦＦ１
からなる周知の分周回路が設けられている。そして、こ
のフリップフロップ回路ＦＦ１の正出力とシステムクロ
ック信号ＣＫ０とがオア回路ＯＲ１に入力され、フリッ
プフロップ回路ＦＦ１の反転出力とシステムクロック信
号ＣＫ０とがオア回路ＯＲ２に入力されている。

【００１６】そして、楽音発生器１６からは、システム
クロック信号ＣＫ０、フリップフロップ回路ＦＦ１の正
出力であってシステムクロック信号ＣＫ０を分周したも
のである切替クロック信号ＣＫ１、オア回路ＯＲ２の出
力であって切替クロック信号ＣＫ１の立下がりを検出す
るＣＰＵタイミング信号ＴＣ、およびオア回路ＯＲ１の
出力であって切替クロック信号ＣＫ１の立上がりを検出
するＳＹＳタイミング信号ＴＳ、といった各種タイミン
グ信号が出力される。

【００１７】なお、楽音発生器１６の上記以外の部分に
ついては、従来装置と全く同様であり、本発明とは特に
関係ないので、説明を省略する。次に、データ選択器１
７は、システムクロック信号ＣＫ０を分周した切替クロ
ック信号ＣＫ１により制御されており、切替クロック信
号ＣＫ１がＬレベルのときはＣＰＵインタフェース部１
５から供給されるデータＷＤ０〜ＷＤ１５を出力し、切
替クロック信号ＣＫ１がＨレベルのときは楽音発生器１
６から供給されるデータＳＷＤ０〜ＳＷＤ１５を出力す
る。

【００１８】また、アドレス選択器１８は、データ選択
器１７と同様に切替クロック信号ＣＫ１により制御され
ており、切替クロック信号ＣＫ１がＬレベルのときはＣ
ＰＵインタフェース部１５から供給されるアドレスＡ１
〜Ａ８およびＲＡＭ１４に対するライト信号であるＷＲ
１およびＷＲ２を出力し、切替クロック信号ＣＫ１がＨ
レベルのときは楽音発生器１６から供給されるアドレス
ＳＡ０〜７およびライト信号ＳＷＲＸを出力する。

【００１９】次に、ＲＡＭ１４は、１６ビットのデータ
を入出力するデータ入出力端子ＲＷＤ０〜１５、ＲＡＭ
の領域を１６ビット単位で指定するアドレス信号を入力
するアドレス入力端子ＲＡ０〜７、データ読出用の制御
信号を入力するリード信号入力端子ＯＥ、データ１６ビ
ットの内下位８ビットへの書き込みを制御する信号を入
力するライト信号入力端子ＷＥ１、およびデータ１６ビ
ットの内上位８ビットへの書き込みを制御する信号が入
力されるライト信号入力端子ＷＥ２を備えている。そし
て、ＲＡＭ１４のデータ入出力端子ＲＷＤ０〜１５に
は、双方向性バッファＢＦ１が接続されている。

【００２０】この双方向性バッファＢＦ１は、アンド回
路ＡＮＤ１の出力によって制御されており、アドレス選
択器１８から出力される２つのライト信号ＷＲ１，ＷＲ
２またはＳＷＲＸ（この場合同じ信号が二つ）がともに
Ｈレベルであれば、ＲＡＭ１４からデータを読み出す方
向に駆動され、アドレス選択器１８から出力される２つ
のライト信号のうち一方でもＬレベルであれば、ＲＡＭ
１４にデータを書き込む方向に駆動される。

【００２１】なお、双方向性バッファＢＦ１を制御する
アンド回路ＡＮＤ１の出力は、否定回路ＮＯＴ１により
反転され、ＲＡＭ１４のリード信号入力端子ＯＥにも入
力されている。さらに、ＲＡＭ１４の各ライト信号入力
端子ＷＥ１，ＷＥ２には、夫々、オア回路ＯＲ３，ＯＲ
４が接続されており、各オア回路ＯＲ３，ＯＲ４は、楽
音発生器１６から出力されるシステムクロック信号ＣＫ
０およびアドレス選択器１８から出力されるライト信号
ＷＲ１，ＷＲ２またはＳＷＲＸがともにＬレベルのとき
にのみ、ライト信号入力端子ＷＥ１，ＷＥ２に、Ｌレベ
ルの信号を入力する。これは、ライト信号入力端子ＷＥ
１，ＷＥ２に供給されるライト信号ＷＲ１，ＷＲ２また
はＳＷＲＸをシステムクロック信号ＣＫ０で整形するも
のである。

【００２２】そして、ＲＡＭ１４においては、切替クロ
ック信号ＣＫ１がＬレベルのときは、ＣＰＵインタフェ
ース部１５からのアドレスや制御信号がＲＡＭ１４に供
給されるので、ＣＰＵ１１０によるＲＡＭ１４へのデー
タの入出力が可能となり、逆に、切替クロック信号ＣＫ
１がＨレベルのときは、楽音発生器１６からのアドレス
や制御信号がＲＡＭ１４に供給されるので、楽音発生器
１６によるＲＡＭ１４へのデータの入出力が可能とな
る。

【００２３】以後、切替クロック信号ＣＫ１がＬレベル
のときをＣＰＵサイクルと呼び、切替クロック信号ＣＫ
１がＨレベルのときをＳＹＳサイクルと呼ぶ。次に、本
発明の主要部分であるＣＰＵインタフェース部１５につ
いて説明する。

【００２４】ＣＰＵインタフェース部１５は、図２に示
したＣＰＵ１１０との間で入出力される各種信号の入出
力端子、即ち、データＤ０〜Ｄ１５の入出力端子、ＲＡ
Ｍ１４における所定の記憶領域を指定するアドレス信号
Ａ０およびＡ１〜Ａ８の入力端子、ＣＰＵ１１０に入出
力可能なデータ幅が８ビットであるかまたは１６ビット
であるかを指定するビット指定信号ＷＢ，１６ビットデ
ータの下位バイト分が格納されているＲＡＭ１４を指定
するチップセレクト信号ＣＥ１Ｘ，同じく１６ビットデ
ータの上位バイト分が格納されているＲＡＭ１４を指定
するチップセレクト信号ＣＥ２Ｘ，データの読出しを制
御するリード信号ＲＤＸ，およびデータの書き込みを制
御するライト信号ＷＲＸといった各種制御信号を入力す
る入力端子、およびＣＰＵ１１０に対して制御待ちを要
求するレディ信号ＲＤＹＸの出力端子を備えている。

【００２５】そして、データＤ０〜Ｄ１５のうち下位デ
ータＤ０〜Ｄ７の入出力端子には双方向性バッファＢＦ
２が接続されている。この双方向性バッファＢＦ２は、
オア回路ＯＲ５の出力によって制御され、オア回路ＯＲ
５に入力されているチップセレクト信号ＣＥ１Ｘおよび
リード信号ＲＤＸがいずれもＬレベルのときはデータを
出力する方向に駆動され、またいずれか一方でもＨレベ
ルのときは、データを入力する方向に駆動される。

【００２６】一方、データＤ０〜Ｄ１５のうち上位デー
タＤ８〜Ｄ１５の入出力端子には双方向性バッファＢＦ
３が接続されている。この双方向性バッファＢＦ３は、
オア回路ＯＲ６の出力によって制御され、オア回路ＯＲ
６に入力されているビット指定信号ＷＢ，チップセレク
ト信号ＣＥ２Ｘおよびリード信号ＲＤＸがいずれもＬレ
ベルのときはデータを出力する方向に駆動され、またい
ずれか一つでもＨレベルのときは、データを入力する方
向に駆動される。

【００２７】次に、双方向性バッファＢＦ２およびＢＦ
３を介して入力されたデータＤ０〜Ｄ１５は、選択器Ｓ
ＥＬ１に入力される。この選択器ＳＥＬ１は、ビット指
定信号ＷＢにより制御されており、ビット指定信号がＨ
レベルのときは上位データＤ８〜Ｄ１５を選択して出力
し、ビット指定信号がＬレベルのときは下位データＤ０
〜Ｄ７を選択して出力する。

【００２８】そして、選択器ＳＥＬ１から出力されるデ
ータを新たに上位データＷＤ８〜ＷＤ１５とし、双方向
性バッファＢＦ２から入力されたデータをそのまま下位
データＷＤ０〜ＷＤ７とするＲＡＭ書き込み用データＷ
Ｄ０〜ＷＤ１５をデータ選択器１７に入力する。

【００２９】次に、ＲＡＭ１４から読み出されるデータ
は、ナンド回路ＮＡＮＤ１の出力するＬレベルを受けて
動作するラッチ回路ＬＴ１により保持される。なお、ナ
ンド回路ＮＡＮＤ１の出力は、後述するフリップフロッ
プ回路ＦＦ２の正出力およびフリップフロップ回路ＦＦ
３の反転出力がともにＨレベルのときにのみＬレベルと
なる。

【００３０】そして、ラッチ回路ＬＴ１により保持され
たデータＲＤ０〜ＲＤ１５は、選択器ＳＥＬ２に入力さ
れる。この選択器ＳＥＬ２は、ナンド回路ＮＡＮＤ２の
出力により制御されており、ナンド回路ＮＡＮＤ２の出
力がＬレベルのときは上位データＤ８〜Ｄ１５を選択し
て出力し、ナンド回路ＮＡＮＤ２の出力がＨレベルのと
きは下位データＤ０〜Ｄ７を選択して出力する。

【００３１】なお、ナンド回路ＮＡＮＤ２の出力は、否
定回路ＮＯＴ２の出力がＨレベル、即ちビット指定信号
ＷＢがＬレベルであり、且つアドレス信号の最下位ビッ
トＡ０がＨレベルのときにＬレベルとなり、それ以外の
ときはＨレベルとなる。そして、ＣＰＵインタフェース
部１５からは、選択器ＳＥＬ２からの出力を下位データ
Ｄ０〜Ｄ７とし、ラッチ回路ＬＴ１により保持されたデ
ータＲＤ８〜ＲＤ１５を上位データＤ８〜Ｄ１５とした
データＤ０〜Ｄ１５が、双方向性バッファＢＦ２および
ＢＦ３を介して出力される。

【００３２】次に、アドレス選択器１８には、ＣＰＵイ
ンタフェース部１５を介して取り込まれるアドレス信号
Ａ１〜Ａ８がそのまま入力されるとともに、オア回路Ｏ
Ｒ７の出力がＲＡＭ１４に対する下位バイトライト信号
として、オア回路ＯＲ８の出力がＲＡＭ１４に対する上
位バイトライト信号として、夫々入力される。

【００３３】一方、オア回路ＯＲ７の出力は、ＣＰＵ１
１０からのライト信号ＷＲＸ，ナンド回路ＮＡＮＤ１の
出力，ノア回路ＮＯＲ９の出力，およびチップセレクト
信号ＣＥ１ＸがすべてＬレベルのときにのみＬレベルと
なり、それ以外ではＨレベルとなる。また、オア回路Ｏ
Ｒ８の出力は、ＣＰＵ１１０からのライト信号ＷＲＸ，
ナンド回路ＮＡＮＤ１の出力，ノア回路ＮＯＲ１０の出
力，およびチップセレクト信号ＣＥ２ＸがすべてＬレベ
ルのときにのみＬレベルとなり、それ以外ではＨレベル
となる。

【００３４】従って、オア回路ＯＲ７およびオア回路Ｏ
Ｒ８は、ナンド回路ＮＡＮＤ１がＬレベルのときにの
み、オア回路ＯＲ７およびオア回路ＯＲ８に入力される
他の入力信号に従って有効に動作し、ＲＡＭ１４に対す
る各ライト信号を生成する。またオア回路ＯＲ７の入力
信号の一つを生成するノア回路ＮＯＲ９の出力は、ビッ
ト指定信号ＷＢがＬレベルであり且つアドレス信号Ａ０
がＨレベルのときにのみＨレベルとなり、それ以外のと
きはＬレベルとなる。またオア回路ＯＲ８の入力信号の
一つを生成するノア回路ＮＯＲ１０の出力は、ビット指
定信号ＷＢおよびアドレス信号Ａ０のいずれもがＬレベ
ルのときのみＨレベルとなり、それ以外のときはＬレベ
ルとなる。

【００３５】即ち、ノア回路ＮＯＲ９およびノア回路Ｎ
ＯＲ１０は、ビット指定信号ＷＢがＨレベルのときに
は、オア回路ＯＲ７およびオア回路ＯＲ８をいずれも有
効に動作させ、ビット指定信号ＷＢがＬレベルのときに
は、アドレス信号Ａ０に従い、アドレス信号Ａ０がＬレ
ベルのときはオア回路ＯＲ７のみを有効に動作させ、逆
にアドレス信号Ａ０がＨレベルのときはオア回路ＯＲ８
のみを有効に動作させる。

【００３６】次に、ナンド回路ＮＡＮＤ１の出力を決定
するフリップフロップ回路ＦＦ２及びＦＦ３は、夫々、
楽音発生器１６から出力されるＣＰＵタイミング信号Ｔ
Ｃ、ＳＹＳタイミング信号ＴＳを受けて動作する。また
これら各フリップフロップ回路ＦＦ２，ＦＦ３は、否定
回路ＮＯＴ４を介して入力されるアンド回路ＡＮＤ２か
らの出力信号によりクリアされる。なお、アンド回路Ａ
ＮＤ２は、チップセレクト信号ＣＥ１Ｘ及びＣＥ２Ｘが
ともにＨレベルであるときＨレベルの信号を出力し、チ
ップセレクト信号ＣＥ１Ｘ及びＣＥ２ＸのいずれかがＬ
レベルであればＬレベルの信号を出力する。

【００３７】この結果、各フリップフロップ回路ＦＦ
２，ＦＦ３は、チップセレクト信号ＣＥ１Ｘ及びＣＥ２
ＸがともにＨレベルで、否定回路ＮＯＴ４の出力がＬレ
ベルであるとき、クリアされ、チップセレクト信号ＣＥ
１Ｘ及びＣＥ２Ｘの少なくとも一方がＬレベルとなっ
て、否定回路ＮＯＴ４の出力がＨレベルとなったとき、
クリアが解除される。そして、各フリップフロップ回路
ＦＦ２，ＦＦ３のクリアが解除されると、楽音発生器１
６が出力するＣＰＵタイミング信号ＴＣの立上がりでフ
リップフロップ回路ＦＦ２の正出力がＨレベルとなるこ
とにより、ナンド回路ＮＡＮＤ１の出力がＬレベルに変
化し、その後、楽音発生器１６が出力するＳＹＳタイミ
ング信号ＴＳの立上がりでフリップフロップ回路ＦＦ３
の反転出力がＬレベルとなることにより、ナンド回路Ｎ
ＡＮＤ１の出力は再びＨレベルに変化する。

【００３８】つまり、ナンド回路ＮＡＮＤ１は、否定回
路ＮＯＴ４の出力がＨレベルになった後、ＣＰＵタイミ
ング信号ＴＣの立上がりからＳＹＳタイミング信号ＴＳ
の立上がりまでの間だけ、Ｌレベルの信号を出力する。
また、否定回路ＮＯＴ４は、アンド回路ＡＮＤ２の出力
を反転するものであり、アンド回路ＡＮＤ２は、チップ
セレクト信号ＣＥ１ＸまたはＣＥ２Ｘのいずれか一方で
もＬレベルにあればＬレベルを出力し、フリップフロッ
プ回路ＦＦ２およびフリップフロップ回路ＦＦ３のクリ
アを解除する。

【００３９】次に、アンド回路ＡＮＤ２の出力は、オア
回路ＯＲ１１にも入力される。オア回路ＯＲ１１は、ア
ンド回路ＡＮＤ２およびフリップフロップ回路ＦＦ３の
正出力のいずれもがＬレベルのときに、ＣＰＵ１１０に
対するレディ信号ＲＤＹＸとして、Ｌレベルの信号を出
力する。即ち、ＣＰＵ１１０に対するレディ信号ＲＤＹ
Ｘは、チップセレクト信号ＣＥ１Ｘ，ＣＥ２Ｘのいずれ
か一方でもＬレベルになってから、楽音発生器１６が出
力するＳＹＳタイミング信号ＴＳが出力されるまでの間
だけ、Ｌレベルとなる。

【００４０】次に、上記のように構成された本実施例の
楽音発生部１２０の動作について説明する。まず図４
は、楽音発生器１６が出力する各種タイミング信号およ
びＣＰＵインタフェース部１５の内部動作を表すタイム
チャートである。

【００４１】図４に示すように、楽音発生器１６から
は、システムクロック信号ＣＫ０、システムクロック信
号ＣＫ０を分周した切替クロック信号ＣＫ１、切替クロ
ック信号ＣＫ１のＬレベルの開始，つまりＣＰＵサイク
ルが開始されるタイミングで立ち上がるＣＰＵタイミン
グ信号ＴＣ、および切替クロック信号ＣＫ１のＨレベル
の開始，つまりＳＹＳサイクルが開始されるタイミング
で立ち上がるＳＹＳタイミング信号ＴＳが常時出力され
ている。

【００４２】一方、ＣＰＵ１１０からは、ＲＡＭに対す
るデータの入出力を行なう際には、アドレス信号Ａ０〜
Ａ８と共にチップセレクト信号ＣＥ１ＸおよびＣＥ２Ｘ
が出力され、さらにデータの読出しを行なうのであれば
リード信号ＲＤＸ、データの書き込みを行なうであれば
ライト信号ＷＲＸが出力される。

【００４３】そして、ＣＰＵ１１０から出力されるチッ
プセレクト信号ＣＥ１ＸおよびＣＥ２Ｘの少なくとも一
方がＬレベルに設定されると、アンド回路ＡＮＤ２の出
力がＬレベルになり、このときアンド回路ＡＮＤ２に従
いオア回路ＯＲ１１の出力、即ちレディ信号ＲＤＹＸ
も、Ｌレベルに変化する。またこのようにアンド回路Ａ
ＮＤ２の出力がＬレベルになった後、最初のＣＰＵサイ
クルの開始を示すＣＰＵタイミング信号ＴＣの立上がり
により、ナンド回路ＮＡＮＤ１の出力がＬレベルに変化
し、次にＳＹＳサイクルの開始，即ちＣＰＵサイクルの
終了を示すＳＹＳタイミング信号ＴＳの立上がりによ
り、ナンド回路ＮＡＮＤ１の出力がＨレベルに戻ると共
に、オア回路ＯＲ１１の出力、即ちレディ信号ＲＤＹＸ
もＨレベルに戻る。

【００４４】つまり、ＣＰＵインタフェース部１５にお
いては、ＣＰＵ１１０からのＲＡＭ１４に対する処理要
求（アンド回路ＡＮＤ２の出力がＬレベル）を検出する
と、ＣＰＵ１１０に対してレディ信号ＲＤＹＸを出力
し、動作サイクルがＣＰＵサイクルに入るのを待つ。そ
して、処理要求が検出された後の最初のＣＰＵサイクル
に入ると、その１ＣＰＵサイクルの間（ナンド回路ＮＡ
ＮＤ１の出力がＬレベルにある間）に、ＲＡＭ１４に対
するデータの入出力を行い、ＣＰＵサイクルが終了した
時点で、ＣＰＵ１１０に対するレディ信号ＲＤＹＸを解
除する。

【００４５】また、ＣＰＵ１１０がＲＡＭ１４からデー
タの読み込みを行なう際、ＣＰＵインタフェース部１５
内では、ＲＡＭ１４から読み出したデータが、ナンド回
路ＮＡＮＤ１の出力の立ち上がりによってラッチ回路Ｌ
Ｔ１に保持されるので、動作サイクルがＳＹＳサイクル
に移っても、ＣＰＵ１１０に対しては読み出したデータ
を出力し続ける。

【００４６】従って、本実施例のＣＰＵインタフェース
部１５によれば、１ＣＰＵサイクルの期間内にＲＡＭ１
４からデータを読み込み、読み込んだデータをＣＰＵ１
１０に確実に提供することができる。つまり、一般に、
ＣＰＵは、ＲＡＭからデータを読み込む際に、アドレス
信号を出力すると共にリード信号ＲＤＸをＬレベルと
し、その時、レディ信号ＲＤＹＸが入力されていなけれ
ば、図５（ａ）に示す如く、所定時間経過後、データバ
ス上のデータを取り込み、逆に、レディ信号ＲＤＹＸが
入力されていれば、図５（ｂ）に示す如く、レディ信号
ＲＤＹＸが解除された後、データバス上のデータを取り
込むようにされているため、本実施例のＣＰＵインタフ
ェース部１５によれば、ＣＰＵ１１０に対してレディ信
号ＲＤＹＸを出力することにより、ＲＡＭ１４内のデー
タをＣＰＵ１１０に確実に提供することができるのであ
る。

【００４７】一方、ＣＰＵは、データをＲＡＭに書き込
む際に、アドレス信号を出力すると共にライト信号ＷＲ
ＸをＬレベルとし、その時、レディ信号ＲＤＹＸが入力
されていなければ、図５（ｃ）に示す如く、所定時間経
過後、データバス上にデータを出力し、逆に、レディ信
号ＲＤＹＸが入力されていれば、図５（ｄ）に示す如
く、レディ信号ＲＤＹＸが解除された後、データバス上
にデータを出力するようにされている。

【００４８】従って、ＣＰＵ１１０がＲＡＭ１４にデー
タを書き込む際には、ＣＰＵ１１０からの書き込みデー
タが、データ選択器１７を介して、ＣＰＵサイクルに入
るとすぐにＲＡＭ１４に対して供給されることとなる。
また、ＣＰＵインタフェース部１５からＲＡＭ１４に供
給されるライト信号ＷＲ１およびＷＲ２（オア回路ＯＲ
７およびオア回路ＯＲ８の出力）は、インタフェース部
１５内部の遅延によりその立上がりがＣＰＵサイクルの
終了より遅れてしまうが、このライト信号ＷＲ１，ＷＲ
２をシステムクロック信号ＣＫ０で整形することによ
り、ＲＡＭ１４のライト信号入力端子ＷＥ１およびＷＥ
２に供給されるライト信号はＣＰＵサイクルの終了前に
が立上がるので、１ＣＰＵサイクルの期間内にＲＡＭ１
４に対するデータの書き込みを終了することができる。

【００４９】次に、図６は、ＣＰＵインタフェース部１
５が、アドレス選択器１８を介してＲＡＭ１４のライト
信号入力端子ＷＥ１，ＷＥ２に供給するライト信号ＷＲ
１，ＷＲ２を生成する際の動作を表すタイムチャートで
ある。図６（ａ）に示す如く、ビット指定信号ＷＢがＬ
レベルで、チップセレクト信号ＣＥ１Ｘ及びＣＥ２Ｘが
同様に変化する場合、ＣＰＵインタフェース部１５は、
ライト信号ＷＲＸが入力されると、アドレス信号の最下
位ビットＡ０に基づき、アドレス信号Ａ０がＬレベルで
あれば、ライト信号ＷＲ１をＬレベル，ライト信号ＷＲ
２をＨレベルとし、アドレス信号Ａ０がＨレベルであれ
ば、ライト信号ＷＲ１をＨレベル，ライト信号ＷＲ２を
Ｌレベルとする。

【００５０】このため、ＣＰＵインタフェース部１５に
接続されるＣＰＵ１１０が８ビット単位でデータを入出
力可能なＣＰＵである場合には、上記のように、ビット
指定信号ＷＢをＬレベルに設定して、チップセレクト信
号ＣＥ１Ｘ及びＣＥ２Ｘを同様に変化させれば、アドレ
ス信号の最下位ビットＡ０によって、アドレス信号Ａ１
〜Ａ８に対応したＲＡＭ１４の所望の記憶領域にバイト
単位でデータを書き込むことができる。

【００５１】次に、図６（ｂ）及び（ｃ）に示す如く、
ビット指定信号ＷＢがＨレベルである場合、ＣＰＵイン
タフェース部１５は、アドレス信号の最下位ビットＡ０
に関係なく、チップセレクト信号ＣＥ１ＸおよびＣＥ２
Ｘに応じたライト信号ＷＲ１，ＷＲ２を生成する。即
ち、図６（ｂ）に示す如く、チップセレクト信号ＣＥ１
ＸがＬレベルであれば、ライト信号ＷＲ１をＬレベル，
チップセレクト信号ＣＥ２ＸがＬレベルであれば、ライ
ト信号ＷＲ２をＬレベルとし、図６（ｃ）に示す如く、
チップセレクト信号ＣＥ１Ｘ，ＣＥ２Ｘが共にＬレベル
であれば、ライト信号ＷＲ１，ＷＲ２を共にＬレベルと
する。

【００５２】このため、ＣＰＵインタフェース部１５に
接続されるＣＰＵ１１０がＲＡＭ１４と同様、１６ビッ
ト単位でデータを入出力可能なＣＰＵである場合には、
図６（ｃ）に示したように、ビット指定信号ＷＢをＨレ
ベルに設定して、チップセレクト信号ＣＥ１Ｘ及びＣＥ
２Ｘを同様に変化させれば、アドレス信号Ａ１〜Ａ８に
対応したＲＡＭ１４の所望の記憶領域にワード単位でデ
ータを書き込むことができる。

【００５３】また、図６（ｂ）に示したように、ビット
指定信号ＷＢをＨレベルに設定して、チップセレクト信
号ＣＥ１Ｘ及びＣＥ２Ｘを夫々異なる値に設定すれば、
アドレス信号Ａ１〜Ａ８に対応したＲＡＭ１４の所望の
記憶領域に、チップセレクト信号ＣＥ１Ｘ，ＣＥ２Ｘに
応じて、バイト単位でデータを書き込むことができる。

【００５４】以上説明したように、本実施例の電子楽器
の楽音発生部においては、アドレス信号により１６ビッ
ト単位で特定の記憶領域を指定することができ、しかも
二つのライト信号入力端子ＷＥ１，ＷＥ２を備えること
により下位８ビットまたは上位８ビットに対して独立に
書き込みが可能なＲＡＭ１４に対して、ＣＰＵインタフ
ェース部１５が、ＣＰＵ１１０からのアドレス信号のう
ち最下位ビットＡ０を除いたアドレス信号をＲＡＭ１４
のアドレス信号として供給すると共に、ＣＰＵ１１０と
の間で入出力するデータのビット数を切り替えるビット
指定信号ＷＢがＬレベルに設定されているとき（即ち８
ビットのデータバスを使用してデータの入出力を行なう
ように設定されているとき）は、アドレス信号の最下位
ビットＡ０に従ってＲＡＭ１４に供給する二つのライト
信号ＷＲ１，ＷＲ２のうちの一方を択一的に生成し、ま
た、ビット指定信号ＷＢが、Ｈレベルに設定されている
とき（即ち１６ビットのデータバスを使用してデータの
入出力を行うように設定されているとき）は、チップセ
レクト信号ＣＥ１ＸおよびＣＥ２Ｘに従い、ＲＡＭ１４
に供給する二つのライト信号ＷＲ１，ＷＲ２をそれぞれ
独立に生成する。

【００５５】従って、本実施例のＣＰＵインタフェース
部１５によれば、楽音発生部を制御するＣＰＵ１１０の
データバスが、８ビットまたは１６ビットのいずれであ
っても、ビット指定信号ＷＢを切り替えるだけで、共通
に使用することができる。また、１６ビットのデータバ
スを使用してデータの入出力を行なう場合、チップセレ
クト信号ＣＥ１ＸおよびＣＥ２Ｘを制御することによ
り、上位８ビットおよび下位８ビットに対して、夫々独
立にデータの入出力を行なうことができる。

【００５６】ここで、上記実施例では、二つのライト信
号入力端子ＷＥ１，ＷＥ２を備えることにより下位８ビ
ットまたは上位８ビットに対して独立に書き込みが可能
なＲＡＭ１４に対して、データの入出力を行なうＣＰＵ
インタフェース部１５について説明したが、次に本発明
の第２実施例として、図７に示す如く、ライト信号の入
力端子を１つしか持たず、１６ビット単位でしかデータ
を書き込むことのできないＲＡＭ２４に対してデータの
入出力を行なうＣＰＵインタフェース部２５について説
明する。なお、図７は、図１に示した上記実施例のＣＰ
Ｕインタフェース部１５と異なる部分のみを表し、以下
の説明においても、その異なる部分についてのみ詳述す
る。

【００５７】図７に示す如く、本実施例のＣＰＵインタ
フェース部２５においては、ＲＡＭ２４から読み出され
たデータが、図１におけるラッチ回路ＬＴ１に入力され
る前に、システムクロック信号ＣＫ０のタイミングでラ
ッチ回路ＬＴ２に一旦保持され、このラッチ回路ＬＴ２
の出力が、図１に示したラッチ回路ＬＴ１に入力され
る。

【００５８】一方、データ選択器１７には、ＲＡＭ２４
に対する書き込みデータとして、選択器ＳＥＬ１１およ
びＳＥＬ１２の出力が入力される。選択器ＳＥＬ１１に
は、双方向性バッファＢＦ２を介して入力されるＣＰＵ
１１０からの書き込みデータの下位８ビットと、ラッチ
回路ＬＴ２に保持された読出しデータの下位８ビットと
が入力されている。そして選択器ＳＥＬ１１は、オア回
路ＯＲ１２が出力するセレクト信号Ｓ１がＬレベルのと
きにＣＰＵ１１０からのデータを、Ｈレベルのときはラ
ッチ回路ＬＴ２からのデータを出力する。

【００５９】また、選択器ＳＥＬ１２には、双方向性バ
ッファＢＦ２およびＢＦ３を介して入力されるＣＰＵ１
１０からの書き込みデータのうち、選択器ＳＥＬ１によ
って選択された上位または下位８ビットのデータと、ラ
ッチ回路ＬＴ２に保持された読出しデータの上位８ビッ
トとが入力されている。そして選択器ＳＥＬ１２は、オ
ア回路ＯＲ１３が出力するセレクト信号Ｓ２がＬレベル
のときにＣＰＵ１１０からのデータを、Ｈレベルのとき
はラッチ回路ＬＴ２からのデータを出力する。

【００６０】なお、オア回路ＯＲ１２が出力するセレク
ト信号Ｓ１は、チップセレクト信号ＣＥ１Ｘおよびノア
回路ＮＯＲ９の出力のいずれもがＬレベルのときにＬレ
ベルとなり、それ以外のときはＨレベルとなる。また、
オア回路ＯＲ１３が出力するセレクト信号Ｓ２は、チッ
プセレクト信号ＣＥ２Ｘおよびノア回路ＮＯＲ１０の出
力のいずれもがＬレベルのときにＬレベルとなり、それ
以外のときはＨレベルとなる。

【００６１】次に、ＲＡＭ２４は１６ビット単位でしか
データを書き込むことができないため、アドレス信号入
力用のアドレス選択器には、上記実施例のアドレス選択
器１８に代えて、ライト信号入力用の端子を１個しか持
たないアドレス選択器２８が使用されており、ＣＰＵイ
ンタフェース部２５には、このアドレス選択器２８にラ
イト信号を入力するために、オア回路ＯＲ７，ＯＲ８に
代えて、ＣＰＵ１１０からのライト信号ＷＲＸおよび図
１におけるＮＡＮＤ回路１の出力がいずれもＬレベルの
ときにＬレベルを出力し、それ以外ではＨレベルを出力
するオア回路ＯＲ１７が設けられている。

【００６２】このように構成された本実施例のＣＰＵイ
ンタフェース部２５においては、ＲＡＭ２４に対するデ
ータの入出力を行なう際に、ＮＡＮＤ回路１の出力がＬ
レベルとなっている１ＣＰＵサイクルにおいて、システ
ムクロックＣＫ０がＨレベルである前半サイクルで、Ｒ
ＡＭ２４から現在読み出しまたは書き込みの対象となっ
ている領域のデータが読み出され、この読み出されたデ
ータがシステムクロックＣＫ０の立下がりでラッチ回路
ＬＴ２に保持される。

【００６３】そして、ＣＰＵ１１０がデータを読み出す
際には、ラッチ回路ＬＴ２によって保持されたデータ
が、再度ラッチ回路ＬＴ１によって保持され、以降、第
１実施例と同様の動作でＣＰＵ１１０がデータを読み出
す。一方、ＣＰＵ１１０がデータを書き込む際には、選
択器ＳＥＬ１１およびＳＥＬ１２から出力されるデータ
が、システムクロックＣＫ０がＬレベルとなる後半サイ
クルで、ＲＡＭ２４に書き込まれる。このとき、選択器
ＳＥＬ３，ＳＥＬ４は、セレクト信号Ｓ１，Ｓ２が、各
々Ｈレベルのときは、ＲＡＭ２４から読み出されたデー
タを出力し、セレクト信号Ｓ１，Ｓ２が、各々Ｌレベル
のときは、ＣＰＵ１１０からのデータを出力する。この
ため、セレクト信号Ｓ１がＬレベルでセレクト信号Ｓ２
がＨレベルのときは、ＲＡＭ２４内のアドレス信号Ａ１
〜Ａ８によって指定された記憶領域の内、下位８ビット
のみがＣＰＵ１１０からのデータによって書き換えら
れ、逆にセレクト信号Ｓ１がＨレベルでセレクト信号Ｓ
２がＬレベルのときは、ＲＡＭ２４内のアドレス信号Ａ
１〜Ａ８によって指定された記憶領域の内、上位８ビッ
トのみがＣＰＵ１１０からのデータによって書き換えら
れ、更にセレクト信号Ｓ１，Ｓ２がともにＬレベルのと
きは、ＲＡＭ２４内のアドレス信号Ａ１〜Ａ８によって
指定された記憶領域の１６ビット分全てがＣＰＵ１１０
からのデータによって書き換えられることになる。

【００６４】そして、ビット指定信号ＷＢがＬレベルに
設定されているとき、ＣＰＵインタフェース部２５は、
アドレス信号の最下位ビットＡ０に基づいて、アドレス
信号Ａ０がＬレベルであれば、セレクト信号Ｓ１をチッ
プセレクト信号ＣＥ１Ｘの入力に応じてＬレベルとし、
逆に、アドレス信号Ａ０がＨレベルであれば、セレクト
信号Ｓ２をチップセレクト信号ＣＥ２Ｘの入力に応じて
Ｌレベルとするので、ＣＰＵ１１０は、８ビット単位で
のデータの書き込みを行うことができる。なお、この場
合、チップセレクト信号ＣＥ１ＸおよびＣＥ２Ｘには同
じ信号を入力すればよい。

【００６５】また、ビット指定信号ＷＢがＨレベルに設
定されているとき、ＣＰＵインタフェース部２５は、チ
ップセレクト信号ＣＥ１Ｘをそのままセレクト信号Ｓ１
とし、チップセレクト信号ＣＥ２Ｘをそのままセレクト
信号Ｓ２とするので、ＣＰＵ１１０は、チップセレクト
信号ＣＥ１ＸおよびＣＥ２Ｘを両方ともＬレベルに設定
すれば１６ビット単位での書き込みを行なうことがで
き、チップセレクト信号ＣＥ１ＸまたはＣＥ２Ｘのいず
れか一方をＬレベルに設定することにより上位８ビット
または下位８ビットのみの書き込みを行なうことができ
る。

【００６６】このように、本実施例のＣＰＵインタフェ
ース部２５によれば、ＲＡＭ２４をアクセスする際、そ
の処理を実行する１ＣＰＵサイクル中の前半サイクル
で、ＲＡＭ２４から１６ビット分のデータを読出し、Ｒ
ＡＭ２４にデータを書き込む際には、ビット指定信号Ｗ
ＢがＬレベルのときは、アドレス信号の最下位ビットＡ
０の設定に従い、また、ビット指定信号ＷＢがＨレベル
のときはチップセレクト信号ＣＥ１ＸおよびＣＥ２Ｘの
設定に従って、その前半サイクルで読み出したデータの
うち書き込みの必要な部分だけＣＰＵ１１０からのデー
タに入れ換え、１ＣＰＵサイクル中の後半サイクルで、
ＲＡＭ２４に書き込むようにしている。このため、１６
ビット単位でしかデータの入出力が行うことのできない
ＲＡＭ２４であっても、上位および下位の各８ビット毎
にＲＡＭ２４の内容を書き換えることができるようにな
り、上記実施例と同様、ＣＰＵ１１０のデータバスが、
８ビットまたは１６ビットのいずれであっても、ビット
指定信号ＷＢを切り替えるだけで、共通に使用すること
ができるようになる。

【００６７】

【発明の効果】以上説明したように、本発明のＣＰＵイ
ンタフェース装置においては、指定信号入力端子から入
力されるビット指定信号の設定、およびアドレス信号処
理手段を介して出力されるアドレス信号の下位ビットの
設定に従い、データ入出力接続手段が、ＣＰＵデータ入
出力端子とＲＡＭのデータ入出力端子との接続を切り換
えることにより、使用されているＣＰＵ入出力端子に応
じたビット数を単位としたＲＡＭに対するデータの入出
力を可能にしている。

【００６８】従って、本発明のＣＰＵインタフェース装
置は、指定信号入力端子に供給するビット指定信号を操
作するだけで、データバスのビット数が異なる様々なＣ
ＰＵに対して共通に使用することができる。

【図面の簡単な説明】

【図１】 第１実施例におけるＣＰＵインタフェース部
の回路構成を表す説明図である。

【図２】 電子楽器の構成を表す説明図である。

【図３】 電子楽器における楽音発生部の構成を表す説
明図である。

【図４】 第１実施例におけるＣＰＵインタフェース部
の内部動作を説明するタイムチャートである。

【図５】 ＣＰＵの一般的なリード／ライト動作を表す
タイムチャートである。

【図６】 第１実施例におけるＣＰＵインタフェース部
において生成されるＲＡＭに対するライト信号を説明す
る説明図である。

【図７】 第２実施例におけるＣＰＵインタフェース部
の回路構成を表す説明図である。

【符号の説明】

１４、２４、１４０…インタフェース用ＲＡＭ １５、２５、１５０…ＣＰＵインタフェース部 １６、１６０…楽音発生器 １７、１７０
…データ選択器 １８、２８、１８０…アドレス選択器 １０２…キー
ボード部 １０４…操作パネル部 １１０…ＣＰＵ
１１２…ＲＯＭ １１４…ＲＡＭ １２０…楽音発生部
１２２…Ｄ／Ａ変換器 １２４…アナログ信号処理部 １２８…スピーカ
１３０…バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるアドレス信号に対応
   した所定の記憶領域に２ⁿ ビット単位でデータを入出力
   可能なＲＡＭと、２ⁿ ビット以下の所定のビット単位で
   データを入出力可能なＣＰＵとを接続するＣＰＵインタ
   フェース装置であって、 上記ＣＰＵとの間でデータを入出力するためのＣＰＵデ
   ータ入出力端子として、上記ＲＡＭに入出力可能なデー
   タのビット数２ⁿ を複数に分割した所定ビット幅の入出
   力端子を、該分割した数だけ備えると共に、 上記ＣＰＵが入出力可能なデータのビット数を表わすビ
   ット指定信号を外部から入力するための指定信号入力端
   子と、 上記ＣＰＵから出力されるアドレス信号を含む各種制御
   信号を入力するためのＣＰＵ制御信号入力端子と、 上記指定信号入力端子から入力されたビット指定信号に
   応じて、上記ＣＰＵが入出力可能なデータのビット数が
   上記ＲＡＭと同じビット数２ⁿ であれば、該ＲＡＭのデ
   ータ入出力端子と上記複数の入出力端子からなるＣＰＵ
   データ入出力端子とをそのまま接続し、上記ＣＰＵが入
   出力可能なデータのビット数が上記ＲＡＭのビット数２
   ⁿ より小さい場合には、上記ＣＰＵデータ入出力端子の
   中から上記ＣＰＵが入出力可能なデータのビット数分の
   入出力端子を選択して、上記ＲＡＭのデータ入出力端子
   の対応するビット数分の入出力端子と接続するデータ入
   出力接続切替手段と、 上記指定信号入力端子から入力されたビット指定信号に
   応じて、上記ＣＰＵが入出力可能なデータのビット数が
   上記ＲＡＭと同じビット数２ⁿ であれば、上記ＣＰＵ制
   御信号入力端子から入力されたアドレス信号をそのまま
   上記ＲＡＭに出力し、上記ＣＰＵが入出力可能なデータ
   のビット数が上記ＲＡＭのビット数２ⁿより小さい場合
   には、ＣＰＵ制御信号入力端子から入力されたアドレス
   信号の下位ビットに基づき、上記入出力接続切替手段が
   ＣＰＵデータ入出力端子と接続する上記ＲＡＭのデータ
   入出力端子を切り替え、該切り替えに使用しない上記ア
   ドレス信号の上位ビットを上記ＲＡＭに出力するアドレ
   ス信号処理手段と、 を備えたことを特徴とするＣＰＵインタフェース装置。