JPH02154390A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野コ この発明は半導体記憶装置に関し、特にダイナミック型
半導体記憶装置のビット線プリチャージ電圧の改良に関
するものである。

［従来の技術］ 第３図は一般のダイナミック型半導体記憶装置（以下Ｄ
ＲＡＭという）の構成の一例を示すブロック図である。

図を参照して、メモリセルアレイ１０１には複数のワー
ド線（図示せず）および複数のビット線（図示せず）が
互いに交差するように配置されており、それらのワード
線とビット線との各交点にメモリセル（図示せず）が設
けられている。メモリセルの選択はＸアドレスバッファ
・デコーダ１０２によって選択された１つのワード線と
Ｙアドレスバッファ・デコーダ１０３によって選択され
た１つのビット線との交点ごとに行なわれる。選択され
たメモリセルにデータが書込まれたり、あるいはそのメ
モリセルに保持されているデータが読出されたりするが
、このデータの書込／読出の指示はＲ／Ｗ制御回路１０
４に与えられる読出／書込制御信号（Ｒ／Ｗ）によって
行なわれる。データの書込時には、入力データ（Ｄｉｎ
）がＲ／Ｗ制御回路１０４を介して選択されたメモリセ
ルに入力される。一方、データの読出時には選択された
メモリセルに保持されているデータが、センスアンプ１
０５によって検出された後増幅され、データ出力バッフ
ァ１０６を介して出力データ（Ｄｏｕｔ）として外部へ
出力される。

第４図は従来のダイナミック型半導体記憶装置の１組の
ビット線対の部分を示した図であり、たとえば、”Ａ　
　２８８Ｋ　　ＣＭＯ８Ｐｓｅｕｄｏｓｔａｔｉｃ　　
ＲＡＭ−ＩＥＥＥ　　Ｊｏｕｒｎａｔ　　　ｏｆ　　　
５ｏｌｆｄ−ｓｔａｔｅ　　　Ｃ１ｒｃｕｉ　ｔｓ、Ｖ
ｏｌ、５Ｃ−１９，Ｎｏ、５．　　ｐＩ）−６１９−６
２３，０ｃｔｏｂｅｒ　　１９８４に記載されている。

図において、ビット線対ＢＬ、ＢＬに交差するように複
数のワード線ＷＬが配置されており、各ビット線ＢＬま
たはＢＬと各ワード線ＷＬとの交点にメモリセルＭＣが
設けられている。図においては、ビット線ＢＬに接続さ
れた１つのメモリセルＭＣとビット線ＢＬに接続された
１つのメモリセルＭＣのみが示され、他のメモリセルは
省略されている。各メモリセルＭＣは、転送用トランジ
スタＱ、と記憶用キャパシター６　、Ｅからなる。トラ
ンジスタＱ、はビット線ＢＬまたはＢＬと記憶用キャパ
シタＣとの間に接続され、そのゲートはワード線ＷＬに
接続されている。

また、ビット線対ＢＬ、ＢＬには、Ｎ型センスアンプＮ
ＳＡとＰｕセンスアンプＰＳＡとが接続されている。Ｎ
型センスアンプＮＳＡは、Ｎチャンネル型ＭＯＳトラン
ジスタＱ１およびＱ２からなる。トランジスタＱ１はビ
ット線ＢＬとノードＮ１との間に接続され、そのゲート
はビット線ＢＬに接続されている。トランジスタＱ２は
ビット線ＢＬとノードＮ１との間に接続され、そのゲー
トはビット線ＢＬに接続されている。ノードＮ１はＮチ
ャンネル型ＭＯ８）ランジスタＱ３を介して接地電位に
結合されており、トランジスタＱ３のゲートにはセンス
アンプ活性化信号φＳ−が与えられる。Ｐ型センスアン
プＰＳＡは、Ｐチャンネル型ＭＯＳトランジスタＱ４お
よびＱ５からなる。トランジスタＱ４はビットｔ！１Ｉ
ＢＬとノードＮ２との間に接続され、そのゲートはビッ
ト線ＢＬに接続される。トランジスタＱ５はビット線Ｂ
ＬとノードＮ２との間に接続され、そのゲートはビット
線ＢＬに接続されている。ノードＮ２はＰチャンネル型
ＭＯＳトランジスタＱ６を介して電源電位ＶＣＣに結合
されており、トランジスタＱ６のゲートにはセンスアン
プ活性化信号φＳＦが与えられる。さらに、ビット線対
ＢＬ、ＢＬ間にはイコライズ用Ｎチャンネル型ＭＯＳト
ランジスタＱ７が接続されており、そのゲートにはイコ
ライズ信号ＢＬＥＱが与えられる。また、ビット線ＢＬ
およびＢＬの端部の各々は、Ｎチャンネル型トランジス
タＱ８およびＱ９を介して、入出力線Ｉ１０、Ｉｌｏに
それぞれ接続され、トランジスタＱ８およびＱ９のゲー
トにはコラム選択信号Ｙが与えられる。

第４図の回路の動作について、第５図の動作波形図を用
いて説明する。ロウアドレスストローブ信号ＲＡＳがｒ
ＨＪレベルのとき、すなわちオフタイム期間には、セン
スアンプ活性化信号φＳＮがｒＨＪレベル、センスアン
プ活性化信号φＳｒが「Ｌ」レベルになり、センスアン
プＮＳＡおよびＰＳＡは活性状態になっている。これに
より、ビット線対ＢＬ、“１Ｔの一方の電位がｒＨＪレ
ベル、他方の電位がｒＬＪレベルに保持される。次に、
ロウアドレスストローブ信号ＲＡＳが「Ｌ」レベルのと
き、すなわちアクティブ期間には、まずセンスアンプ活
性化信号φＳｎを「Ｌ」レベル、センスアンプ活性化信
号φＳｒをｒＨＪレベルにすることにより、センスアン
プＮＳＡおよびＰＳＡが非活性状態にされる。その後、
イコライズ信号ＢＬＥＱが一旦ｒＨＪレベルにされ、ビ
ット線対ＢＬ、ＢＬ間が短絡される。これにより、ビッ
ト線ＢＬおよびＢＬの電位が共にｒＨＪレベルとｒＬＪ
レベルとの中間電位（プリチャージ電位）になる。そし
て、イコライズ信号ＢＬＥＱがｒＬＪレベルに戻されて
ビット線対の短絡が解除された後、ワード線駆動信号φ
ＷＬが電源電位Ｖ。。

（第５図で実線にて示されている）に立上がる。

これにより、選択されたワード線ＷＬにそのトランジス
タのゲートが接続されたメモリセルＭＣの情報、すなわ
ち電荷が、対応するビット線ＢＬまたはＢＬに読出され
、ビット線ＢＬまたはＢＬの電位がメモリセルＭＣの情
報に従ってわずかに上昇または低下する。このとき、選
択されたメモリセルＭＣが接続されていない方のビット
線ＢＬまたはＢＬの電位は、上述のプリチャージ電位の
まま保たれる。その後、センスアンプ活性化信号φＳＮ
がｒＨＪレベルにされ、かつセンスアンプ活性化信号φ
ＳＰがｒＬＪ　レベルにされて、センスアンプＮＳＡお
よびＰＳＡが活性状態にされると、ビット線ＢＬとビッ
ト線ＢＬとの間の電位差が増幅される。その結果、ビッ
ト線対ＢＬ、　丁τのうち電位の高い方かｒＨＪレベル
に固定され、電位の低い方がｒＬＪレベルに固定される
。その後、コラム選択信号ＹがｒＨＪレベルになるとト
ランジスタＱ８およびＱ９がオンとなり、ビット線対Ｂ
Ｌ、ＢＬの電位が入出力線Ｉ１０．Ｉ／百に読出され、
外部との情報のやりとりが行なわれる。

その後ロウアドレスストローブ信号ＲＡＳがｒＨＪレベ
ルに立上がるとアクティブ期間が終了しワード線駆動信
号φＷＬがｒＬＪレベルに立下がる。

これにより、選択されたワード線ＷＬにそのトランジス
タのゲートが接続されたメモリセルＭＣのトランジスタ
Ｑ、がオフする。しかし、センスアンプＮＳＡおよびＰ
ＳＡは、次のアクティブ期間が始まるまで活性状態のま
ま保持される。そして、ロウアドレスストローブ信号Ｒ
ＡＳがｒＬＪ　レベルとなってアクティブ期間になると
再び上記の動作が行なわれる。

［発明が解決しようとする課題］ 第６図は第４図にて示したメモリセルの１つを取出した
等価回路であり、第７図は第６図のメモリセルの電位保
持動作を説明するためのメモリセルのトランジスタの電
位特性図である。

以下、両図を参照して、その動作特性を説明する。

トランジスタＱｓのゲートに印加される電位をｖＧ１ビ
ット線ＢＬ、がｒＨＪレベル時の電位を電源電位Ｖ。Ｃ
、キャパシタＣに保持される電位をＶｏとする。トラン
ジスタＱ、はＮチャンネル型ＭＯＳ）ランジスタであり
、そのしきい値電圧をＶＴＭとする。一般にゲート電位
ｖＧはｒＨＪレベル時には、電ａｉｘｉｉ位ＶＣＣに達
する。第７図において、横軸にはゲート電位ＶＧがとら
れ、縦軸にはキャパシタＣの保持電位■。がとられてい
る。

ここで電源電位ＶＣＣは一定とする。まず、ビット線Ｂ
Ｌが電源電位ＶＣＣに保持され、ワード線の選択、すな
わちゲート電位ｖＧが電源電位■。

。に上昇していく過程を説明する。第７図に示すように
、ゲート電位ＶＧがトランジスタＱ、のしきい値電圧Ｖ
ＴＭに等しくなったときに、トランジスタＱｓがオンし
始める。その後ゲート電圧■Ｇの上昇につれて、キャパ
シタＣに保持される電位ｖｏも上昇する。ゲート電位ｖ
Ｇが電源電位Ｖｃｃに達したとき、キャパシタＣの保持
電位Ｖ。

はビット線ＢＬの電位ｖｅｃにかかわらず、電源電位Ｖ
ＣＣとはならない。すなわち、Ｎチャンネル型トランジ
スタの特性からそのときの保持電位Ｖ０はｖｃｃ　　ｖ
、、である（　’Ｘ”点参照）。

したがって、ゲート電位ｖＧに電源電位Ｖ０゜が印加さ
れる場合には、キャパシタＣの保持電位Ｖ。はトランジ
スタＱ、のしきい値分だけビット線ＢＬに現われた電源
電位ＶＣＣより低くなる。

第８図は従来のメモリセルまわりのポテンシャル図であ
る。

図において、ワード線８を境にしてメモリセルのストレ
ージノード５とビット線６のそれぞれの電子ポテンシャ
ル１０が示されている。メモリセルの保持情報、すなわ
ち保持電位がビット線に読出される場合には、既にビッ
ト線６の電位はプリチャージされており、その電位は１
／２ＶＣ，：となっている。このときメモリセルにはｒ
ＨＪレベルの情報が保持されているとすると、上述のご
とくその保持電位は電源電位ＶＣＣではなく、ＶＣｏ−
ＶＴｌｌである。一方、メモリセルに保持された情報電
荷が「Ｌ」レベルのとき、すなわち保持された電位はＯ
Ｖ　（Ｖｓ　ｓ　）である。このように、メモリセルに
はｒＨＪレベルあるいはｒＬＪレベルのいずれかの情報
が保持されている。ここで保持電位ｒＨＪレベルおよび
ｒＬＪレベルの電位を基準としてみると、ビット線６の
プリチャージ電位１　／　２　Ｖｃ　ｃはそれらの電位
レベルの中間に位置しない。すなわち、図においてｒＬ
Ｊレベルに保持された電位と１／２ＶＣＣの電位との差
の電圧Ａは１／２Ｖｃｃである。これに対し「Ｈ」レベ
ルのメモリセルに保持された電位（ＶｏＣ−Ｖ工、）と
１／２Ｖｃｃとの差の電圧Ｂは１／２Ｖ（（ＶＴＭであ
る。この結’ｌｆＪ　ｒＨＪレベルとｒＬＪ　レベルの
プリチャージ電位を基準とした読出電圧の差は一定では
なく、プリチャージ電位１／２ＶＣＣの電位が有効に使
用されているとはいえなかった。

このようにワード線の電位を電源電位ＶＣＣに立上げる
方式を非ブーストワード線方式という。

以上のような非ブーストワード線方式の問題点を改良す
るために、近年、ブーストワード線方式が採用されてき
ている。すなわち、第５図の破線で示すようにワード線
駆動信号φＷＬのｒＨＪレベルの電位を電源電位ＶＣＣ
に加えてトランジスタＱ、のしきい値電圧ＶＴｉ分だけ
さらに上昇させるものである。

第９図は従来のブーストワード線方式によるメモリセル
まわりのポテンシャル図である。

図においてビット線６のプリチャージ電位１／２ＶＣＣ
は第８図のものと同様である。ところが、第６図のトラ
ンジスタＱ、のゲート電位ｖＧをＶＣｅ＋ＶＴ１１に昇
圧すると、キャパシタＣに保持される保持電位ｖ０はビ
ット線ＢＬの電源電圧Ｖ。、がそのまま伝達され、ＶＣ
Ｃとなる。（“Ｙ”点参照）。この場合、第９図に示す
ように、メモリセルのストレージノード５のｒＨＪレベ
ルでの保持電位はＶＣＣとなり、トランジスタＱｓのし
きい値電圧性の電位の減少は生じない。したがって、プ
リチャージ電位１／２Ｖｃｃは保持電位ｒＨＪレベルと
「Ｌ」レベルの中間に位置し、そのプリチャージ電位を
基準とした読出電圧ＡおよびＢは均等になる。このよう
に、ブーストワード線方式を採用することによって、メ
モリセルの読出電圧の差を解消している。

しかし、ブーストワード線方式は新たな問題を提起して
いる。すなわち、近年の半導体記憶装置が益々高集積化
され、トランジスタの短チャンネル効果等が顕著になる
につれて採用が困難な方式になってきた。具体的には、
短チャンネル効果等を防止するために半導体基板の基板
濃度がさらに高くなり、それにつれて高圧を発生する回
路の接合部の耐圧不足等が顕著になってきたからである
。

そのため、もはやブーストワード線方式を採用すること
なく、上述の情報の読出電圧の差を解消する方式が望ま
れてきた。

この発明は上記のような問題点を解消するためになされ
たもので、非ブーストワード線方式の場合でも、情報電
荷の読出電圧の差を少なくし、動作上有利な半導体記憶
装置を提供することを目的とする。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、第１の部分と第２
の部分とからなるビット線対と、第１の部分のビット線
対の各々のビット線に接続される複数のメモリセルと、
第２の部分のビット線対の各々のビット線に接続され、
第２の部分の各々のビット線の電位に応答して、第１の
電位を発生し、第２の部分のビット線対の一方のビット
線に第１の電位を付与する第１の電位発生手段と、第１
または第２の部分のビット線対の各々のビット線に接続
され、第１または第２の部分のビット線対の各々のビッ
ト線の電位に応答して、第１の電位より小さい第２の電
位を発生し、第１または第２の部分のビット線対の他方
のビット線に第２の電位を付与する第２の電位発生手段
と、第１の部分のビット線対の各々のビット線と第２の
部分のビット線対の各々のビット線との間に接続され、
前記第２の部分のビット線対の一方のビット線に付与さ
れた第１の電位を、第１の部分のビット線対の一方のビ
ット線に降下させて伝達させる電位制御手段とを備えた
ものである。

［作用コ この発明においては、電位制御手段によって第１の電位
を降下させてビット線の一方に付与するので、メモリセ
ルに保持された電位の中間の電位に対する読出電圧の差
を減少させる。

［実施例コ 第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置の１組のビット線対の部分を示した図であり
、従来の第４図に対応したものである。

第４図との構成上の相違は、Ｎ型センスアンプＮＳＡと
Ｐ型センスアンプＰＳＡ等とが接続されているビット［
ＢＬ、ＢＬの部分にＮチャンネル型ＭＯＳトランジスタ
ＱＩＯおよびＱｌｌが接続されていることである。トラ
ンジスタＱ１０およびＱｌｌのゲートにはそれぞれ電源
電位Ｖ。Ｃが付与されており、常時これらのトランジス
タはオンとなっている。その他の構成は第４図に示した
ものと同様であるので、ここでの構成についての説明は
省略する。また、この回路の基本的な動作についても、
第４図の従来例に示したものと同様であるのでここでの
説明は省略する。

第２図は第１図におけるメモリセルまわりのポテンシャ
ル図である。

以下、第１図および第２図を参照してトランジスタＱ１
０およびＱｌｌの設置によるこの実施例の動作上の特徴
について説明する。

トランジスタＱＩＯとトランジスタＱ１１とは、いずれ
もしきい値電圧がｖＴＢである。

説明を容易にするためにメモリセルＭＣＩにｒＨＪレベ
ルの情報、すなわちｖｃｏ−ｖＴＭの電位が保持されて
いる場合を想定し、これを読出すときの動作について説
明する。

ワード線ＷＬ１が選択される前にはセンスアンプＰＳＡ
およびＮＳＡが活性化されており、トランジスタＱ１０
からセンスアンプＰＳＡ側のビ・ソト線ＢＬがＶＣＣレ
ベルとなっているものとし、対応するビット線ＢＬがＶ
ＳＳレベル（０■）になっているものとする。ところが
、トランジスタＱＩＯからメモリセルＭＣＩが接続され
ている側でのビット線ＢＬは第７図にて示したようなト
ランジスタＱＩＯの特性に従いその電位はＶＣＣ−ＶＴ
Ｂとなっている。続いて、センスアンプ活性化信号φＳ
ＦがｒＨＪレベル、φＳＮがｒＬＪレベルになった後、
イコライズ信号ＢＬＥＱがｒＨＪレベルとなり、ビット
線ＢＬ、ＢＬのそれぞれの電位はその中間電位にイコラ
イズされる。具体的にはその中間電位は（Ｖｌ：ＣＶＴ
ＩＳ）／２となる。イコライズ信号ＢＬＥＱがｒＨＪレ
ベルから「Ｌ」レベルに戻された後、ワード線’、ＶＬ
１が選択されてｒＨＪレベルとなり、トランジスタＱｓ
、がオンとなる。そして、キャパシタＣ１に保持されて
いた電位（Ｖｃ　ｃ　　ＶＴ　ｎ　）がビット線ＢＬに
読出される。

ビット線ＢＬ、ＢＬは読出前に既にｃｖｃｃ−Ｖｖａ）
／２にプリチャージされているので、トランジスタＱｓ
　ｌのしきい値電圧ＶＴＭとトランジスタＱＩＯのしき
い値電圧ｖＴらとを同一（約ＩＶ）とすると、メモリセ
ルの保持電位（０またはＶｃ　ｃ　　Ｖ丁ｎ　）の中間
電位（”ｃ　ｃ　　ＶＴ　ｎ　）／２と、ビット線ＢＬ
、ＢＬのプリチャージ電位（ＶＣＣＶＴ［Ｉ）／２とは
等しくなる。すなわち、情報のプリチャージ電位を基準
とした読出電圧Ａ、Ｂは等しくなり、ビット線ＢＬの電
位（Ｖｃｃ−Ｖｔａ）が有効に使用されることになる。

数字的に見れば、この実施例による読出電圧Ｂは実施例 従来例 する。

なお、上記実施例ではトランジスタＱｓ＋およびトラン
ジスタＱＳ２とトランジスタＱＩＯおよびＱｌｌのしき
い値電圧を等しくしたが、必ずしも等しくする必要はな
い。（１）式の結果から、トランジスタＱＩＯおよびＱ
ｌｌを設けることによってその読出マージンが常にＶτ
Ｂ／２だけ増加するからである。

また、上記実施例では、トランジスタＱＩＯおよびＱｌ
ｌをセンスアンプＰＳＡとセンスアンプＮＳＡとの間に
設置しているが、センスアンプＮＳＡとメモリセルＭＣ
ＩおよびＭＣ２が接続されるビット線ＢＬ、ＢＬとの間
に設置してもよく、同様の効果を奏する。

［発明の効果］ この発明は以上説明したとおり、電位制御手段を設ける
ことによって、ビット線電位のプリチャージ電位をｒＬ
Ｊレベル側に移動させるので、情報のｒＨＪレベルおよ
びｒＬＪレベルの各々の読出電圧差のアンバランスを減
少し、その読出マージンを増加させる。

【図面の簡単な説明】

第１図はこの発明の一実施例による１対のビット線まわ
りの回路構成図、第２図は第１図のメモリセルまわりの
ポテンシャル図、第３図は一般のＤ　ＲＡ　Ｍの構成を
示すブロック図、第４図は従来の１対のビット線まわり
の回路構成図、第５図は第４図の動作を説明するための
波形図、第６図は一般のメモリセルの等価回路図、第７
図は第６図のメモリセルのトランジスタの動作を説明す
るための動作特性図、第８図は従来の非ブーストワード
線方式のメモリセルまわりのポテンシャル図、第９図は
従来のブーストワード線方式によるメモリセルのポテン
シャル図である。 図において、ＭＣＩ、ＭＣ２はメモリセル、ＷＬｌ、Ｗ
Ｌ２はワード線、ＢＬ、ＢＬはビット線、ＮＳＡはＮ型
センスアンプ、ＰＳＡはＰ型センスアンプ、ＱＩＯ，Ｑ
ｌｌはＮチャンネル型ＭＯＳトランジスタである。 なお、各図中、同一符号は同一または相当部分を示す。 第２回 第３回 ○４ め６０ 第７０ 第８の ワード濯に 第９図 ５ストレージ／−Ｆｓ゛ビ、ｂ矛巻

Claims (1)

1. 【特許請求の範囲】 第１の部分と第２の部分とからなるビット線対と、 前記第１の部分のビット線対の各々のビット線に接続さ
   れる複数のメモリセルと、 前記第２の部分のビット線対の各々のビット線に接続さ
   れ、前記第２の部分の各々のビット線の電位に応答して
   、第１の電位を発生し、前記第２の部分のビット線対の
   一方のビット線に前記第１の電位を付与する第１の電位
   発生手段と、 前記第１または第２の部分のビット線対の各々のビット
   線に接続され、前記第１または第２の部分のビット線対
   の各々のビット線の電位に応答して、第１の電位より小
   さい第２の電位を発生し、前記第１または第２の部分の
   ビット線対の他方のビット線に前記第２の電位を付与す
   る第２の電位発生手段と、 前記第１の部分のビット線対の各々のビット線と前記第
   ２の部分のビット線対の各々のビット線との間に接続さ
   れ、前記第２の部分のビット線対の一方のビット線に付
   与された前記第１の電位を、前記第１の部分のビット線
   対の一方のビット線に降下させて伝達させる電位制御手
   段とを備えた、半導体記憶装置。