JPH0713868B2 - ブロック選択機能を有する低消費電力形半導体メモリー装置 - Google Patents

ブロック選択機能を有する低消費電力形半導体メモリー装置

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JPH0713868B2
JPH0713868B2 JP4216949A JP21694992A JPH0713868B2 JP H0713868 B2 JPH0713868 B2 JP H0713868B2 JP 4216949 A JP4216949 A JP 4216949A JP 21694992 A JP21694992 A JP 21694992A JP H0713868 B2 JPH0713868 B2 JP H0713868B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリーアレイブロッ
ク選択機能を有する半導体メモリー装置に関し、特に低
消費電力でメモリーアレイブロックの選択を行なえる半
導体メモリー装置に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭは、その構造をメモ
リーアレイ部分と周辺回路部分とに大別できるが、メモ
リーアレイ部分の消費電力と周辺回路部分の消費電力の
比率は約１００：３０程度で、メモリーアレイ部分の消
費電力が大きい。一般的に、メモリーアレイ部分での電
力消費は、他のメモリーセルからデータを読出したデー
タを他のメモリーセルに貯蔵するときに生じ、リフレッ
シュサイクル及びメモリーアレイブロックの分割数によ
り決定される。このような過程で消費される大きい電力
はチップ内部にノイズを誘発するので、電力消費を減少
させることが高速・高集積メモリー装置においては重要
である。
【０００３】図９に示すブロック選択機能を有する従来
のメモリーチップは、４個のメインブロックＵＬＡ、Ｕ
ＲＡ、ＬＬＡ，ＬＲＡに分割され、各メインブロック
は、さらにそれぞれ３２個のサブブロックに分けられて
いる。図９に見られるように、従来は各メインブロック
内の幾つかのサブブロックのみを駆動させることによっ
て全体の消費電力を分散させている。即ち、例えば左上
のメインブロックＵＬＡにおいてはサブブロックＳＢ１
及びＳＢ１７、右上のメインブロックＵＲＡにおいては
サブブロックＳＢ３３及びＳＢ４９、左下のメインブロ
ックＬＬＡにおいてはサブブロックＳＢ６５及びＳＢ７
７、右下のサブブロックＬＲＡにおいてはサブブロック
ＳＢ９６及びＳＢ１１２が各々選択される。
【０００４】図９のような部分活性方式を採用する従来
のメモリー装置が米国特許第４，５２８，６４６号及び
第４，５６９，０３６号に開示されている。前記米国特
許第４，５２８，６４６号に開示されるメモリー装置を
図１０に示す。これから分かるように、選択制御信号に
よって制御される第１選択部、第２選択部、第３選択部
及び第４選択部を通じて部分活性化動作が行なわれる。
第１選択部は、左右のビットラインプリチャージ回路を
選択的に制御することにより、左又は右のメモリーアレ
イについて選択されたサブブロックに対応する一つのビ
ットライン対を活性化する。また、第２選択部は、選択
されたサブブロックのメモリーセルに対応するセンスア
ンプを活性化し、第３選択部は、選択されたサブブロッ
クに対応するデータバスを活性化し、第４選択部は、選
択されたサブブロックに対応する入出力プリチャージ回
路を制御する。
【０００５】即ち、図９のサブブロックＳＢ１、ＳＢ１
７、ＳＢ３３、ＳＢ４９、ＳＢ６５、ＳＢ７７、ＳＢ９
６、ＳＢ１１２に相当するビットラインプリチャージ回
路、センスアンプ、データバス及び入出力ラインプリチ
ャージ回路を駆動させることによって、各々のメモリー
セルアレイ部（図９の関連するメインブロックのサブブ
ロックに相当）を部分的に活性化させる。
【０００６】一方、米国特許第４，５６９，０３６号に
開示の図１１のメモリー装置においては、前記図１０の
場合とは多少異なるが、ロウアドレスバッファーから出
力される信号ＲＳＢＳ(randomly selected bit signal)
をドライバーに印加し、このドライバーによって各々の
メモリーセルアレイに対応するセンスアンプをそれぞれ
制御している。したがって、図１１の場合においても、
図９に図示の形態と同じ部分活性化動作が行なわれるも
のである。
【０００７】以上のような部分活性化方式を用いたメモ
リー装置は、メモリーの全体的な電力消費を分散させる
ことによって発生ノイズのレベルを低下させることがで
きるという長所がある。しかし、最近のようにメモリー
装置の高集積化に伴って、電源電圧Ｖｃｃ端や接地電圧
Ｖｓｓ端にデユアルパッド(dual pad)及びダブルメタル
ライン(double metal wiring) が用いられるようになる
と、サブブロックの電力消費を分散させない場合との比
較でノイズ低減効果を十分に得られない。
【０００８】却って、サブブロックが一様に分散されて
いる場合はこれらをそれぞれ制御するための周辺回路が
必要となり、図９のように各メインブロック内の一部の
サブブロックを活性化させるだけでも全ての周辺回路を
エネイブルさせなければならない。これは周辺回路の電
力消費を増大させるばかりではなく、ピーク電流量も増
加させる。
【０００９】このような周辺回路における電力消費の増
加による悪影響はメモリーチップの面積が大面積化する
にしたがって大きくなる。その理由は、サブブロック駆
動用の制御回路の配線の負荷が主に金属配線と基板の間
のキャパシタンスの影響を受けるためである。換言すれ
ば、メモリーチップの面積が増加することにより制御回
路の信号の伝送距離が長くなって金属配線と基板の面積
が増加するからである。キャパシタンスの問題は、Ｃ＝
Ａ／ｄ［Ａ：金属配線と基板の対向面積、ｄ：対向間
隔］の関係から知り得る。また、ｉ＝Ｃ（ｄｖ／ｄｔ）
及びＰ＝ｉｖの関係式から結局、瞬間的電力消費が増加
することを理解できる。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、サブブロックの選択について周辺回路における電力
消費を抑制できるような半導体メモリー装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、それぞれ複数のサブブロックを有する
第１、第２、第３及び第４の各メインブロックへの分割
構造とされた半導体メモリー装置において、第１ロウア
ドレス信号と第２ロウアドレス信号の入力により、第
１、第２、第３及び第４の各メインブロックの何れか一
つを選択するブロック選択手段と、第１ロウアドレス信
号の相補アドレス信号及び第２ロウアドレス信号の相補
アドレス信号の入力により、第１メインブロックについ
て所定個数のサブブロックを選択する複数の第１ブース
ト回路と、第１ロウアドレス信号の相補アドレス信号及
び第２ロウアドレス信号の入力により、第２メインブロ
ックについて所定個数のサブブロックを選択する複数の
第２ブースト回路と、第１ロウアドレス信号及び第２ロ
ウアドレス信号の相補アドレス信号の入力により、第３
メインブロックについて所定個数のサブブロックを選択
する複数の第３ブースト回路と、第１ロウアドレス信号
と第２ロウアドレス信号の入力により、第４メインブロ
ックについて所定個数のサブブロックを選択する複数の
第４ブースト回路と、第２ロウアドレス信号の相補アド
レス信号の入力により、第１及び第３の各メインブロッ
クにおけるサブブロックのワードラインを選択する複数
の第１ロウアドレスプリデコーダと、及び第２ロウアド
レス信号の入力により、第２及び第４メインブロックに
おけるサブブロックのワードラインを選択する複数の第
２ロウアドレスプリデコーダとを設けるもとのしてい
る。
【００１２】
【作用】このような構成とすることにより、先ず複数の
メインブロックから何れか一つを選択し、この選択され
たメーンブロックについてのサブブロックのみを活性化
させることができる。従って、周辺回路も当該メインブ
ロックついてのみ駆動させるだけで済むので、周辺回路
の駆動についての電力消費を低減させることができる。
【００１３】
【実施例】以下本発明の一実施例について説明する。図
１は本発明におけるサブブロックの選択の一例を示す。
この図は、左上のメインブロックＵＬＡのみが選択さ
れ、このメインブロックＵＬＡにおけるサブブロックＳ
Ｂ１〜ＳＢ３２の中からサブブロックＳＢ１、ＳＢ５、
ＳＢ９、ＳＢ１３、ＳＢ１７、ＳＢ２１、ＳＢ２５及び
ＳＢ２９のみが活性化される状態を示す。
【００１４】図２は、４個のメインブロックＵＬＡ、Ｕ
ＲＡ、ＬＬＡ、ＬＲＡの内の一つのメインブロックが選
択される状態を示す。即ち、図２の回路では、ロウアド
レス信号ＲＡ８〜ＲＡ１２及びカラムアドレス信号ＣＡ
１１〜ＣＡ１２を利用し、ブロック選択手段３１、３
２、３３、３４を通じて各メインブロックが選択され
る。尚、図２中には示されていないが、各ロウアドレス
信号ＲＡ１２、ＲＡ１１、ＲＡ１０、ＲＡ９、ＲＡ８及
びカラムアドレス信号ＣＡ１２、ＣＡ１１は、各々相補
的なアドレス信号を有する。
【００１５】ブロック選択手段３１〜３４の各々に入力
されるロウアドレス信号の組合せについては、図３〜図
６により詳細な実施方法が図示されている。ここでは、
ロウアドレス信号ＲＡ１０、ＲＡ１０（反転）、ＲＡ１
１、ＲＡ１１（反転）を用いることにより、４つの異な
った論理的組合せを作ることができる。
【００１６】即ち、図３を参照すると、ロウアドレス信
号ＲＡ１０（反転）とＲＡ１１（反転）が“ハイ”状態
になると、ＡＮＤゲート３１ａ〜３１ｅが全てエネーブ
ル状態になり、この結果、左上のメインブロックＵＬＡ
における３２（＝２5 ）個のサブブロックの内の何れか
一つをカラムアドレス信号ＣＡ１２／ＣＡ１２（反
転）、ＣＡ１１／ＣＡ１１（反転）及びロウアドレス信
号ＲＡ１２／ＲＡ１２（反転）、ＲＡ９／ＲＡ９（反
転）、ＲＡ８／ＲＡ８（反転）に応じて任意に選択でき
る状態となる。つまり、各ＡＮＤゲート３１ａ〜３１ｅ
の出力信号ＣＡ１２ＵＬ、ＣＡ１１ＵＬ、ＲＡ１２Ｕ
Ｌ、ＲＡ９ＵＬ及びＲＡ８ＵＬは、その論理的組合せに
より、サブブロックの選択用である３２個のサブブロッ
ク選択信号を発生可能となる。
【００１７】同様に、図４においてはロウアドレス信号
ＲＡ１０（反転）、ＲＡ１１によって右上のメインブロ
ックＵＲＡが選択される。即ち、ロウアドレス信号ＲＡ
１０（反転）、ＲＡ１１がエネイブルされると、ＡＮＤ
ゲート３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅに入力
されるアドレス信号（図３のものと同一である）により
右上のメインブロックＵＲＡの３２個のサブブロックの
中から所望のサブブロックを任意に選択することができ
る。
【００１８】さらに、図５の場合、つまり左下のメイン
ブロックＬＬＡを選択する場合には、ロウアドレス信号
ＲＡ１０、ＲＡ１１（反転）を使用し、右下のメインブ
ロックＬＲＡを選択する図６の場合には、ロウアドレス
信号ＲＡ１０、ＲＡ１１を使用する。このようなデコー
ディング過程は下記の表１から容易に理解することがで
きる。
【００１９】
【表１】
【００２０】ここで、メインブロック選択のためのロウ
アドレス信号は、ＲＡ１０とＲＡ１１に限定されもので
なく、他のロウアドレス信号の使用も勿論可能である。
【００２１】図７は、上述の本発明によるメインブロッ
ク及びサブブロックの活性化方式に適合するように設計
された周辺回路についての実施例を示す。
【００２２】各メインブロックＵＬＡ、ＵＲＡ、ＬＬ
Ａ、ＬＲＡは、それぞれブースト回路４１、４２、４
３、４４を備えている。また、左側のメインブロックＵ
ＬＡ、ＬＬＡ及び右側のメインブロックＵＲＡ、ＬＲＡ
それぞれにおける各ワードラインは、各々一つのロウア
ドレスデコーダ４７、４８を共有する。これらロウアド
レスデコーダ４７及び４８は、それぞれロウアドレスプ
リデコーダ４５、４６の出力信号を受ける。図７中には
示されていないが、ロウアドレス信号ＲＡ０〜ＲＡ１１
は、各々相補的なアドレス信号ＲＡ０（反転）〜ＲＡ１
１（反転）を持っている。
【００２３】ブースト回路４１、４３は、それぞれブー
ストクロックゼネレータ５０、５１を備えており、この
ブーストクロックゼネレータ５０、５１で出力されるブ
ーストクロックの制御により、入力されるロウアドレス
信号をＮＯＲ論理でデコーディングして該当するメイン
ブロックに印加する。ここで、ブースト回路４１、４
２、４３、４４及びロウアドレスプリデコーダ４５、４
６それぞれにおけるＮＯＲゲート４１ａ、４２ａ、４３
ａ、４４ａ及びＡＮＤゲート４５ａ、４５ｂ、４５ｃ、
４６ａ、４６ｂ、４６ｃは、各々に入力されるロウアド
レス信号を所定の論理的組合せ（ロジックコンビネーシ
ョン）にデコードするためのものである。そして実際的
には、ＮＯＲゲート４１ａ、４２ａ、４３ａ、４４ａ
は、各々、８個のＮＯＲゲートから構成され、これら８
個のＮＯＲゲートから８個の出力信号がワードライン駆
動信号として出力される。即ち、２8 ＝２５６の組合せ
が得られ、各ブースト回路は、２５６本のワードライン
を持つ一つのサブブロックを制御又は選択することがで
きる。つまり、一つのサブブロックに対し一つのブース
ト回路が対応することになるものである。
【００２４】参考までに、図９及び図１のメモリーアレ
イの一つのサブブロックは、５１２本のワードライン
（ダミワードラインも含む）及び１０９６本のビットラ
イン（冗長ビットライン７２本を含む）を持ち、５１２
Ｋｂｉｔｓ（１Ｋｂｉｔｓ＝１０２４ｂｉｔｓ）ビット
の容量を持っている。従って、一つのメインブロックは
５１２Ｋ×３２＝２Ｋ×２×２×２＝１６Ｍｂｉｔｓの
容量を持ち、４個のメインブロックで合計１６Ｍ×４＝
６４Ｍｂｉｔｓのメモリー容量を持っている。さらに、
各ロウアドレスプリデコーダ４５、４６は、各々１０種
のロウアドレス信号が入力されるので、２10＝１０２４
個の組合せ数を作る。
【００２５】この結果、左のロウアドレスプリデコーダ
４５は、左のメインブロックＵＬＡ及びＬＬＡそれぞれ
のサブブロックについて１０２４本のワードラインを選
択し、右のロウアドレスプリデコーダ４６は、右のメイ
ンブロックＵＲＡ及びＬＲＡそれぞれサブブロックにつ
いて１０２４本のワードラインを選択する。
【００２６】図７には左右に一つずつのロウアドレスデ
コーダ信号４７、４８のみを図示したが、実際には前記
ロウアドレスデコーダ４７、４８と同一の構成を有する
ロウアドレスデコーダが総計１０２４個必要である。ま
た、ロウアドレスプリデコーダ４５、４６のＡＮＤゲー
ト（４５ａ、４６ａ）、（４５ｂ、４６ｂ）及び（４５
ｃ、４６ｃ）についても実際には、それぞれ８個、４
個、及び４個が必要である。
【００２７】左下のメインブロックＬＬＡのサブブロッ
クの選択を担当するＮＯＲゲート４３ａと右下のメイン
ブロックＬＲＡのサブブロックの選択を担当するＮＯＲ
ゲート４４ａを共通に制御するブーストクロックゼネレ
ータ５１は、メインブロックＬＬＡとＬＲＡの選択に共
通に関係するロウアドレス信号ＲＡ１０を入力とする。
また、ＮＯＲゲート４３ａにおける前記８個のＮＯＲゲ
ートは、ロウアドレス信号ＲＡ０、ＲＡ１、ＲＡ２及び
ＲＡ１１（反転）を入力とし、この内のＲＡ１１（反
転）を８個のＮＯＲゲートの共通入力としている。一
方、ＮＯＲゲート４４ａにおける前記８個のＮＯＲゲー
トは、ロウアドレス信号ＲＡ０（反転）、ＲＡ１（反
転）、ＲＡ２（反転）及びＲＡ１１を入力とし、この内
のＲＡ１１を８個のＮＯＲゲートの共通入力としてい
る。
【００２８】さらに、左のメインブロックＵＬＡ、ＬＬ
Ａに対応するロウアドレスデコーダ４７の制御用である
左のロウアドレスプリデコーダ４５を構成するＡＮＤゲ
ート４５ａ、４５ｂ及び４５ｃは、サブブロックデコー
ディング用のロウアドレス信号〔ＲＡ２（反転）、ＲＡ
３（反転）、ＲＡ４（反転）〕、〔ＲＡ５（反転）、Ｒ
Ａ６（反転）〕及び〔ＲＡ７（反転）、ＲＡ８（反
転）〕を各々の入力とし、メインブロックＵＬＡ及びＬ
ＬＡの選択に共通に関係するロウアドレス信号ＲＡ１１
（反転）をそれぞれにおける前記８個、４個、及び４個
のＡＮＤゲートについて共通入力としている。
【００２９】ブースト回路４１、４２、４３、４４とロ
ウアドレスプリデコーダ４５、４６に入力されるロウア
ドレス信号の状態をより詳細に把握するために図８を参
照すると、左上のメインブロックＵＬＡについてのサブ
ブロック選択を担当するＮＯＲゲート４１ａと右上のメ
インブロックＵＲＡについてのサブブロック選択を担当
するＮＯＲゲート４２ａを共通に制御するブーストクロ
ックゼネレータ５０は、メインブロックＵＬＡ及びＵＲ
Ａの選択に共通に関係するロウアドレス信号ＲＡ１０
（反転）を入力とする。
【００３０】また、ＮＯＲゲート４１ａは、左上のメイ
ンブロックＵＬＡの選択に関係するロウアドレス信号Ｒ
Ａ１１（反転）及びサブブロックデコーディングのため
のロウアドレス信号ＲＡ０、ＲＡ１、ＲＡ２を入力とす
る。このＮＯＲゲート４１ａは、前記のように実際的に
は８個のＮＯＲゲートで構成され、この８個のＮＯＲゲ
ートに対し、ロウアドレス信号ＲＡ１１（反転）が共通
入力となり、他の３個のロウアドレス信号ＲＡ０、ＲＡ
１、ＲＡ２が所定の論理的組合せで入力されるようにな
っている。この構造については他のＮＯＲゲート４２
ａ、４３ａ、４４ａも同様である。
【００３１】即ち、右上のメインブロックＵＲＡについ
てのサブブロック選択を担当するＮＯＲゲート４２ａに
は、ＵＲＡの選択に関係するロウアドレス信号ＲＡ１１
が共通に入力され、一つのサブブロックを担当する８個
の組合せを作るために３個のロウアドレス信号ＲＡ０
（反転）、ＲＡ１（反転）、ＲＡ２（反転）が入力され
る。そして、右のメインブロックＵＲＡ、ＬＲＡに対応
するロウアドレスデコーダ４８の制御であるロウアドレ
スプリデコーダ４６を構成するＡＮＤゲート４６ａ、４
６ｂ及び４６ｃは、ロウアドレス信号ＲＡ１１を共通入
力とし、デコーディング用のロウアドレス信号（ＲＡ
２、ＲＡ３、ＲＡ４）、（ＲＡ５、ＲＡ６）及び（ＲＡ
７、ＲＡ８）を各々の入力とする。
【００３２】
【発明の効果】上述のように、本発明は、複数のサブブ
ロックを有する複数のメインブロックへの分割構造とさ
れた半導体メモリー装置について、先ず一つのメインブ
ロックを選択し、この一つのメインブロック内にあるサ
ブブロックのみを活性化させるようにするようにしてい
るので、周辺回路における電力消費を減少させることが
できるという効果がある。
【図面の簡単な説明】
【図１】本発明によるサブブロック選択形態を示す説明
図。
【図２】本発明によりメインブロックを選択する一実施
例の説明図。
【図３】〜
【図６】図２における各ブロックの選択部についての説
明図。
【図７】本発明による半導体メモリー装置の周辺回路の
回路図。
【図８】図７中のロウアドレスプリデコーダ回路及びブ
ースト回路の詳細図。
【図９】従来のサブブロック選択形態についての説明
図。
【図１０】従来のサブブロック選択形態について他の例
についての説明図。
【図１１】従来のサブブロック選択形態について更に他
の例についての説明図。
【符号の説明】
ＳＢ１〜ＳＢ３２ サブブロック ＵＬＡ、ＬＬＡ、ＵＲＡ、ＬＲＡ メインブロック ＲＡ１〜ＲＡ１１ ロウアドレス信号 ３１〜３４ ブロック選択手段 ４１〜４４ ブースト回路 ４５、４６ ロウアドレスプリデコーダ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数のサブブロックを有する第
    １、第２、第３及び第４の各メインブロックへの分割構
    造とされた半導体メモリー装置において、 第１ロウアドレス信号と第２ロウアドレス信号の入力に
    より、第１、第２、第３及び第４の各メインブロックの
    何れか一つを選択するブロック選択手段と、 第１ロウアドレス信号の相補アドレス信号及び第２ロウ
    アドレス信号の相補アドレス信号の入力により、第１メ
    インブロックについて所定個数のサブブロックを選択す
    る複数の第１ブースト回路と、 第１ロウアドレス信号の相補アドレス信号及び第２ロウ
    アドレス信号の入力により、第２メインブロックについ
    て所定個数のサブブロックを選択する複数の第２ブース
    ト回路と、 第１ロウアドレス信号及び第２ロウアドレス信号の相補
    アドレス信号の入力により、第３メインブロックについ
    て所定個数のサブブロックを選択する複数の第３ブース
    ト回路と、 第１ロウアドレス信号と第２ロウアドレス信号の入力に
    より、第４メインブロックについて所定個数のサブブロ
    ックを選択する複数の第４ブースト回路と、 第２ロウアドレス信号の相補アドレス信号の入力によ
    り、第１及び第３の各メインブロックにおけるサブブロ
    ックのワードラインを選択する複数の第１ロウアドレス
    プリデコーダと、 第２ロウアドレス信号の入力により、第２及び第４メイ
    ンブロックにおけるサブブロックのワードラインを選択
    する複数の第２ロウアドレスプリデコーダとを備えたこ
    とを特徴とする半導体メモリー装置。
  2. 【請求項２】 それぞれ複数のサブブロックを有する複
    数のメインブロックへの分割構造とされた半導体メモリ
    ー装置において、 所定のロウアドレス信号の入力により、複数のメインブ
    ロックの何れか一つを選択するブロック選択手段と、 選択されたメインブロックについて所定のロウアドレス
    信号に応答してサブブロックを選択する一群のブースト
    回路と、 所定のロウアドレス信号に応答してディスエーブルされ
    る他の一群のブースト回路とを備えたことを特徴とする
    半導体メモリー装置。
  3. 【請求項３】 他の一群のブースト回路が所定のロウア
    ドレス信号とは異なるロウアドレス信号に応答してエネ
    イブルされる請求項２記載の半導体メモリー装置。
  4. 【請求項４】 選択されたメインブロックにおけるサブ
    ブロックのワードラインを所定のロウアドレス信号に応
    答して選択する一群のデコーディング手段と、 所定のロウアドレス信号に応答してディスエーブルされ
    る他の一群のデコーディング手段とをさらに備えた請求
    項２記載の半導体メモリー装置。
JP4216949A 1991-08-14 1992-08-14 ブロック選択機能を有する低消費電力形半導体メモリー装置 Expired - Fee Related JPH0713868B2 (ja)

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