JPH0713877A - アービタ - Google Patents
アービタInfo
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- JPH0713877A JPH0713877A JP5179790A JP17979093A JPH0713877A JP H0713877 A JPH0713877 A JP H0713877A JP 5179790 A JP5179790 A JP 5179790A JP 17979093 A JP17979093 A JP 17979093A JP H0713877 A JPH0713877 A JP H0713877A
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- 238000010586 diagram Methods 0.000 description 12
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- Debugging And Monitoring (AREA)
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Abstract
(57)【要約】
【目的】 マルチプロセッサシステムにおいて各プロセ
ッサが別々の電源により動作するとき、電源がオフのプ
ロセッサによる影響を受けない。 【構成】 複数のプロセッサからアクセス要求を受け入
れる一方、プロセッサの駆動用電源状態情報を受け入れ
て電源状態を監視する。もし、プロセッサＢの電源がオ
フになっていれば、プロセッサＢのバス使用要求はマス
ク回路１０によりマスクされて無視され、プロセッサＡ
のバス使用要求のみが処理されてプロセッサＡへのバス
使用許可が出力される。
ッサが別々の電源により動作するとき、電源がオフのプ
ロセッサによる影響を受けない。 【構成】 複数のプロセッサからアクセス要求を受け入
れる一方、プロセッサの駆動用電源状態情報を受け入れ
て電源状態を監視する。もし、プロセッサＢの電源がオ
フになっていれば、プロセッサＢのバス使用要求はマス
ク回路１０によりマスクされて無視され、プロセッサＡ
のバス使用要求のみが処理されてプロセッサＡへのバス
使用許可が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサがそ
れぞれ別々の電源で動作する場合に、これらのプロセッ
サが共有資源へアクセス要求を行なう際、電源がオフさ
れたプロセッサの影響を受けずアクセス要求の調停を行
なうアービタに関する。
れぞれ別々の電源で動作する場合に、これらのプロセッ
サが共有資源へアクセス要求を行なう際、電源がオフさ
れたプロセッサの影響を受けずアクセス要求の調停を行
なうアービタに関する。
【０００２】
【従来の技術】複数のプロセッサが同時に互いに独立に
演算処理を実行できるようにしたマルチプロセッサシス
テムにおいては、資源の有効利用を図るために複数のプ
ロセッサが同時にアクセスすることができる共有資源を
設けている。図２に、このような従来一般のマルチプロ
セッサシステムブロック図を示す。このシステムは、バ
スライン１に対しプロセッサＡとプロセッサＢが接続さ
れ、更にバスライン１にこれらのプロセッサが共有する
共有資源２が接続されている。このような共有資源２を
各プロセッサがアクセスする場合、そのアクセス動作が
衝突しないようにこれらのアクセス要求を調停する必要
がある。この目的のためにアービタ３が設けられる。
演算処理を実行できるようにしたマルチプロセッサシス
テムにおいては、資源の有効利用を図るために複数のプ
ロセッサが同時にアクセスすることができる共有資源を
設けている。図２に、このような従来一般のマルチプロ
セッサシステムブロック図を示す。このシステムは、バ
スライン１に対しプロセッサＡとプロセッサＢが接続さ
れ、更にバスライン１にこれらのプロセッサが共有する
共有資源２が接続されている。このような共有資源２を
各プロセッサがアクセスする場合、そのアクセス動作が
衝突しないようにこれらのアクセス要求を調停する必要
がある。この目的のためにアービタ３が設けられる。
【０００３】このアービタ３はプロセッサＡからバス使
用要求Ａ１を受け付け、プロセッサＢからバス使用要求
Ｂ１を受け付ける。そして、同時にこのようなバス使用
要求を受け付けた場合、いずれか一方のプロセッサに対
してのみバス使用許可Ａ２あるいはバス使用許可Ｂ２を
返す。こうしてバス使用権を得たいずれかのプロセッサ
ＡあるいはプロセッサＢがバスライン１を使用して共有
資源２をアクセスする。
用要求Ａ１を受け付け、プロセッサＢからバス使用要求
Ｂ１を受け付ける。そして、同時にこのようなバス使用
要求を受け付けた場合、いずれか一方のプロセッサに対
してのみバス使用許可Ａ２あるいはバス使用許可Ｂ２を
返す。こうしてバス使用権を得たいずれかのプロセッサ
ＡあるいはプロセッサＢがバスライン１を使用して共有
資源２をアクセスする。
【０００４】
【発明が解決しようとする課題】ところで、上記のよう
なマルチプロセッサシステムにおいて、プロセッサＡと
プロセッサＢとがそれぞれ互いに別々の電源で動作する
場合がある。このような構成のシステムの場合、例えば
プロセッサＢの電源がオフになっていると、本来プロセ
ッサＡのバス使用要求は無条件に受け付けられ、アービ
タ３から直ちにバス使用許可Ａ２が得られるはずであ
る。しかしながら、例えばこのような複数のプロセッサ
のバス使用要求に優先順位を付けて調停を行なうケース
がある。例えばプロセッサＡのバス使用要求をプロセッ
サＢのバス使用要求に対して優先的に受け付けるような
システムにおいては、プロセッサＢの電源がオンであろ
うとオフであろうとプロセッサＡからバス使用要求Ａ１
がアービタ３に向け出力されると、アービタ３からはバ
ス使用許可Ａ２が出される。
なマルチプロセッサシステムにおいて、プロセッサＡと
プロセッサＢとがそれぞれ互いに別々の電源で動作する
場合がある。このような構成のシステムの場合、例えば
プロセッサＢの電源がオフになっていると、本来プロセ
ッサＡのバス使用要求は無条件に受け付けられ、アービ
タ３から直ちにバス使用許可Ａ２が得られるはずであ
る。しかしながら、例えばこのような複数のプロセッサ
のバス使用要求に優先順位を付けて調停を行なうケース
がある。例えばプロセッサＡのバス使用要求をプロセッ
サＢのバス使用要求に対して優先的に受け付けるような
システムにおいては、プロセッサＢの電源がオンであろ
うとオフであろうとプロセッサＡからバス使用要求Ａ１
がアービタ３に向け出力されると、アービタ３からはバ
ス使用許可Ａ２が出される。
【０００５】一方、もしプロセッサＢのバス使用要求を
優先的に受け付けるようなシステム構成となっていた場
合、プロセッサＢの電源がオフになり、プロセッサＢか
ら出力されるバス使用要求が不定になると、プロセッサ
Ａのバス使用要求Ａ１がアービタ３に入力してもアービ
タ３が正常に動作せず、プロセッサＡに対するバス使用
許可Ａ２が得られないことがある。
優先的に受け付けるようなシステム構成となっていた場
合、プロセッサＢの電源がオフになり、プロセッサＢか
ら出力されるバス使用要求が不定になると、プロセッサ
Ａのバス使用要求Ａ１がアービタ３に入力してもアービ
タ３が正常に動作せず、プロセッサＡに対するバス使用
許可Ａ２が得られないことがある。
【０００６】図３に、従来のアービタ結線図を示す。こ
の図に示すアンドゲート５は、バス使用要求調停のため
に設けられたものである。なお、この回路はプロセッサ
Ａのバス使用要求Ａ１とプロセッサＢのバス使用要求Ｂ
１を受け入れ、これらを調停してプロセッサＡへのバス
使用許可Ａ２とプロセッサＢへのバス使用許可Ｂ２を生
成する回路である。なお、この回路はプロセッサＢのバ
ス使用要求Ｂ１を優先して受け付ける構成となってい
る。即ち、プロセッサＢのバス使用要求Ｂ１が“０”の
場合には、アンドゲート５は常に開放されており、プロ
セッサＡのバス使用要求Ａ１がそのまま受け付けられ、
プロセッサＡへのバス使用許可Ａ２となって出力され
る。一方、プロセッサＢのバス使用要求Ｂ１が“０”か
ら“１”になるとアンドゲート５は閉じられ、プロセッ
サＡのバス使用要求Ａ１の内容如何に関わらず、プロセ
ッサＢのバス使用要求Ｂ１が受け付けられてプロセッサ
Ｂへのバス使用許可Ｂ２となる。
の図に示すアンドゲート５は、バス使用要求調停のため
に設けられたものである。なお、この回路はプロセッサ
Ａのバス使用要求Ａ１とプロセッサＢのバス使用要求Ｂ
１を受け入れ、これらを調停してプロセッサＡへのバス
使用許可Ａ２とプロセッサＢへのバス使用許可Ｂ２を生
成する回路である。なお、この回路はプロセッサＢのバ
ス使用要求Ｂ１を優先して受け付ける構成となってい
る。即ち、プロセッサＢのバス使用要求Ｂ１が“０”の
場合には、アンドゲート５は常に開放されており、プロ
セッサＡのバス使用要求Ａ１がそのまま受け付けられ、
プロセッサＡへのバス使用許可Ａ２となって出力され
る。一方、プロセッサＢのバス使用要求Ｂ１が“０”か
ら“１”になるとアンドゲート５は閉じられ、プロセッ
サＡのバス使用要求Ａ１の内容如何に関わらず、プロセ
ッサＢのバス使用要求Ｂ１が受け付けられてプロセッサ
Ｂへのバス使用許可Ｂ２となる。
【０００７】即ち、プロセッサＢの電源がオフになり、
プロセッサＢのバス使用要求Ｂ１のレベルが“０”か
“１”か不明確であったり、その中間的な値で外部雑音
により変化するようであればゲート５が無秩序に開閉
し、プロセッサＡへのバス使用許可Ａ２が正常に出力さ
れなくなる。従って、プロセッサＡのバス使用要求Ａ１
が受け付けられないといった問題も生じていた。
プロセッサＢのバス使用要求Ｂ１のレベルが“０”か
“１”か不明確であったり、その中間的な値で外部雑音
により変化するようであればゲート５が無秩序に開閉
し、プロセッサＡへのバス使用許可Ａ２が正常に出力さ
れなくなる。従って、プロセッサＡのバス使用要求Ａ１
が受け付けられないといった問題も生じていた。
【０００８】本発明は以上の点に着目してなされたもの
で、マルチプロセッサシステムにおいて各プロセッサが
別々の電源により動作するとき、電源がオフのプロセッ
サによる影響を受けることなくアクセス要求を調停でき
るアービタを提供することを目的とするものである。
で、マルチプロセッサシステムにおいて各プロセッサが
別々の電源により動作するとき、電源がオフのプロセッ
サによる影響を受けることなくアクセス要求を調停でき
るアービタを提供することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明のアービタは、そ
れぞれ別々の電源で動作する複数のプロセッサの共有資
源へのアクセス要求を調停するものであって、いずれか
のプロセッサの駆動用電源がオフの場合に、該当するプ
ロセッサから入力するアクセス要求信号を無条件でマス
クするマスク回路を備えたことを特徴とするものであ
る。
れぞれ別々の電源で動作する複数のプロセッサの共有資
源へのアクセス要求を調停するものであって、いずれか
のプロセッサの駆動用電源がオフの場合に、該当するプ
ロセッサから入力するアクセス要求信号を無条件でマス
クするマスク回路を備えたことを特徴とするものであ
る。
【００１０】
【作用】このアービタは、複数のプロセッサからアクセ
ス要求を受け入れる一方、プロセッサの駆動用電源状態
情報を受け入れて電源状態を監視する。もし、プロセッ
サＢの電源がオフになっていれば、プロセッサＢのバス
使用要求はマスク回路によりマスクされて無視され、プ
ロセッサＡのバス使用要求のみが処理されてプロセッサ
Ａへのバス使用許可が出力される。
ス要求を受け入れる一方、プロセッサの駆動用電源状態
情報を受け入れて電源状態を監視する。もし、プロセッ
サＢの電源がオフになっていれば、プロセッサＢのバス
使用要求はマスク回路によりマスクされて無視され、プ
ロセッサＡのバス使用要求のみが処理されてプロセッサ
Ａへのバス使用許可が出力される。
【００１１】
【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のアービタ実施例結線図であ
る。この図のアービタは、プロセッサＡとプロセッサＢ
のバス使用要求Ａ１、Ｂ１を調停するために設けられた
ものである。このアービタにはプロセッサＡのバス使用
要求Ａ１とプロセッサＢのバス使用要求Ｂ１とを調停す
るためのアンドゲート１１が設けられている。更に、こ
のアービタには、後で説明するように動作し、プロセッ
サＢの電源オフの場合にプロセッサＢのバス使用要求Ｂ
１を無条件でマスクするためのマスク回路１０が設けら
れている。このマスク回路１０は２個のアンドゲート１
２、１３と１個のオアゲート１４により構成される。な
お、マスク回路１０にはプロセッサＢの駆動用電源状態
情報ＢＢが入力するよう構成されている。更に、このア
ービタからは、プロセッサＡへのバス使用許可Ａ２、あ
るいはプロセッサＢへのバス使用許可Ｂ２が出力される
構成となっている。
明する。図１は、本発明のアービタ実施例結線図であ
る。この図のアービタは、プロセッサＡとプロセッサＢ
のバス使用要求Ａ１、Ｂ１を調停するために設けられた
ものである。このアービタにはプロセッサＡのバス使用
要求Ａ１とプロセッサＢのバス使用要求Ｂ１とを調停す
るためのアンドゲート１１が設けられている。更に、こ
のアービタには、後で説明するように動作し、プロセッ
サＢの電源オフの場合にプロセッサＢのバス使用要求Ｂ
１を無条件でマスクするためのマスク回路１０が設けら
れている。このマスク回路１０は２個のアンドゲート１
２、１３と１個のオアゲート１４により構成される。な
お、マスク回路１０にはプロセッサＢの駆動用電源状態
情報ＢＢが入力するよう構成されている。更に、このア
ービタからは、プロセッサＡへのバス使用許可Ａ２、あ
るいはプロセッサＢへのバス使用許可Ｂ２が出力される
構成となっている。
【００１２】上記マスク回路１０のアンドゲート１２に
は、プロセッサＢの駆動用電源状態情報ＢＢとプロセッ
サＡのバス使用要求Ａ１とが入力する。また、アンドゲ
ート１３にはプロセッサＢの駆動用電源状態情報ＢＢを
反転した信号とプロセッサＡのバス使用要求Ａ１が入力
する。更に、調停用のアンドゲート１１にはアンドゲー
ト１３の出力とプロセッサＢのバス使用要求Ｂ１を反転
した信号が入力する。また、オアゲート１４にはアンド
ゲート１２の出力とアンドゲート１１の出力が入力す
る。プロセッサＡへのバス使用許可Ａ２はオアゲート１
４の出力とされる。また、プロセッサＢへのバス使用許
可Ｂ２は、プロセッサＢのバス使用要求をそのまま利用
する。上記のような回路は、プロセッサＢのバス使用要
求Ｂ１がプロセッサＡのバス使用要求Ａ１に優先して受
け付けられるような調停回路を構成している。
は、プロセッサＢの駆動用電源状態情報ＢＢとプロセッ
サＡのバス使用要求Ａ１とが入力する。また、アンドゲ
ート１３にはプロセッサＢの駆動用電源状態情報ＢＢを
反転した信号とプロセッサＡのバス使用要求Ａ１が入力
する。更に、調停用のアンドゲート１１にはアンドゲー
ト１３の出力とプロセッサＢのバス使用要求Ｂ１を反転
した信号が入力する。また、オアゲート１４にはアンド
ゲート１２の出力とアンドゲート１１の出力が入力す
る。プロセッサＡへのバス使用許可Ａ２はオアゲート１
４の出力とされる。また、プロセッサＢへのバス使用許
可Ｂ２は、プロセッサＢのバス使用要求をそのまま利用
する。上記のような回路は、プロセッサＢのバス使用要
求Ｂ１がプロセッサＡのバス使用要求Ａ１に優先して受
け付けられるような調停回路を構成している。
【００１３】図４に、図１に示したような本発明のアー
ビタを使用したマルチプロセッサシステムのブロック図
を示す。図に示すように、このシステムはプロセッサＡ
とプロセッサＢにより構成される。プロセッサＡはバス
２１に接続され、このバス２１にはプロセッサＡとプロ
セッサＢが共有する共有資源２２が接続されている。ま
た、プロセッサＢはバス３１に接続され、このバス３１
にはプロセッサＡとプロセッサＢが共有する共有資源３
２が接続されている。このシステムは、Ａ電源動作ブロ
ック２０とＢ電源動作ブロック３０とに分かれており、
それぞれ別の電源により駆動される構成となっている。
なお、バス２１とバス３１はドライバ／レシーバ２３に
より接続され、互いに電源がオフの場合に影響を受けな
い構成とされている。
ビタを使用したマルチプロセッサシステムのブロック図
を示す。図に示すように、このシステムはプロセッサＡ
とプロセッサＢにより構成される。プロセッサＡはバス
２１に接続され、このバス２１にはプロセッサＡとプロ
セッサＢが共有する共有資源２２が接続されている。ま
た、プロセッサＢはバス３１に接続され、このバス３１
にはプロセッサＡとプロセッサＢが共有する共有資源３
２が接続されている。このシステムは、Ａ電源動作ブロ
ック２０とＢ電源動作ブロック３０とに分かれており、
それぞれ別の電源により駆動される構成となっている。
なお、バス２１とバス３１はドライバ／レシーバ２３に
より接続され、互いに電源がオフの場合に影響を受けな
い構成とされている。
【００１４】また、プロセッサＡのバス使用要求Ａ１と
プロセッサＢのバス使用要求Ｂ１とを調停するために、
アービタ２４が設けられている。なお、このアービタ２
４はＡ電源動作ブロック２０に含まれており、プロセッ
サＡと同一の電源により駆動されるものとする。また、
Ａ電源動作ブロック２０には電源制御部２５が設けられ
ており、この電源制御部２５はＡ電源動作ブロック２０
とＢ電源動作ブロック３０の駆動用電源のオンオフを制
御する一方、プロセッサＢの駆動用電源状態情報ＢＢを
アービタ２４に出力する構成となっている。
プロセッサＢのバス使用要求Ｂ１とを調停するために、
アービタ２４が設けられている。なお、このアービタ２
４はＡ電源動作ブロック２０に含まれており、プロセッ
サＡと同一の電源により駆動されるものとする。また、
Ａ電源動作ブロック２０には電源制御部２５が設けられ
ており、この電源制御部２５はＡ電源動作ブロック２０
とＢ電源動作ブロック３０の駆動用電源のオンオフを制
御する一方、プロセッサＢの駆動用電源状態情報ＢＢを
アービタ２４に出力する構成となっている。
【００１５】即ち、図４に示すシステムは、例えば電源
制御部２５に設けられた図示しない制御盤等を用いて、
Ａ電源動作ブロック２０とＢ電源動作ブロック３０の電
源を別々に投入する。この場合に、電源制御部２５はＢ
電源をオンしている場合には“１”、オフしている場合
には“０”という内容の駆動用電源状態情報ＢＢをアー
ビタ２４に出力する構成となっている。アービタ２４の
回路構成は図１に示したとおりのものである。なお、Ａ
電源動作ブロックは、システム動作中常にオンとされて
おり、Ｂ電源動作ブロックは任意のタイミングで電源が
オンオフされる構成となっている。
制御部２５に設けられた図示しない制御盤等を用いて、
Ａ電源動作ブロック２０とＢ電源動作ブロック３０の電
源を別々に投入する。この場合に、電源制御部２５はＢ
電源をオンしている場合には“１”、オフしている場合
には“０”という内容の駆動用電源状態情報ＢＢをアー
ビタ２４に出力する構成となっている。アービタ２４の
回路構成は図１に示したとおりのものである。なお、Ａ
電源動作ブロックは、システム動作中常にオンとされて
おり、Ｂ電源動作ブロックは任意のタイミングで電源が
オンオフされる構成となっている。
【００１６】図５に、本発明のアービタの入出力論理説
明図を示す。上記のような図１及び図４に示した構成の
本発明のアービタは、この図に示すような論理に従って
動作する。なお、この図において、プロセッサの各バス
使用要求がある場合は、信号の内容が“１”、無い場合
は信号の内容が“０”、不定の場合には信号の内容を
“Ｘ”と表した。また、プロセッサＢの電源状態情報
は、プロセッサＢがオンの場合は“０”、オフの場合は
“１”と表した。
明図を示す。上記のような図１及び図４に示した構成の
本発明のアービタは、この図に示すような論理に従って
動作する。なお、この図において、プロセッサの各バス
使用要求がある場合は、信号の内容が“１”、無い場合
は信号の内容が“０”、不定の場合には信号の内容を
“Ｘ”と表した。また、プロセッサＢの電源状態情報
は、プロセッサＢがオンの場合は“０”、オフの場合は
“１”と表した。
【００１７】まず、この図のケース（１）の場合は、プ
ロセッサＡもプロセッサＢもバス使用要求がなく、プロ
セッサＢが電源オンの状態を示す。この場合には、図１
に示すアンドゲート１２、１３の出力は“０”となり、
アンドゲート１１の出力も“０”となるため、プロセッ
サＡへのバス使用許可Ａ２とプロセッサＢへのバス使用
許可Ｂ２がいずれも“０”となる。また、図５の（２）
に示す例では、プロセッサＢの電源がオンであって、プ
ロセッサＢのバス使用要求が“１”となっている。この
場合には、図１に示すアンドゲート１１は閉じた状態に
なり、またプロセッサＢの駆動用電源状態情報も“０”
のため、オアゲート１４の出力は“０”となり、プロセ
ッサＢへのバス使用許可Ｂ２のみが“１”となる。
ロセッサＡもプロセッサＢもバス使用要求がなく、プロ
セッサＢが電源オンの状態を示す。この場合には、図１
に示すアンドゲート１２、１３の出力は“０”となり、
アンドゲート１１の出力も“０”となるため、プロセッ
サＡへのバス使用許可Ａ２とプロセッサＢへのバス使用
許可Ｂ２がいずれも“０”となる。また、図５の（２）
に示す例では、プロセッサＢの電源がオンであって、プ
ロセッサＢのバス使用要求が“１”となっている。この
場合には、図１に示すアンドゲート１１は閉じた状態に
なり、またプロセッサＢの駆動用電源状態情報も“０”
のため、オアゲート１４の出力は“０”となり、プロセ
ッサＢへのバス使用許可Ｂ２のみが“１”となる。
【００１８】次に、（３）の例では、プロセッサＡのバ
ス使用要求が“１”となり、プロセッサＢのバス使用要
求が“０”となっている。この場合には、アンドゲート
１１はプロセッサＢのバス使用要求Ｂ１によって常に開
放状態となり、プロセッサＡのバス使用要求Ａ１がアン
ドゲート１３及びアンドゲート１１とオアゲート１４を
通って出力される。この結果、プロセッサＡへのバス使
用許可Ａ２が“１”となる。なお、この場合、プロセッ
サＢの駆動用電源状態情報は“０”であるからアンドゲ
ート１３は開放されており、プロセッサＡのバス使用要
求Ａ１はそのままアンドゲート１３を通過する。
ス使用要求が“１”となり、プロセッサＢのバス使用要
求が“０”となっている。この場合には、アンドゲート
１１はプロセッサＢのバス使用要求Ｂ１によって常に開
放状態となり、プロセッサＡのバス使用要求Ａ１がアン
ドゲート１３及びアンドゲート１１とオアゲート１４を
通って出力される。この結果、プロセッサＡへのバス使
用許可Ａ２が“１”となる。なお、この場合、プロセッ
サＢの駆動用電源状態情報は“０”であるからアンドゲ
ート１３は開放されており、プロセッサＡのバス使用要
求Ａ１はそのままアンドゲート１３を通過する。
【００１９】次に、図５（４）のケースでは、プロセッ
サＡのバス使用要求とプロセッサＢのバス使用要求が共
に“１”となっている。この場合、アンドゲート１１は
プロセッサＢのバス使用要求Ｂ１により常に閉じられ、
プロセッサＢへのバス使用許可Ｂ２は内容が“１”とな
る。一方、プロセッサＢの駆動用電源状態情報が“０”
のためアンドゲート１２も閉じた状態となり、プロセッ
サＡのバス使用要求Ａ１はオアゲート１４に達しない。
従って、プロセッサＡへのバス使用許可Ａ２は“０”の
ままとなり、プロセッサＢのバス使用要求Ｂ１が優先的
に受け付けられる。
サＡのバス使用要求とプロセッサＢのバス使用要求が共
に“１”となっている。この場合、アンドゲート１１は
プロセッサＢのバス使用要求Ｂ１により常に閉じられ、
プロセッサＢへのバス使用許可Ｂ２は内容が“１”とな
る。一方、プロセッサＢの駆動用電源状態情報が“０”
のためアンドゲート１２も閉じた状態となり、プロセッ
サＡのバス使用要求Ａ１はオアゲート１４に達しない。
従って、プロセッサＡへのバス使用許可Ａ２は“０”の
ままとなり、プロセッサＢのバス使用要求Ｂ１が優先的
に受け付けられる。
【００２０】一方、（５）及び（６）のケースでは、プ
ロセッサＢのバス使用要求がハイレベルかロウレベルか
不明の状態になっている。このとき、プロセッサＢの駆
動用電源状態情報は“１”となる。従って、ゲート１２
は常に開放され、ゲート１３は常に閉じられた状態とな
る。その結果、プロセッサＡのバス使用要求Ａ１は無条
件にアンドゲート１２とオアゲート１４を通過し、プロ
セッサＡへのバス使用許可Ａ２として出力される。従っ
て、プロセッサＢのバス使用要求Ｂ１の内容如何に関わ
らずプロセッサＡのバス使用要求がそのまま受け付けら
れる。
ロセッサＢのバス使用要求がハイレベルかロウレベルか
不明の状態になっている。このとき、プロセッサＢの駆
動用電源状態情報は“１”となる。従って、ゲート１２
は常に開放され、ゲート１３は常に閉じられた状態とな
る。その結果、プロセッサＡのバス使用要求Ａ１は無条
件にアンドゲート１２とオアゲート１４を通過し、プロ
セッサＡへのバス使用許可Ａ２として出力される。従っ
て、プロセッサＢのバス使用要求Ｂ１の内容如何に関わ
らずプロセッサＡのバス使用要求がそのまま受け付けら
れる。
【００２１】本発明は以上の実施例に限定されない。上
記の実施例は、プロセッサＢのバス使用要求をプロセッ
サＡのバス使用要求に優先して受け付けるシステムを示
した。しかしながら、複数のプロセッサが存在する場
合、各プロセッサの使用要求を、その要求タイミングに
応じて最先のものを受け付けるよう調停する回路はよく
知られている。このような回路に対し本発明を適用する
には、次のような構成を採用する。図６は、本発明のア
ービタの他の実施例ブロック図を示す。この図には、一
般的な優先度のない調停用回路３７の直前に、図に示す
ような２個のアンドゲート３５、３６を使用したマスク
回路１５を設けた。このマスク回路１５のアンドゲート
３５には、プロセッサＡのバス使用要求Ａ１とプロセッ
サＡの駆動用電源状態情報ＡＡを反転した信号が入力す
る。また、アンドゲート３６にはプロセッサＢの駆動用
電源状態情報ＢＢを反転した信号と、プロセッサＢのバ
ス使用要求Ｂ１が入力する。
記の実施例は、プロセッサＢのバス使用要求をプロセッ
サＡのバス使用要求に優先して受け付けるシステムを示
した。しかしながら、複数のプロセッサが存在する場
合、各プロセッサの使用要求を、その要求タイミングに
応じて最先のものを受け付けるよう調停する回路はよく
知られている。このような回路に対し本発明を適用する
には、次のような構成を採用する。図６は、本発明のア
ービタの他の実施例ブロック図を示す。この図には、一
般的な優先度のない調停用回路３７の直前に、図に示す
ような２個のアンドゲート３５、３６を使用したマスク
回路１５を設けた。このマスク回路１５のアンドゲート
３５には、プロセッサＡのバス使用要求Ａ１とプロセッ
サＡの駆動用電源状態情報ＡＡを反転した信号が入力す
る。また、アンドゲート３６にはプロセッサＢの駆動用
電源状態情報ＢＢを反転した信号と、プロセッサＢのバ
ス使用要求Ｂ１が入力する。
【００２２】このような回路によれば、例えばプロセッ
サＡとプロセッサＢの駆動用電源状態情報が“０”の場
合には２個のアンドゲート３５、３６がいずれも開放さ
れ、調停用回路３７に両方のプロセッサのバス使用要求
が入力する。従って、これらの要求が通常どおり調停さ
れてバス使用許可が生成される。一方、例えばプロセッ
サＢの駆動用電源状態情報ＢＢが“１”の場合にはアン
ドゲート３６が閉じられ、プロセッサＢのバス使用要求
Ｂ１はマスク回路１５を通過することができない。従っ
て、調停用回路３７にはプロセッサＡのバス使用要求Ａ
１のみが入力して、そのバス使用許可が生成される。こ
のような構成によっても、プロセッサＢの駆動用電源が
オンの場合とオフの場合に応じて、そのバス使用要求の
調停が可能となる。
サＡとプロセッサＢの駆動用電源状態情報が“０”の場
合には２個のアンドゲート３５、３６がいずれも開放さ
れ、調停用回路３７に両方のプロセッサのバス使用要求
が入力する。従って、これらの要求が通常どおり調停さ
れてバス使用許可が生成される。一方、例えばプロセッ
サＢの駆動用電源状態情報ＢＢが“１”の場合にはアン
ドゲート３６が閉じられ、プロセッサＢのバス使用要求
Ｂ１はマスク回路１５を通過することができない。従っ
て、調停用回路３７にはプロセッサＡのバス使用要求Ａ
１のみが入力して、そのバス使用許可が生成される。こ
のような構成によっても、プロセッサＢの駆動用電源が
オンの場合とオフの場合に応じて、そのバス使用要求の
調停が可能となる。
【００２３】
【発明の効果】以上説明した本発明のアービタは、それ
ぞれ別々の電源で動作する複数のプロセッサがある場合
に、プロセッサの駆動用電源状態情報を受け入れ、各プ
ロセッサのアクセス要求をそのプロセッサの駆動用電源
がオフの場合に無条件でマスクするマスク回路を設ける
ようにしたので、電源がオフの場合にそのプロセッサか
ら出力される不安定なアクセス要求信号に乱されること
なく、アクセス要求の調停を行なうことが可能である。
ぞれ別々の電源で動作する複数のプロセッサがある場合
に、プロセッサの駆動用電源状態情報を受け入れ、各プ
ロセッサのアクセス要求をそのプロセッサの駆動用電源
がオフの場合に無条件でマスクするマスク回路を設ける
ようにしたので、電源がオフの場合にそのプロセッサか
ら出力される不安定なアクセス要求信号に乱されること
なく、アクセス要求の調停を行なうことが可能である。
【図１】本発明のアービタ実施例結線図である。
【図２】従来一般のマルチプロセッサシステムブロック
図である。
図である。
【図３】従来のアービタ結線図である。
【図４】本発明のアービタ使用例ブロック図である。
【図５】本発明のアービタの入出力論理説明図である。
【図６】本発明のアービタの他の実施例ブロック図であ
る。
る。
１０ マスク回路 １１、１２、１３ アンドゲート １４ オアゲート Ａ１ プロセッサＡのバス使用要求 Ｂ１ プロセッサＢのバス使用要求 Ａ２ プロセッサＡへのバス使用許可 Ｂ２ プロセッサＢへのバス使用許可 ＢＢ プロセッサＢの駆動用電源状態情報
Claims (1)
- 【請求項１】 それぞれ別々の電源で動作する複数のプ
ロセッサの共有資源へのアクセス要求を調停するもので
あって、 いずれかのプロセッサの駆動用電源がオフの場合に、該
当するプロセッサから入力するアクセス要求信号を無条
件でマスクするマスク回路を備えたことを特徴とするア
ービタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179790A JPH0713877A (ja) | 1993-06-25 | 1993-06-25 | アービタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179790A JPH0713877A (ja) | 1993-06-25 | 1993-06-25 | アービタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713877A true JPH0713877A (ja) | 1995-01-17 |
Family
ID=16071942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179790A Pending JPH0713877A (ja) | 1993-06-25 | 1993-06-25 | アービタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356475B1 (en) | 1995-09-08 | 2002-03-12 | Fujitsu Limited | Ferroelectric memory and method of reading out data from the ferroelectric memory |
| WO2020069487A1 (en) * | 2018-09-28 | 2020-04-02 | Hewlett Packard Enterprise Development Lp | Prioritized arbitration using fixed priority arbiter |
-
1993
- 1993-06-25 JP JP5179790A patent/JPH0713877A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356475B1 (en) | 1995-09-08 | 2002-03-12 | Fujitsu Limited | Ferroelectric memory and method of reading out data from the ferroelectric memory |
| WO2020069487A1 (en) * | 2018-09-28 | 2020-04-02 | Hewlett Packard Enterprise Development Lp | Prioritized arbitration using fixed priority arbiter |
| US10929322B2 (en) | 2018-09-28 | 2021-02-23 | Hewlett Packard Enterprise Development Lp | Prioritized arbitration using fixed priority arbiter |
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