JPH07141053A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH07141053A JPH07141053A JP5287901A JP28790193A JPH07141053A JP H07141053 A JPH07141053 A JP H07141053A JP 5287901 A JP5287901 A JP 5287901A JP 28790193 A JP28790193 A JP 28790193A JP H07141053 A JPH07141053 A JP H07141053A
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- JP
- Japan
- Prior art keywords
- clock
- address
- slave
- signal
- cpu
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【構成】 高速の基本クロック信号を基として分周およ
び遅延の組合わせによって複数のシステムクロックを生
成するクロック生成分周遅延回路を設け、中央処理装置
（ＣＰＵ）からのアドレス信号によってその動作サイク
ルのスレーブが何であるかを判定してそのスレーブに対
して最適な周波数またはデューティ比のシステムクロッ
クを選択する。 【効果】 １サイクル実行時間の実行時間を短縮するこ
と可能になり、従ってパソコンシステムの性能を向上さ
せることが可能になる。
び遅延の組合わせによって複数のシステムクロックを生
成するクロック生成分周遅延回路を設け、中央処理装置
（ＣＰＵ）からのアドレス信号によってその動作サイク
ルのスレーブが何であるかを判定してそのスレーブに対
して最適な周波数またはデューティ比のシステムクロッ
クを選択する。 【効果】 １サイクル実行時間の実行時間を短縮するこ
と可能になり、従ってパソコンシステムの性能を向上さ
せることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、パソコンシステムに使
用するクロック発生回路に関する。
用するクロック発生回路に関する。
【０００２】
【従来の技術】パソコンシステムに使用する従来のクロ
ック発生回路は、中央処理装置（ＣＰＵ）の動作実行中
（サイクル実行中）は、クロックの周波数およびデュー
ティ比が一定であるため、スレーブがそのクロックに対
して最適となるように設計している。
ック発生回路は、中央処理装置（ＣＰＵ）の動作実行中
（サイクル実行中）は、クロックの周波数およびデュー
ティ比が一定であるため、スレーブがそのクロックに対
して最適となるように設計している。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のパソコンシステムのクロック発生回路は、ＣＰＵのサ
イクル実行中においてクロックの周波数およびデューテ
ィ比が一定であるため、スレーブがそのクロックに対し
て最適となるように設計しなければならないが、最適設
計が不可能な場合は、パソコンシステムの性能が低下す
るという欠点を有している。また、クロックの規格が変
更されたとき、変更前の規格で設計したスレーブが使用
できなくなることがあるという問題点も有している。
のパソコンシステムのクロック発生回路は、ＣＰＵのサ
イクル実行中においてクロックの周波数およびデューテ
ィ比が一定であるため、スレーブがそのクロックに対し
て最適となるように設計しなければならないが、最適設
計が不可能な場合は、パソコンシステムの性能が低下す
るという欠点を有している。また、クロックの規格が変
更されたとき、変更前の規格で設計したスレーブが使用
できなくなることがあるという問題点も有している。
【０００４】
【課題を解決するための手段】本発明のクロック発生回
路は、高速の基本クロック信号を発生する基本クロック
発生器と、前記基本クロック信号から複数のシステムク
ロックを生成するクロック生成分周遅延回路と、中央処
理装置からのアドレス信号を入力してデコードするアド
レスデコーダと、前記アドレスデコーダのデコード結果
の各アドレスに対応する最適クロックパラメータを格納
するアドレスマップレジスタと、前記アドレスマップレ
ジスタからの情報によって前記複数のシステムクロック
の中の最適な周波数またはデューティ比のシステムクロ
ックを選択するクロック選択回路とを備えている。
路は、高速の基本クロック信号を発生する基本クロック
発生器と、前記基本クロック信号から複数のシステムク
ロックを生成するクロック生成分周遅延回路と、中央処
理装置からのアドレス信号を入力してデコードするアド
レスデコーダと、前記アドレスデコーダのデコード結果
の各アドレスに対応する最適クロックパラメータを格納
するアドレスマップレジスタと、前記アドレスマップレ
ジスタからの情報によって前記複数のシステムクロック
の中の最適な周波数またはデューティ比のシステムクロ
ックを選択するクロック選択回路とを備えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック
図、図２は図１のクロック発生部の詳細を示すブロック
図、図３は図１の実施例の使用法の一例を示すブロック
図、図４は図３の例において、クロック信号の周波数を
最適化した場合の動作を、従来例と比較して示したタイ
ミングチャートで、（ａ）は従来の場合、（ｂ）は図１
の実施例の場合、図５は図３の例において、クロック信
号のデューティ比を最適化した場合の動作を、従来例と
比較して示した示すタイミングチャートで、（ａ）は従
来の場合、（ｂ）は図１の実施例の場合である。
図、図２は図１のクロック発生部の詳細を示すブロック
図、図３は図１の実施例の使用法の一例を示すブロック
図、図４は図３の例において、クロック信号の周波数を
最適化した場合の動作を、従来例と比較して示したタイ
ミングチャートで、（ａ）は従来の場合、（ｂ）は図１
の実施例の場合、図５は図３の例において、クロック信
号のデューティ比を最適化した場合の動作を、従来例と
比較して示した示すタイミングチャートで、（ａ）は従
来の場合、（ｂ）は図１の実施例の場合である。
【０００７】図２において、クロック生成分周遅延回路
５は、基本クロック発生器２（図１参照）からの高速の
基本クロック信号１１を入力し、それを基として分周お
よび遅延の組合わせによって複数のシステムクロック１
４を生成する。アドレスデコーダ７は、中央処理装置
（ＣＰＵ）１（図１参照）からのアドレス信号（ＣＰＵ
アドレス）１２を入力してデコードし、サイクルのスレ
ーブが何であるかを判定した結果を、デコード結果１５
としてアドレスマップレジスタ６に送る。アドレスマッ
プレジスタ６には、各スレーブ４（図１参照）に対する
最適クロックパラメータ情報が格納されており、デコー
ド結果１５をもとに、そのサイクルにおけるスレーブ４
の最適クロックパラメータをクロックパラメータ情報１
６としてクロック選択回路８に送る。クロック選択回路
８は、クロックパラメータ情報１６により、複数のシス
テムクロック１４のなかから最適なクロックを選択して
クロック信号１３をスレーブ４およびＣＰＵ１に送出す
る。クロック生成分周遅延回路５およびアドレスマップ
レジスタ６およびアドレスデコーダ７およびクロック選
択回路８は、クロック発生部３（図１参照）を構成して
いる。
５は、基本クロック発生器２（図１参照）からの高速の
基本クロック信号１１を入力し、それを基として分周お
よび遅延の組合わせによって複数のシステムクロック１
４を生成する。アドレスデコーダ７は、中央処理装置
（ＣＰＵ）１（図１参照）からのアドレス信号（ＣＰＵ
アドレス）１２を入力してデコードし、サイクルのスレ
ーブが何であるかを判定した結果を、デコード結果１５
としてアドレスマップレジスタ６に送る。アドレスマッ
プレジスタ６には、各スレーブ４（図１参照）に対する
最適クロックパラメータ情報が格納されており、デコー
ド結果１５をもとに、そのサイクルにおけるスレーブ４
の最適クロックパラメータをクロックパラメータ情報１
６としてクロック選択回路８に送る。クロック選択回路
８は、クロックパラメータ情報１６により、複数のシス
テムクロック１４のなかから最適なクロックを選択して
クロック信号１３をスレーブ４およびＣＰＵ１に送出す
る。クロック生成分周遅延回路５およびアドレスマップ
レジスタ６およびアドレスデコーダ７およびクロック選
択回路８は、クロック発生部３（図１参照）を構成して
いる。
【０００８】図３は図１の実施例の使用法の一例を示す
ブロック図で、図１のスレーブ４として、メモリ１０お
よびメモリコントローラ９とを接続した例である。
ブロック図で、図１のスレーブ４として、メモリ１０お
よびメモリコントローラ９とを接続した例である。
【０００９】図３において、クロック発生部３は、基本
クロック発生器２から基本クロック信号１１を入力し、
ＣＰＵ１からＣＰＵアドレス１２を入力する。現在のサ
イクルがメモリ１０に対する読出しサイクルであるとき
は、クロック発生部３は、ＣＰＵ１が出力するＣＰＵア
ドレス１２から現サイクルのスレーブがメモリ１０およ
びメモリコントローラ９であることを解析し、スレーブ
がメモリ１０およびメモリコントローラ９に対して最適
なクロック信号１３を選択してメモリコントローラ９に
出力する。メモリコントローラ９は、クロック信号１３
に同期したメモリチップセレクト信号１８をメモリ１０
に出力し、データ１７の読出しを行わせる。
クロック発生器２から基本クロック信号１１を入力し、
ＣＰＵ１からＣＰＵアドレス１２を入力する。現在のサ
イクルがメモリ１０に対する読出しサイクルであるとき
は、クロック発生部３は、ＣＰＵ１が出力するＣＰＵア
ドレス１２から現サイクルのスレーブがメモリ１０およ
びメモリコントローラ９であることを解析し、スレーブ
がメモリ１０およびメモリコントローラ９に対して最適
なクロック信号１３を選択してメモリコントローラ９に
出力する。メモリコントローラ９は、クロック信号１３
に同期したメモリチップセレクト信号１８をメモリ１０
に出力し、データ１７の読出しを行わせる。
【００１０】次に、図３の例の場合における本実施例の
動作について、図４および図５を参照して説明する。
動作について、図４および図５を参照して説明する。
【００１１】図４は、クロック信号の周波数をスレーブ
に合わせて最適化することにより、メモリの読出し性能
を向上させた例である。
に合わせて最適化することにより、メモリの読出し性能
を向上させた例である。
【００１２】図４において、参照符号Ｔs はスタートス
テート、参照符号Ｔc はコマンドステート、参照符号Ｔ
cwはコマンドウエイトステートであり、Ｔs は現在のサ
イクルが何であるかを示し、Ｔc は実行ステートを示
し、ＴcwはＴc でサイクルが終了しない場合に追加され
るステートを示している。
テート、参照符号Ｔc はコマンドステート、参照符号Ｔ
cwはコマンドウエイトステートであり、Ｔs は現在のサ
イクルが何であるかを示し、Ｔc は実行ステートを示
し、ＴcwはＴc でサイクルが終了しない場合に追加され
るステートを示している。
【００１３】図４（ａ）に示すように、従来の方式の場
合は、メモリのデータ確定が遅いため、メモリ読出しサ
イクル（データ１７ａ）がＴc ステートで完了できず、
Ｔcwステートを一つ追加している。このため、データ確
定のためのセットアップ時間２１ａが長くなる。従って
１サイクル実行時間２２ａも長くなる。
合は、メモリのデータ確定が遅いため、メモリ読出しサ
イクル（データ１７ａ）がＴc ステートで完了できず、
Ｔcwステートを一つ追加している。このため、データ確
定のためのセットアップ時間２１ａが長くなる。従って
１サイクル実行時間２２ａも長くなる。
【００１４】これに対して本実施例の場合は、図４
（ｂ）に示すように、クロック信号１３の周波数を適当
に長くすることにより、データ確定のためのセットアッ
プ時間２１をＴc ステートで行い、メモリ読出しサイク
ル（データ１７）をＴc ステートで完了させることがで
きる。従ってＴcwステートを追加する必要がなく、１サ
イクル実行時間２２を短縮時間２３だけ短くすることが
できる。
（ｂ）に示すように、クロック信号１３の周波数を適当
に長くすることにより、データ確定のためのセットアッ
プ時間２１をＴc ステートで行い、メモリ読出しサイク
ル（データ１７）をＴc ステートで完了させることがで
きる。従ってＴcwステートを追加する必要がなく、１サ
イクル実行時間２２を短縮時間２３だけ短くすることが
できる。
【００１５】図５は、クロック信号のデューティ比をス
レーブに合わせて最適化することにより、メモリの読出
し性能を向上させた例である。
レーブに合わせて最適化することにより、メモリの読出
し性能を向上させた例である。
【００１６】図５（ａ）に示すように、従来の方式の場
合は、メモリ読出しサイクル（データ１７ａ）がＴc ス
テートでセットアップを完了できず、Ｔcwステートを一
つ追加しており、データ確定のためのセットアップ時間
２１ｂが長くなっている。従って１サイクル実行時間２
２ｂも長くなっている。
合は、メモリ読出しサイクル（データ１７ａ）がＴc ス
テートでセットアップを完了できず、Ｔcwステートを一
つ追加しており、データ確定のためのセットアップ時間
２１ｂが長くなっている。従って１サイクル実行時間２
２ｂも長くなっている。
【００１７】これに対して本実施例の場合は、メモリチ
ップセレクト信号１８をクロック信号１３の立下りの時
点からアサートしていることから、図５（ｂ）に示すよ
うに、クロック信号１３のハイレベル（“Ｈ”レベル）
とローレベル（“Ｌ”レベル）との比（デューティ比）
を変え（“Ｈ”レベルを短くし、“Ｌ”レベルを長くす
る）ることにより、メモリチップセレクト信号１８のア
サート時点を早くし、データ確定を早く行うことができ
る。このためのセットアップ時間２４をＴc ステート内
とすることができる。従ってＴcwステートを追加する必
要がなく、１サイクル実行時間２５を短縮時間２６だけ
短くすることができる。
ップセレクト信号１８をクロック信号１３の立下りの時
点からアサートしていることから、図５（ｂ）に示すよ
うに、クロック信号１３のハイレベル（“Ｈ”レベル）
とローレベル（“Ｌ”レベル）との比（デューティ比）
を変え（“Ｈ”レベルを短くし、“Ｌ”レベルを長くす
る）ることにより、メモリチップセレクト信号１８のア
サート時点を早くし、データ確定を早く行うことができ
る。このためのセットアップ時間２４をＴc ステート内
とすることができる。従ってＴcwステートを追加する必
要がなく、１サイクル実行時間２５を短縮時間２６だけ
短くすることができる。
【００１８】
【発明の効果】以上説明したように、本発明のクロック
発生回路は、高速の基本クロック信号を基として分周お
よび遅延の組合わせによって複数のシステムクロックを
生成するクロック生成分周遅延回路を設け、中央処理装
置（ＣＰＵ）からのアドレス信号によってその動作サイ
クルのスレーブが何であるかを判定してそのスレーブに
対して最適な周波数またはデューティ比のシステムクロ
ックを選択することにより、１サイクル実行時間の実行
時間を短縮すること可能になり、従ってパソコンシステ
ムの性能を向上させることが可能になるという効果があ
る。
発生回路は、高速の基本クロック信号を基として分周お
よび遅延の組合わせによって複数のシステムクロックを
生成するクロック生成分周遅延回路を設け、中央処理装
置（ＣＰＵ）からのアドレス信号によってその動作サイ
クルのスレーブが何であるかを判定してそのスレーブに
対して最適な周波数またはデューティ比のシステムクロ
ックを選択することにより、１サイクル実行時間の実行
時間を短縮すること可能になり、従ってパソコンシステ
ムの性能を向上させることが可能になるという効果があ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のクロック発生部の詳細を示すブロック図
である。
である。
【図３】図１の実施例の使用法の一例を示すブロック図
である。
である。
【図４】図３の例において、クロック信号の周波数を最
適化した場合の動作を、従来例と比較して示したタイミ
ングチャートで、（ａ）は従来の場合、（ｂ）は図１の
実施例の場合である。
適化した場合の動作を、従来例と比較して示したタイミ
ングチャートで、（ａ）は従来の場合、（ｂ）は図１の
実施例の場合である。
【図５】図３の例において、クロックデューティ比を最
適化した場合の動作を、従来例と比較して示した示すタ
イミングチャートで、（ａ）は従来の場合、（ｂ）は図
１の実施例の場合である。
適化した場合の動作を、従来例と比較して示した示すタ
イミングチャートで、（ａ）は従来の場合、（ｂ）は図
１の実施例の場合である。
１ 中央処理装置（ＣＰＵ） ２ 基本クロック発生器 ３ クロック発生部 ４ スレーブ ５ クロック生成分周遅延回路 ６ アドレスマップレジスタ ７ アドレスデコーダ ８ クロック選択回路 ９ メモリコントローラ １０ スレーブがメモリ １１ 基本クロック信号 １２ アドレス信号（ＣＰＵアドレス） １３ クロック信号 １４ システムクロック １５ デコード結果 １６ クロックパラメータ情報 １７ データ １８ メモリチップセレクト信号 ２１・２１ａ・２１ｂ・２４ セットアップ時間 ２２・２２ａ・２２ｂ・２５ １サイクル実行時間 ２３・２６ 短縮時間
Claims (2)
- 【請求項１】 高速の基本クロック信号を発生する基本
クロック発生器と、前記基本クロック信号から複数のシ
ステムクロックを生成するクロック生成分周遅延回路
と、中央処理装置からのアドレス信号を入力してデコー
ドするアドレスデコーダと、前記アドレスデコーダのデ
コード結果の各アドレスに対応する最適クロックパラメ
ータを格納するアドレスマップレジスタと、前記アドレ
スマップレジスタからの情報によって前記複数のシステ
ムクロックの中の最適な周波数またはデューティ比のシ
ステムクロックを選択するクロック選択回路とを備える
ことを特徴とするクロック発生回路。 - 【請求項２】 高速の基本クロック信号を発生する基本
クロック発生器と、 前記基本クロック信号から複数のシステムクロックを生
成するクロック生成分周遅延回路および中央処理装置か
らのアドレス信号を入力してデコードするアドレスデコ
ーダおよび前記アドレスデコーダのデコード結果の各ア
ドレスに対応する最適クロックパラメータを格納するア
ドレスマップレジスタおよび前記アドレスマップレジス
タからの情報によって前記複数のシステムクロックの中
の最適な周波数またはデューティ比のシステムクロック
を選択するクロック選択回路を有するクロック発生部と
を備えることを特徴とするクロック発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287901A JPH07141053A (ja) | 1993-11-17 | 1993-11-17 | クロック発生回路 |
| US08/325,153 US5432468A (en) | 1993-11-17 | 1994-10-20 | Clock generator circuit for use in a personal computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287901A JPH07141053A (ja) | 1993-11-17 | 1993-11-17 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141053A true JPH07141053A (ja) | 1995-06-02 |
Family
ID=17723190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287901A Pending JPH07141053A (ja) | 1993-11-17 | 1993-11-17 | クロック発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5432468A (ja) |
| JP (1) | JPH07141053A (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505018B2 (ja) * | 1994-11-22 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP3466755B2 (ja) * | 1995-03-08 | 2003-11-17 | キヤノン株式会社 | 電子機器 |
| US5774703A (en) * | 1996-01-05 | 1998-06-30 | Motorola, Inc. | Data processing system having a register controllable speed |
| US5978927A (en) * | 1996-03-05 | 1999-11-02 | Dallas Semiconductor Corporation | Method and system for measuring a maximum and minimum response time of a plurality of devices on a data bus and adapting the timing of read and write time slots |
| US5754867A (en) * | 1996-03-20 | 1998-05-19 | Vlsi Technology, Inc. | Method for optimizing performance versus power consumption using external/internal clock frequency ratios |
| US5768571A (en) * | 1996-08-29 | 1998-06-16 | Vlsi Technology, Inc. | System and method for altering the clock frequency to a logic controller controlling a logic device running at a fixed frequency slower than a computer system running the logic device |
| US6076170A (en) * | 1996-09-16 | 2000-06-13 | Motorola | Method and apparatus for selectively programming access time in a data processor |
| US5867694A (en) * | 1996-10-07 | 1999-02-02 | International Business Machines Corporation | Information handling system including apparatus and method for controlling clock signals operating at different frequencies |
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| AU9604698A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
| US6263448B1 (en) * | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
| US6401167B1 (en) * | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
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| US20080300281A1 (en) * | 1997-12-22 | 2008-12-04 | Jacques Dumas | Inhibition of p38 Kinase Activity Using Aryl and Heteroaryl Substituted Heterocyclic Ureas |
| US7329670B1 (en) * | 1997-12-22 | 2008-02-12 | Bayer Pharmaceuticals Corporation | Inhibition of RAF kinase using aryl and heteroaryl substituted heterocyclic ureas |
| JPH11203421A (ja) * | 1998-01-19 | 1999-07-30 | Oki Electric Ind Co Ltd | 半導体ディスク装置 |
| US20080269265A1 (en) * | 1998-12-22 | 2008-10-30 | Scott Miller | Inhibition Of Raf Kinase Using Symmetrical And Unsymmetrical Substituted Diphenyl Ureas |
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| EP1158985B1 (en) | 1999-01-13 | 2011-12-28 | Bayer HealthCare LLC | OMEGA-CARBOXY ARYL SUBSTITUTED DIPHENYL UREAS AS p38 KINASE INHIBITORS |
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| JP2000356455A (ja) * | 1999-06-17 | 2000-12-26 | Mitsubishi Electric Corp | 半導体機器及び冷蔵庫 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1993
- 1993-11-17 JP JP5287901A patent/JPH07141053A/ja active Pending
-
1994
- 1994-10-20 US US08/325,153 patent/US5432468A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5432468A (en) | 1995-07-11 |
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