JPH07141174A

JPH07141174A - レジスタ装置

Info

Publication number: JPH07141174A
Application number: JP5287939A
Authority: JP
Inventors: Tetsuya Tanaka; 哲也田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-11-17
Filing date: 1993-11-17
Publication date: 1995-06-02
Anticipated expiration: 2014-07-28
Also published as: JP2927160B2

Abstract

(57)【要約】【目的】アドレスでないデータを保持するレジスタの
変更による無駄なプリフェッチを行なうことがないレジ
スタ装置を提供する。【構成】複数のエントリを有し、各エントリに、プロ
セッサの命令実行ユニット２により読みだし、書き込み
可能なデータを保持するフィールド１０と命令実行ユニ
ット２により書き込み可能なポインタ属性を保持するフ
ィールド１１を有するメモリ部９と、メモリ部９へ命令
実行ユニット２からの書き込みがあったことを検出する
制御回路１２と、書き込みが検出されたとき書き込みの
あった前記エントリのデータフィールド１０のデータと
ポインタ属性フィールド１１のポインタ属性を読み出す
手段１０４,１０５と、ポインタ属性がセットされてい
る場合はデータキャッシュメモリ３に対し読みだしデー
タをプリフェッチアドレスとするプリフェッチ要求１０
７を出す手段１３とを有するレジスタ装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサ及び
マイクロコントローラにおけるレジスタ装置に関する。

【０００２】

【従来の技術】従来のレジスタ装置としては、例えば特
開平4-90038号公報に示されている。図３はこの従来の
レジスタ装置を用いたシステムのブロック図であり、図
４は本従来例の動作例を示すプログラムである。１はレ
ジスタ装置、２は命令実行ユニット、３はデータキャッ
シュメモリ、４は主記憶装置であり、９は各エントリに
データを格納するレジスタ装置１のメモリ部、１５は書
き込み検出回路を含んだレジスタ装置１の制御回路であ
り、１００,１０１はそれぞれ命令実行ユニット２から
レジスタ装置１へのアクセスにおけるアクセス要求信
号、リード／ライト信号であり、１０３はメモリ部９の
エントリを選択するためのアドレスバス、１０５はメモ
リ部９に対する読みだし、書き込みを行なうためのデー
タバス、１０７はプリフェッチ要求信号である。また、
１１０は命令実行ユニット２とデータキャッシュメモリ
３の間のデータ転送手段であり、１２０はデータキャッ
シュメモリ３と主記憶装置４の間のデータ転送手段であ
る。以上のように構成された従来のレジスタ装置の動作
を図３に基づいて、図４のプログラム順に説明する。な
お、本従来例におけるレジスタ装置１は４つのレジスタ
を有し、それぞれレジスタr0,r1,r2,r3という名称で呼
ぶものとする。

【０００３】（１）set r0,ADDR レジスタr0にアドレスADDRをセットする命令である。AD
DRは後にレジスタr2に得られるデータの格納されている
アドレスである。この命令により命令実行ユニット２は
アクセス要求信号１００をアサートし、リード／ライト
信号１０１をライトイネーブルにし、アドレスバス１０
３にレジスタr0のアドレスを出力し、データバス１０５
にアドレスADDRの値を出力する。制御回路１５はアクセ
ス要求信号１００がアサートされており、リード／ライ
ト信号１０１がライトイネーブルになっているのでリー
ド／ライト信号２００をライトイネーブルにし、メモリ
部９はアドレスバス１０３により選択されているエント
リにデータバス１０５の値を書き込む。さらに、制御回
路１５はリード／ライト信号２００をリードイネーブル
にしプリフェッチ要求信号１０７をアサートする。メモ
リ部９はリード／ライト信号２００がアサートされてい
るので、アドレスバス１０３により選択されているエン
トリのデータをデータバス１０５に出力する。データキ
ャッシュメモリ３はプリフェッチ要求信号１０７がアサ
ートされるとデータバス（プリフェッチアドレスバス）
１０５をアドレスとしたプリフェッチを行う。プリフェ
ッチは要求されたアドレスがデータキャッシュメモリ３
にない場合、主記憶装置４から読みだしデータキャッシ
ュメモリ３に格納するものである。このことにより、ア
ドレスADDRをアドレスとするデータをデータキャッシュ
メモリ３にプリフェッチすることができる。また、次回
以降のレジスタr0の値の変更でも同様に自動的にプリフ
ェッチが行なわれる。この後、データキャッシュメモリ
３がプリフェッチを行なっている間、命令実行ユニット
２は他の命令を実行することができるため、プリフェッ
チが完了するまでの数命令はメモリアクセス、ポインタ
の変更を行なわない命令が実行されてるものとする。

【０００４】（２）load r2,[r0] レジスタr0の値をアドレスとするデータをレジスタr2に
格納する命令である。レジスタr0の値をアドレスとする
データは（１）のプリフェッチによりデータキャッシュ
メモリ３に格納されているので、データキャッシュメモ
リ３に対する読みだしはヒットすることになり、主記憶
装置４をアクセスすることなく読み出すことができる。

【０００５】（３）set r1,DATA レジスタr1にデータDATAをセットする命令である。この
命令も命令（１）と同様にレジスタr1に値をセットし、
データDATAをアドレスとするデータのプリフェッチを行
なう。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、レジスタの値の変更が行なわれると変
更後の値がアドレス、データに関係なく必ずプリフェッ
チを行う。例えば、図４の命令（３）におけるデータDA
TAはアドレスではないがプリフェッチが実行されてい
る。このようなプリフェッチ実行は無駄な処理であり、
このようなプリフェッチを実行するための時間は性能を
低下させる要因である。また、使うはずのないデータが
データキャッシュメモリに格納されるので、使用され得
るデータがデータキャッシュメモリからリプレースさ
れ、データキャッシュメモリのヒット率の低下を招く。
さらに、データDATAの値がアドレスとしては不適切な値
であった場合、メモリアクセス違反といった本来発生し
ない例外処理を引き起こすことも考えられる。

【０００７】従って、本発明の目的は、アドレスでない
データを保持するレジスタの変更による無駄なプリフェ
ッチを行なうことがないレジスタ装置を提供することに
ある。

【０００８】

【課題を解決するための手段】本発明は、プロセッサの
レジスタにおいて、複数のエントリを有し、前記各エン
トリに前記プロセッサの命令実行ユニットにより読みだ
し、書き込み可能なデータを保持するフィールドと前記
命令実行ユニットにより書き込み可能なポインタ属性を
保持するフィールドを有するメモリ部と、前記メモリ部
へ前記命令実行ユニットからの書き込みがあったことを
検出する書き込み検出回路と、書き込みが検出されたと
き書き込みのあった前記エントリの前記データフィール
ドのデータと前記ポインタ属性フィールドのポインタ属
性を読み出す手段と、前記ポインタ属性がセットされて
いる場合はデータキャッシュメモリに対し前記読みだし
データをプリフェッチアドレスとするプリフェッチ要求
を出す手段を有するレジスタ装置である。

【０００９】

【作用】上記の構成により、更新によりプリフェッチを
行なうレジスタをポインタ属性のついたものに限定する
ことができるため、アドレスでないデータを保持するレ
ジスタの変更による無駄なプリフェッチを行なうことが
ない。従って、無駄なプリフェッチによる性能の低下を
なくすことができ、また、データキャッシュメモリに使
用されないデータが格納されヒット率の低下を回避でき
る。

【００１０】

【実施例】本発明の一実施例のレジスタ装置について、
図面を参照しながら説明する。図１は本発明の一実施例
におけるレジスタ装置を用いたシステムのブロック図で
あり、図２は本実施例の動作例を示すプログラムであ
る。

【００１１】図１において１はレジスタ装置、２は命令
実行ユニット、３はデータキャッシュメモリ、４は主記
憶装置である。また、９はレジスタ装置１のメモリ部、
１０,１１はそれぞれ、メモリ部９のデータフィール
ド、ポインタ属性フィールド、１２は書き込み検出回路
を含んだレジスタ装置１の制御回路、１３はポインタ属
性信号１０４が１でプリフェッチイネーブル信号１０６
がアサートされている場合はプリフェッチ要求信号１０
７をアサートし、それ以外はデアサートするプリフェッ
チ要求信号生成回路である。１００,１０１は命令実行
ユニット２からレジスタ装置１へのアクセスにおけるア
クセス要求信号、リード／ライト信号であり、１０２は
ポインタ属性をセット／リセットするためのポインタ属
性制御信号、１０３はメモリ部９のエントリを選択する
ためのアドレスバス、１０４はポインタ属性フィールド
に対する読みだし、書き込みを行なうためのポインタ属
性信号、１０５はデータフィールド１０に対する読みだ
し、書き込みを行なうためのデータバス、１０６は命令
実行ユニットからレジスタ装置１への書き込みによるプ
リフェッチを発生させるためのプリフェッチイネーブル
信号、１０７はレジスタ装置１からデータキャッシュメ
モリ３へのプリフェッチ要求信号、２００はデータフィ
ールド１０に対するリードもしくはライトを制御するリ
ード／ライト信号、２０１はポインタ属性フィールド１
１に対するリードもしくはライトを制御するリード／ラ
イト信号である。１１０は命令実行ユニット２とデータ
キャッシュメモリ３の間のデータ転送手段であり、１２
０はデータキャッシュメモリ３と主記憶装置４の間のデ
ータ転送手段である。

【００１２】以上のように構成されたレジスタ装置の動
作を図１に基づいて、図２のプログラム順に説明する。
なお、本実施例におけるレジスタ装置１は４つエントリ
を有し、４つのレジスタに対応している。４つのレジス
タはそれぞれ、レジスタr0,r1,r2,r3という名称で呼ぶ
ものとする。

【００１３】（１）pointer r0 レジスタr0のポインタ属性をセットする命令である。こ
の命令により命令実行ユニット２はアクセス要求信号１
００とポインタ属性制御信号１０２をアサートし、アド
レスバス１０３にレジスタr0のアドレスを出力し、ポイ
ンタ属性信号１０４に１を出力する。制御回路１２はア
クセス要求信号１００とポインタ属性制御信号１０２が
アサートされているので、リード／ライト信号２０１を
ライトイネーブルにする。リード／ライト信号２０１に
よりメモリ部９はポインタ属性フィールド１１のアドレ
スバス１０３により選択されているエントリにポインタ
属性信号１０４の値を書き込む。このことにより、命令
実行ユニット２はレジスタr0のポインタ属性ビットに１
を書き込む。

【００１４】（２）data r1 レジスタr1のポインタ属性をリセットする命令である。
この命令により命令実行ユニット２はアクセス要求信号
１００とポインタ属性制御信号１０２をアサートし、ア
ドレスバス１０３にレジスタr1のアドレスを出力し、ポ
インタ属性信号１０４に０を出力する。制御回路１２は
アクセス要求信号１００とポインタ属性制御信号１０２
がアサートされているので、リード／ライト信号２０１
をライトイネーブルにする。リード／ライト信号２０１
によりメモリ部９はポインタ属性フィールド１１のアド
レスバス１０３により選択されているエントリにポイン
タ属性信号１０４の値を書き込む。このことにより、命
令実行ユニット２はレジスタr1のポインタ属性ビットに
０を書き込む。

【００１５】（３）set r0,ADDR レジスタr0にアドレスADDRをセットする命令である。ア
ドレスADDRは後にレジスタr2に得られるデータの格納さ
れているアドレスである。この命令により命令実行ユニ
ット２はアクセス要求信号１００をアサートし、リード
／ライト信号１０１をライトイネーブルにし、アドレス
バス１０３にレジスタr0のアドレスを出力し、データバ
ス１０５にアドレスADDRの値を出力する。制御回路１２
はアクセス要求信号１００がアサートされており、リー
ド／ライト信号１０１がライトイネーブルになっている
のでリード／ライト信号２００をライトイネーブルにす
る。リード／ライト信号２００によりメモリ部９はデー
タフィールド１０のアドレスバス１０３により選択され
ているエントリにデータバス１０５の値を書き込む。

【００１６】さらに、制御回路１２はリード／ライト信
号２００,２０１をリードイネーブルにしプリフェッチ
イネーブル信号１０６をアサートする。リード／ライト
信号２００、２０１によりメモリ部９はデータフィール
ド１０およびポインタ属性フィールド１１のアドレスバ
ス１０３により選択されているエントリのデータをデー
タバス１０５に、ポインタ属性をポインタ属性信号１０
４に出力する。ポインタ属性信号１０４とプリフェッチ
イネーブル信号１０６はプリフェッチ要求信号生成回路
１３に入力され、ポインタ属性信号１０３が１でプリフ
ェッチイネーブル信号１０６がアサートされていること
からプリフェッチ要求信号１０７をアサートする。デー
タキャッシュメモリ３はプリフェッチ要求信号１０７が
アサートされるとデータバス（プリフェッチアドレスバ
ス）１０５をアドレスとしたプリフェッチを行なう。プ
リフェッチは要求されたアドレスがデータキャッシュメ
モリ３にない場合、主記憶装置４からデータを読みだし
データキャッシュメモリ３に格納するものである。この
ことにより、アドレスADDRをアドレスとするデータをデ
ータキャッシュメモリ３にプリフェッチすることができ
る。また、次回以降のレジスタr0の値の変更でも同様に
自動的にプリフェッチが行なわれ、それはポインタ属性
がリセットされるまで続く。この命令の後、データキャ
ッシュメモリ３がプリフェッチを行なっている間、命令
実行ユニット２は他の命令を実行することができるた
め、プリフェッチが完了するまでの数命令はメモリアク
セス、ポインタの変更を行なわない命令を実行している
ものとする。

【００１７】（４）load r2,[r0] レジスタr0の値をアドレスとするデータをレジスタr2に
格納する命令である。命令実行ユニット２はアクセス要
求信号１００をアサートし、リード／ライト信号１０１
をリードイネーブルにし、アドレスバス１０３にレジス
タr0のアドレスを出力する。制御回路１２はリード／ラ
イト信号２００をリードイネーブルにし、メモリ部９は
データフィールド１０のアドレスバス１０３で選択され
ているエントリのデータをデータバス１０５に出力す
る。命令実行ユニット２はデータバス１０５のデータを
アドレスとしてデータキャッシュメモリ３からリードす
る。この場合命令（３）でプリフェッチがなされている
のでデータキャッシュメモリ３ではヒットし、データを
すぐに読み出すことができる。次に、命令実行ユニット
２はアクセス要求信号１００をアサートし、リード／ラ
イト信号１０１をライトイネーブルにし、アドレスバス
１０３にレジスタr2のアドレスを出力し、データバス１
０５に先ほどデータキャッシュメモリ３から読み出した
データを出力する。制御回路１２はアクセス要求信号１
００がアサートされており、リード／ライト信号１０１
がライトイネーブルになっているので、リード／ライト
信号２００をライトイネーブルにする。メモリ部９はデ
ータフィールド１０のアドレスバス１０３で選択されて
いるエントリにデータバス１０５のデータを書き込む。
こうすることで、レジスタr0をアドレスとするデータを
データキャッシュメモリ３がミスヒットすることなく、
レジスタr2に格納することができる。ここで、load r2,
[r0+4]のような実効アドレスの場合でもデータキャッシ
ュメモリ３の１ライン内にあればデータキャッシュメモ
リ３は同様にヒットする。

【００１８】（５）set r1,DATA レジスタr1にデータDATAをセットする命令である。この
命令により命令実行ユニット２はアクセス要求信号１０
０をアサートし、リード／ライト信号１０１をライトイ
ネーブルにし、アドレスバス１０３にレジスタr1のアド
レスを出力し、データバス１０５にデータDATAの値を出
力する。制御回路１２はアクセス要求信号１００がアサ
ートされており、リード／ライト信号１０１がライトイ
ネーブルになっているのでリード／ライト信号２００を
ライトイネーブルにする。リード／ライト信号２００に
よりメモリ部９はデータフィールド１０のアドレスバス
１０３により選択されているエントリにデータバス１０
５の値を書き込む。さらに、制御回路１２はリード／ラ
イト信号２００,２０１をリードイネーブルにしプリフ
ェッチイネーブル信号１０６をアサートする。メモリ部
９はデータフィールド１０およびポインタ属性フィール
ド１１のアドレスバス１０３により選択されているエン
トリのデータをデータバス１０５に、ポインタ属性をポ
インタ属性信号１０４に出力する。ポインタ属性信号１
０３とプリフェッチイネーブル信号１０６はプリフェッ
チ要求信号生成回路１３に入力され、ポインタ属性信号
１０３が０でプリフェッチイネーブル信号１０６がアサ
ートされているのでプリフェッチ要求信号１０７をデア
サートする。データキャッシュメモリ３はプリフェッチ
要求信号１０７がデアサートされているのでプリフェッ
チは実行しない。

【００１９】上記したように、各レジスタのポインタ属
性を命令により設定することができ、ポインタ属性の設
定されたレジスタが更新された場合だけプリフェッチを
行なう。

【００２０】なお、本実施例ではロード命令の例を示し
ているが、ストア命令の場合も同様である。

【００２１】

【発明の効果】以上説明したように、本発明は各レジス
タのポインタ属性を命令により設定することができ、ポ
インタ属性の設定されたレジスタに更新があった場合だ
けプリフェッチを行なう。従って、従来のレジスタ装置
にあった場合のようにすべてのレジスタ更新でプリフェ
ッチする場合と比較して、無駄なプリフェッチの実行時
間が不要であるため効果的にプリフェッチすることがで
き、性能を向上できる。

【００２２】また、従来のレジスタ装置にある無駄なプ
リフェッチにより、データキャッシュメモリに使用され
ないデータが格納されることでヒット率が低下すること
も回避できその効果は大きい。

【図面の簡単な説明】

【図１】本発明の実施例におけるレジスタ装置を用いた
システムブロック図

【図２】本発明の実施例における動作例を示すプログラ
ムを示す説明図

【図３】本発明の従来例におけるレジスタ装置を用いた
システムブロック図

【図４】本発明の従来例における動作例を示すプログラ
ムを示す説明図

【符号の説明】

１レジスタ装置２命令実行ユニット３データキャッシュメモリ４主記憶装置９レジスタ装置のメモリ部１０メモリ部９のデータフィールド１１メモリ部９のポインタ属性フィールド１２書き込み検出回路を含んた制御回路１３プリフェッチ要求信号生成回路１００アクセス要求信号１０１リード・ライト信号１０２ポインタ属性制御信号１０３アドレスバス１０４ポインタ属性信号１０５データバス

Claims

【特許請求の範囲】

【請求項１】プロセッサのレジスタにおいて、複数のエ
ントリを有し、前記各エントリに、前記プロセッサの命令実行ユニットにより読みだし、書
き込み可能なデータを保持するフィールドと前記命令実
行ユニットにより書き込み可能なポインタ属性を保持す
るフィールドを有するメモリ部と、前記メモリ部へ前記命令実行ユニットからの書き込みが
あったことを検出する書き込み検出回路と、書き込みが検出されたとき書き込みのあった前記エント
リの前記データフィールドのデータと前記ポインタ属性
フィールドのポインタ属性を読み出す手段と、前記ポインタ属性がセットされている場合はデータキャ
ッシュメモリに対し前記読みだしデータをプリフェッチ
アドレスとするプリフェッチ要求を出す手段とを有する
ことを特徴とするレジスタ装置。