JPH07141250A

JPH07141250A - メモリ制御装置

Info

Publication number: JPH07141250A
Application number: JP6136094A
Authority: JP
Inventors: Hirotomo Miyawaki; 浩智宮脇; Noriyuki Suzuki; 紀之鈴木; Shigeatsu Sagawa; 重厚寒川; Masahiro Shirai; 正博白井; Naomi Ikeda; 直美池田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1994-06-17
Publication date: 1995-06-02
Also published as: US5477490A

Abstract

(57)【要約】（修正有）【目的】一つの装置で複数系統のデータのフォーマット
変換を同時に行う。【構成】複数の入力データのフレームの先頭を示す同期
パルスＦＰ１，２の位相差から、エラスティックメモリ
２は一の入力データに対する他の入力データの遅延量を
決定して両入力データの同期をチャンネルレベルにてと
る。両入力データはその後シリアル／パラレル変換器
１，３にて変換され、第１の多重化装置４にて時分割多
重化される。一方、カウンタ７，８は各々同期パルスＦ
Ｐ１，２を受信することによりカウントアップを行い、
このカウント値に応じて予め順番が定められた書き込み
アドレス値及び読み出しアドレス値がＲＯＭ９，１０か
ら出力される。第２の多重化装置１２にて多重化され、
ＲＡＭ６における入力データの書き込み及び読み出し位
置を指定する。読み出されたデータは信号復元装置によ
り分離される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ制御装置に関し、
特に、互いに扱うデータのフォーマットが異なるシステ
ム間において用いられ、入力データを任意のフォーマッ
トにて出力するメモリ制御装置に関する。

【０００２】

【従来の技術】従来より、通信網におけるハードウェア
として、例えばディジタル同期端局装置が用いられてい
る。ここでディジタル同期端局装置とは、時分割交換機
や各種データ信号源からのディジタル信号を、伝送路へ
詰め込む、または、その逆の操作を行う装置群の総称で
ある。このディジタル同期端局装置には回線設定機能を
果たすＴＳＩ（ＴｉｍｅＳｌｏｔＩｎｔｅｒｃｈａ
ｎｇｅｒ）部が備えられている。このＴＳＩ部は、伝送
路又は信号源から入力されているディジタル多重信号を
物理的にチャンネル単位に分解することなく、タイムス
ロット入れ替えを行い、入力信号と出力信号とでデータ
のフォーマットを変換するものである。

【０００３】このフォーマットの変換の一例を、図９に
基づいて説明する。図９に於て入力データ（ＤＡＴＡＩ
Ｎ）は、連続するフレームの形式で送信されて来る。そ
して、このフレームの各々が複数の発信端末から送信さ
れた１６個のチャンネルから構成されているとする。こ
こでは、この各チャンネルが一つのタイムスロットに対
応している。そして、同じ発信端末から送られたデータ
は同じアルファベットが付されており、同じアルファベ
ットが付されているチャンネルには時間の順に数字が付
されている。そして、入力データ（ＤＡＴＡＩＮ）で
は、同じアルファベットのチャンネルをひとまとまりに
して、同じアルファベットのチャンネルを数字の順番に
並べるようにフォーマットされている。これを、出力側
のシステムのフォーマットに従って、例えば同図出力デ
ータ（ＤＡＴＡＯＵＴ）のように、同じ数字のチャンネ
ルをひとまとまりにして、同じ数字のチャンネルをアル
ファベットの順番に並べるようにフォーマットを変換す
る。以上のようなチャンネルの順番の入れ替え作業を、
フォーマットの変換，又はタイムスロットの入れ替えと
言う。なお、図９においてＦＰは、入力データ（ＤＡＴ
ＡＩＮ）の各フレームの先頭を示す同期パルスである。

【０００４】このようなフォーマットの変換を行う従来
のメモリ制御装置を図１０のブロック図に基づいて説明
する。最初に、図１０の各ブロックの接続関係を説明す
る。

【０００５】入力データ（ＤＡＴＡ１ＩＮ）は、入力線
φ１を通ってこのメモリ制御装置に入力し、ハイインピ
ーダンス制御部５０４を介してＲＡＭ５０１のデータ入
出力端子に入力する。また、この入力データ（ＤＡＴＡ
１ＩＮ）に対応する同期パルス（ＦＰ１）は信号線φ２
を通ってこのメモリ制御装置に入力し、アドレス発生部
５０２に入力するとともにＲＡＭ制御パルス発生部５０
３に入力する。

【０００６】このアドレス発生装置５０２は、ＲＡＭ５
０１のアドレス入力端子に接続されている。また、ＲＡ
Ｍ制御パルス発生部５０３は、ＲＡＭ５０１の制御パル
ス入力端子，ハイインピーダンス制御５０４の制御端
子，及びフリップフロップ５０５のクロックパルス（Ｃ
Ｋ）入力端子に各々接続されている。また、フリップフ
ロップ５０５のＤ入力端子はＲＡＭ５０１の入出力端子
に接続されている。

【０００７】次に図１０の各ブロックの機能を説明す
る。ハイインピーダンス制御部５０４は、ＲＡＭ制御パ
ルス発生部５０３からの制御パルスに従って、入力デー
タ（ＤＡＴＡ１ＩＮ）に対するインピーダンス状態を変
化させ、それにより、入力データ（ＤＡＴＡ１ＩＮ）の
ＲＡＭ５０１への入力を規制する。即ち、入力データ
（ＤＡＴＡ１ＩＮ）のＲＡＭ５０１への書き込み時に
は、インピーダンスを低くして入力データ（ＤＡＴＡ１
ＩＮ）の通過を許容する。反対に、ＲＡＭ５０１に記載
されたデータの読み出し時には、インピーダンスを高く
して入力データ（ＤＡＴＡ１ＩＮ）の通過を禁止する。

【０００８】ＲＡＭ５０１は、アドレス発生部５０２に
より指定されたＲＡＭ内の書き込み位置を示すアドレス
（以下、「書き込みアドレス」と言う）に従って、入出
力端子で受信した入力データ（ＤＡＴＡ１ＩＮ）を記憶
する。また、アドレス発生部５０２により指定されたＲ
ＡＭ５０１内の読み出し位置を示すアドレス（以下、
「読み出しアドレス」と言う）に従って、記憶している
データを入出力端子に出力する。なお、このＲＡＭ５０
１は、ＲＡＭ制御パルス発生部５０３からの制御パルス
に同期して書き込みを行う。

【０００９】アドレス発生部５０２は、同期パルス（Ｆ
Ｐ１）を受信する毎に、一定順序に従って変更しつつア
ドレスを指定して、これをＲＡＭ５０１のアドレス入力
端子に対して出力する。

【００１０】フリップフロップ５０５は、ＲＡＭの読み
出しデータをＤ入力端子で受信するとともに、ＲＡＭ制
御パルス発生部５０３からの制御信号をＣＰ入力端子で
受信するＤフリップフロップであり、その出力端子から
出力データ（ＤＡＴＡＯＵＴ）を出力する。

【００１１】ＲＡＭ制御パルス発生部５０３は、同期パ
ルス（ＦＰ１）を受信する毎に、一定のタイミングに従
って、ＲＡＭ５０１，ハイインピーダンス制御部５０
４，及びフリップフロップ５０５の各々に対する制御パ
ルスを出力する。

【００１２】次に、以上のように構成される従来のメモ
リ制御装置の動作を説明する。先ず、入力データ（ＤＡ
ＴＡＩＮ）のＲＡＭ５０１への書き込み時には、同期パ
ルス（ＦＰ１）の入力を受けたＲＡＭ制御パルス発生部
５０３は、ＲＡＭ５０１に対して書き込みパルスを出力
するとともに、ハイインピーダンス制御部５０４を低イ
ンピーダンス状態にして、入力データ（ＤＡＴＡＩＮ）
の書き込みを可能とする。これとともに、ＲＡＭ制御パ
ルス発生部５０３は、フリップフロップ５０５にクロッ
クパルスが入力しないようにして、入力データ（ＤＡＴ
ＡＩＮ）がそのまま装置外に出力されるのを防止する。
これと同時に、同期パルス（ＦＰ１）の入力を受けたア
ドレス発生部５０２は、所定の順序に従って変更しつ
つ、書き込みアドレスを指定する。以上により、入力デ
ータ（ＤＡＴＡ１ＩＮ）は、例えば図９のＤＡＴＡＩＮ
に示した順序通りに、ＲＡＭ５０１に書き込まれる。

【００１３】次に、ＲＡＭ５０１に書き込まれているデ
ータの読み出し時には、ＲＡＭ制御パルス発生部５０３
は、ＲＡＭ５０１に対して書き込みパルスを停止すると
ともに、ハイインピーダンス制御部５０４を高インピー
ダンス状態にして、入力データ（ＤＡＴＡＩＮ）の通過
を禁止する。これとともに、ＲＡＭ制御パルス発生部５
０３は、フリップフロップ５０５にクロックパルスを一
定周期で入力して、読み出しデータの出力を可能とす
る。これと同時に、アドレス発生部５０２は、書き込み
時の順序とは異なる順序に従って変更しつつ、読み出し
アドレスを指定する。以上により、ＲＡＭに記載された
データは、例えば図９のＤＡＴＡＯＵＴに示した順序通
りに、フリップフロップ５０５から出力データ（ＤＡＴ
Ａ１ＯＵＴ）として出力される。なお、書き込みと読み
出しの切替については種々の手段が考えられるが、ここ
では説明を省略する。

【００１４】ところで、通常、ＴＳＩ部は複数系列のデ
ータ（複数の並列の入力線φ１から別々に送られて来る
複数のデータの意）を同時に処理する必要がある。

【００１５】

【発明が解決しようとする課題】しかしながら、上記し
た従来のメモリ制御装置においては、一つの装置に付き
一系列のデータしか入力及び処理をすることができない
構成であった。従って、複数系列のデータを扱おうとす
る場合には、図１０に示すように、同じ構成を有する複
数のデータ制御装置を複数個用意する必要があった。こ
の場合、特に、ＲＡＭ５０１，ＲＡＭ制御パルス発生部
５０３等の回路を各々複数個用意しなければならないの
で、ハードの規模が非常に大きくなると共に、それに要
するコストが非常に大きくなる問題があった。

【００１６】そこで、本発明の技術課題は、前記問題点
に鑑み、一つの装置で複数系統のデータを同時に処理す
ることが可能であり、もって、ＲＡＭ５０１等の回路の
数が削減されてハードの規模が小さくされ得るメモリ制
御装置を提供することである。

【００１７】

【課題を解決するための手段】本発明は、前記課題を解
決するため、以下のような手段を採用した。即ち、本発
明によるメモリ制御装置は、図１に示すように、複数個
の単位データから構成される一定長のデータを受信して
記憶手段（１０１）に記憶するとともに、前記一定長の
データを前記記憶手段（１０１）から読み出して出力す
るメモリ制御装置において、一の系統の前記一定長のデ
ータを構成する前記各単位データと他の系統の前記一定
長のデータを構成する前記各単位データの各々の先頭の
タイミングが一致するように、前記一の系統の一定長の
データに対して前記他の系統の一定長のデータを遅延さ
せる遅延手段（１０３）と、前記遅延手段（１０３）に
より単位データ毎に同期された前記複数系統の一定長の
データを多重化する多重化手段（１０４）と、前記多重
化手段（１０４）により多重化された前記複数系統の一
定長のデータを、所定の書き込みアドレスに関連付けて
記憶するとともに、記憶された前記一定長のデータを所
定の読み出しアドレスに従って出力する記憶手段（１０
１）と、一定順序に従って変更しつつ前記所定の書き込
みアドレスを指定する書き込みアドレス指定手段（１０
５）と、一定順序に従って変更しつつ前記所定の読み出
しアドレスを指定する読み出しアドレス指定手段（１０
６）と、前記記憶手段（１０１）から読み出された前記
多重化された一定長のデータを復元して、別系統の一定
長のデータに分離して出力する復元手段（１０７）とを
備えたことを特徴とする（請求項１に対応）。

【００１８】本発明は、以下に示すような種々の態様で
実施することが可能である。先ず、前記一定長のデータ
としては、フレームでも良いし、パケットでも良い。ま
た、前記単位データとしては１チャンネルのデータでも
良いし、複数チャンネルのデータでも良い。また、複数
の単位データで１チャンネルのデータを構成するもので
も良い。

【００１９】複数系統の一定長のデータとは、２系統で
あってもそれ以上の数の系統のデータであっても良い意
である。また、一系統のデータとは、一定長のデータが
連続して送信されてくるデータであってもよいし、一定
長のデータが単独で送信されてくるデータであっても良
い。

【００２０】前記記憶手段（１０１）は、ＲＡＭ（ラン
ダムアクセスメモリ）でも良いし、ＥＰＲＯＭ（イレー
サブルプログラマブルリードオンリーメモリ）でも良い
し、ＥＥＰＲＯＭ（エレクトリカルイレーサブルプログ
ラマブルリードオンリーメモリ）でも良い。この記憶手
段（１０１）は、各々アドレスを付された複数の記憶領
域を有し、前記記憶領域毎に前記単位データの何れかを
記憶するように構成しても良い（請求項４に対応）。

【００２１】読み出し時に於ける前記単位データの読み
出し順序は、書き込み時に於ける前記単位データの書き
込み順序と異なる順序であっても良いし（請求項５に対
応）、同じ順序であっても良い。異なる順序にすればフ
レーム等のフォーマットの変換が可能になり、同じ順序
にすればＦＩＦＯ（ファーストインファーストアウト）
メモリとして用いることができる。

【００２２】遅延手段（１０３）は、遅延量を事前に設
定されていても良いし、複数系統の一定長のデータの位
相差を検出する位相差検出手段を備えて、この位相差検
出手段により検出された位相差に基づいて遅延量を決定
するようにしても良い（請求項１０に対応）。

【００２３】この位相差検出手段は、複数系統の一定長
のデータを直接受信してそれらの位相差を検出するもの
でも良いし、この一定長のデータの先頭を示す同期信号
を受信してそれらの位相差を検出することにより複数系
統の一定長のデータの位相差を認識するものでも良い。

【００２４】多重化手段（１０４）は、入力された一定
長のデータを、時分割多重化するように構成することが
できる（請求項３に対応）。書き込みアドレス指定手段
（１０５）と読み出しアドレス指定手段（１０６）は、
別個の手段として構成されていても良いし、同一の手段
として構成されていても良い。

【００２５】また、これらアドレス指定手段（１０５，
１０６）は、一定長のデータの先頭に対応する同期パル
スを受信して、この同期パルスに応じてアドレス指定を
行うようにしても良い（請求項８に対応）。

【００２６】また、これらアドレス指定手段（１０５，
１０６）は、複数系統のデータに対して一つのアドレス
指定手段でアドレス指定をするようにしても良い。この
場合には、このアドレス指定手段の出力の多重化を行う
必要はない。これに対して、複数系統のデータに対して
各々アドレス指定手段が備えられて、データ制御装置全
体として複数個備えるようにしても良い。この場合に
は、複数のアドレス指定手段の出力を前記多重化手段
（１０４）と同じ順序で時分割多重化するようにすれば
良い（請求項９に対応）。

【００２７】また、複数のアドレス指定手段を備えた場
合には、遅延手段（１０３）により遅延される系統のデ
ータに対応するアドレス指定手段の出力を遅延させるよ
うにしても良いし（請求項１１，１２に対応）、前記遅
延量に同期させてアドレス指定手段の出力タイミングを
最初からずらしておくようにしても良い。

【００２８】記憶手段（１０１）は、単位データ１つ毎
に書き込み状態と読み出し状態とを切り換えるようにし
ても良いし（請求項６に対応）、一定長のデータ一つ毎
に書き込み状態と読み出し状態を切り換えるようにして
も良い。アドレス指定手段は、これらに応じて書き込み
アドレスと読み出しアドレスを切り換えてアドレスを指
定するようにすれば良い。例えば、前者の場合において
は、書き込みアドレスと読み出しアドレスとを交互に指
定するようにすることができる（請求項７に対応）。

【００２９】また、記憶手段（１０１）はいわゆるシン
グルバッファ方式を採用していても良いし、いわゆるダ
ブルバッファ方式を採用していても良い。アドレス指定
手段は、これらに応じて指定位置を切り換えてアドレス
を指定するようにすれば良い。

【００３０】

【作用】以上のように構成した本発明によるメモリ制御
装置は、複数系統の一定長のデータを受信すると、この
複数の系統のデータの位相差に応じて、この複数の系統
のデータのうち一の系統のデータに対して他の系統のデ
ータを遅延手段によって遅延させてこれらデータを同期
させる。同期をとった後でこれら複数系統のデータを多
重化手段（１０４）により多重化させ、多重化後の信号
を書き込みアドレス指定手段（１０５）により指定され
るアドレスの位置において記憶手段（１０１）に書き込
む。その後、書き込まれたデータを読み出しアドレス指
定手段（１０６）が指定する順番に読み出す。この様に
読み出されたデータを復元手段（１０７）によって、別
系統のデータに分離する。

【００３１】この様に、本発明によるデータ制御手段
は、一つの装置で複数系統のデータを同時に処理するこ
とが可能であり、もって、ＲＡＭ等の回路を数を削減し
てハードの規模を小さくすることができる。

【００３２】しかも、遅延手段（１０３）が前記他方の
系統の一定長のデータを遅延させる際に、一の系統のデ
ータを構成する単位データと他の系統のデータを構成す
る単位データの各々の先頭のタイミングが一致する最低
限度だけ遅延させる様にすれば、複数系統の一定長のデ
ータの各々固有の位相をある程度保持した状態で、これ
らデータを処理することができる。

【００３３】

【実施例】次に、本発明の実施例を図面を参照して説明
する。

【００３４】

【実施例１】図２は、本発明の第１実施例によるメモリ
制御装置の構成を示すブロック図である。第１実施例
は、従来のメモリ制御装置と共通する部分も有するが、
ここでは、それらについても更に詳しく説明を行う。

【００３５】なお、説明の都合上、この実施例で扱われ
るデータは、図４Ａ，Ｃ，Ｅ及び図５Ａ’，Ｅ’に示さ
れる様な構成を有するものとして、以後の説明を進め
る。即ち、各々８ビット長さを有するチャンネルＤ０〜
５が、一定の順序（Ｄ０，Ｄ３，Ｄ１，Ｄ４，Ｄ２，Ｄ
５）に従って連続しており、これら６チャンネルがまと
まって１フレームを構成している。そして、このような
構成のフレームが連続して送信されて来るのがここで扱
う入力データ（ＤＡＴＡ１ＩＮ，ＤＡＴＡ２ＩＮ）であ
る。また、第１の入力データ（ＤＡＴＡ１ＩＮ）Ａに対
して、第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃは、２チ
ャンネル分（２×８＝１６ビット）＋３ビット（計１９
ビット）進み位相差を有しているとする。

【００３６】最初に、図２に基づいて、第１実施例によ
るメモリ制御装置の各ブロックの接続関係を説明する。
第１の入力データ（ＤＡＴＡ１ＩＮ）Ａは、直接、シリ
アルパラレル変換手段としての第１のシリアル／パラレ
ル変換器１に入力する。一方、第２の入力データ（ＤＡ
ＴＡ２ＩＮ）Ｃは、遅延手段としてのエラスティックメ
モリ２を介して、シリアルパラレル変換手段としての第
２のシリアル／パラレル変換器３に入力する。これら第
１のシリアル／パラレル変換器１及び第２のシリアル／
パラレル変換器３は、共に、多重化手段としての第１の
多重化装置４に接続されている。そして、この第１の多
重化装置４は、ハイインピーダンス制御部５のデータ入
力端子５ａに接続されている。このハイインピーダンス
制御部５の出力端子５ｂは、記憶手段としてのＲＡＭ６
のデータ入出力端子６ａに接続されている。

【００３７】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａの各フレームの先頭に対応する第１の同期パルス
（ＦＰ１）Ｂは、第１のカウンタ７に入力されている。
同様に、第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃの各フ
レームの先頭に対応する第２の同期パルス（ＦＰ２）Ｄ
は、第２のカウンタ８に各々入力されている。

【００３８】この第１のカウンタ７は、書き込みアドレ
ス指定手段及び読み出しアドレス指定手段としての第１
のＲＯＭ９とデコーダ１１に各々接続されている。第２
のカウンタ８は、書き込みアドレス指定手段及び読み出
しアドレス指定手段としての第２のＲＯＭ１０のみに接
続されている。これら第１のＲＯＭ９及び第２のＲＯＭ
１０は、共に多重化手段としての第２の多重化装置１２
の入力端子１２ａ，及びエラスティックメモリ２に接続
されている。第２の多重化装置１２の出力端子１２ｂ
は、ＲＡＭ６のアドレス入力端子６ｂに接続されてい
る。

【００３９】デコーダ１１は、ＲＡＭ６の制御パルス入
力端子６ｃ，ハイインピーダンス制御部５の制御端子５
ｃ，及びフリップフロップ１３のＣＫ端子１３ｃに各々
接続されている。なお、フリップフロップ１３のＤ入力
端子１３ａは、ＲＡＭ６のデータ入出力端子６ａに接続
されている。また、その出力端子１３ｂは、復元手段と
しての信号復元装置１４の入力端子１４ａに接続されて
いる。

【００４０】次に、図４及び図５のタイムチャートを参
照して、図２の各ブロックの機能を説明する。エラステ
ィックメモリ２は、第１のＲＯＭ９から出力される読出
パルス（ＦＰＲ）Ｓ及び第２のＲＯＭ１０から出力され
る書込パルス（ＦＰＷ）Ｔを受信することによって、第
１の入力データ（ＤＡＴＡ１ＩＮ）Ａと第２の入力デー
タ（ＤＡＴＡ２ＩＮ）Ｃの位相差を検知する。そして、
検知した位相差に応じた分だけ第２の入力データ（ＤＡ
ＴＡ２ＩＮ）Ｃを遅延させて（Ｅ）両入力データ（ＤＡ
ＴＡ１ＩＮ，ＤＡＴＡ２ＩＮ）Ａ，Ｅを同期させる機能
を有する。

【００４１】ここで、検知すべき位相差について説明す
る。上記したように、ここでの例では、両入力データ
（ＤＡＴＡ１ＩＮ，ＤＡＴＡ２ＩＮ）Ａ，Ｃは、相互に
１９ビットズレている。これに対応して、エラスティッ
クメモリ２はこのズレをそのまま検知してフレームレベ
ルでの同期を行うのではなく、（８×α＋β［総ズレ量］）−（８×α）＝β 但し、α：０，１，２，……，０≦β＜８におけるβを検出して、チャンネルレベルでの同期を行
うのである。上記例で説明すると、総ズレ量が１９だか
ら、βは３である。従って、３ビットだけ第２の入力デ
ータ（ＤＡＴＡ２ＩＮ）Ｃを遅延させれば、チャンネル
遅延後の第２の入力データ（ＤＡＴＡ２ＩＮ）Ｅは第１
の入力データ（ＤＡＴＡ１ＩＮ）Ａに対して、フレーム
の頭は同期していないにしても、各チャンネル（例え
ば、第１の入力データＡのＤ２及び第２の入力データＥ
のＤ０）の頭は完全に同期される。

【００４２】そのため、エラスティックメモリ２には、
パルス（ＦＰＲ，ＦＰＷ）Ｓ，Ｔが入力される。この読
出パルス（ＦＰＲ）Ｓは、第１の同期パルス（ＦＰ１）
Ｂに基づいて、第１のカウンタ７及び第１のＲＯＭ９に
おいて生成される。この読出パルス（ＦＰＲ）Ｓは、第
１の同期パルス（ＦＰ１）Ｂの入力のタイミングから８
ビット毎に出力される。従って、この読出パルス（ＦＰ
Ｒ）Ｓは、第１の入力データ（ＤＡＴＡ１ＩＮ）Ａを構
成する各チャンネルの先頭を示すことになる。同様に、
書込パルス（ＦＰＷ）Ｔは、第２の同期パルス（ＦＰ
２）Ｄに基づいて、第２のカウンタ８及び第２のＲＯＭ
１０において、第２の同期パルス（ＦＰ２）Ｄの入力の
タイミングから８ビット毎に生成され、第２の入力デー
タ（ＤＡＴＡ２ＩＮ）Ｃを構成する各チャンネルの先頭
を示す。

【００４３】エラスティックメモリ２は、一種のＦＩＦ
Ｏ（ｆｉｒｓｔ−ｉｎｆｉｒｓｔ−ｏｕｔ）メモリと
して、書込パルス（ＦＰＲ）Ｓの入力タイミングで記憶
したデータを読出パルス（ＦＰＷ）Ｔの入力タイミング
で出力する。

【００４４】以上のようにして第２の入力データ（ＤＡ
ＴＡ２ＩＮ）Ｃ，Ｅを遅延させて、チャンネルレベルで
同期をとることができるので、両入力データ（ＤＡＴＡ
１ＩＮ，ＤＡＴＡ２ＩＮ）Ａ，Ｅを、共通のクロック及
びパルスのタイミングで処理することができるのであ
る。

【００４５】図２に戻り、第１のシリアル／パラレル変
換器１は、８ビットのシリアル信号として構成されてい
る入力データ（ＤＡＴＡ１ＩＮ）Ａの各チャンネルの信
号形態を変換し、８本の平行信号線による８ビットパラ
レル信号Ａ’に変換する機能を有する。変換後のパラレ
ル信号の１チャンネルは、フレームの長さを統一的に扱
えるように、この時点では８ビット分の長さを持たせて
いる。なお、８ビットのシリアル信号をパラレル信号に
変換するには、一旦８ビットのシリアル信号を全部取り
込んでからでないと行うことができない。従って、変換
の前後では、８ビット長（入力データＡにおける８ビッ
トと同じ時間の意。以下同じ。）のタイムラグが生じ
る。この理由により、図４のＦは同図Ａよりも８ビット
遅れているのである。変換後の入力データ（ＤＡＴＡ１
ＩＮ）のタイムチャートを図５のＡ’に示す。

【００４６】第２のシリアル／パラレル変換器３は第１
のシリアル／パラレル変換器１と同機能を有している。
変換後の入力データ（ＤＡＴＡ２ＩＮ）のタイムチャー
トを図５のＥ’に示す。

【００４７】第１の多重化装置４は、パラレル信号形式
の第１の入力データ（ＤＡＴＡ１ＩＮ）Ａ’及び第２の
入力データ（ＤＡＴＡ２ＩＮ）Ｅ’を受信して、このデ
ータを４ビット分の長さで交互に出力する多重化を行
う。従って、この時点での各チャンネルの信号長は４ビ
ット長になっている。多重化後の出力信号を図４のＦに
示す。

【００４８】ハイインピーダンス制御部５は、デコーダ
１１からの制御パルスに従って、入力データＦに対する
インピーダンス状態を変化させる。そして、それにより
入力データＦの通過を規制する。即ち、入力データＦの
ＲＡＭ６への書き込み時には、インピーダンスを低くし
て入力データＦの通過を許容する。反対に、ＲＡＭ６に
記憶されたデータの読み出し時には、インピーダンスを
高くして入力データＦの通過を禁止する。従って、読み
出し時において、入力データＦとＲＡＭ６から読み出さ
れたデータ（以下、「読み出しデータ」と言う。）と
が、ＲＡＭ６とフリップフロップ１３との間の区間にお
いて混合してしまうことが防止される。即ち、第１実施
例では、ＲＡＭ６の書き込み状態と読み出し状態を２ビ
ット長づつ切替え、これらの状態を切り換える毎に、１
チャンネルのデータの書き込み又は読み出しを行うよう
にしている。従って、ハイインピーダンス制御部５は２
ビット長づつインピーダンスが高い状態と低い状態とを
切り換える（図５Ｉ参照）。

【００４９】ＲＡＭ６は、第２の多重化装置１２から送
信されるＲＡＭ６内の書き込み位置を示すアドレス（以
下、「書き込みアドレス」と言う。）に従って、データ
入出力端子６ａで受信した入力データＦ（Ｉ）を記憶す
る。また、第２の多重化装置１２から送信されるＲＡＭ
６内の読み出し位置を示すアドレス（以下、「読み出し
アドレス」と言う。）に従って、記憶しているデータを
データ入出力端子６ａに出力する。このＲＡＭ６のアド
レスマップを図３に示す。なお、このＲＡＭ６は、デコ
ーダ１１からの制御パルスに同期して書き込みを行う。
また、この実施例では、前述したように、２ビット長づ
つ書き込み状態と読み出し状態を切り換える構成として
いる。従って、ＲＡＭ６とフリップフロップ１３の間の
信号線に乗る信号の状態は、図５のＩのように、入力信
号（ＩＮ）と出力信号（ＯＵＴ）とが交互に切り替わる
ようになっている。

【００５０】第１のカウンタ７は、第１の同期パルス
（ＦＰ１）Ｂを２回受信する毎にカウント値をクリア
し、１ビット長の周期で“０”からカウントアップを開
始して、カウント値を第１のＲＯＭ９に送信する（図５
Ｕ参照）。

【００５１】この第１のＲＯＭ９は、種々のアドレス値
を記憶している。これらアドレス値は、カウンタ７から
受信したカウント値に二対一で対応するように関係付け
られている。即ち、入力するカウント値が２回カウント
アップする毎に、アドレス値が一回変更されるように関
係付けられている。従って、第１のＲＯＭ９は、入力す
るカウント値のカウントアップに応じて、出力するアド
レス値を一定の順番に従って、変更していく。具体的に
は、図５のＰのような順番で、２ビット長の周期でアド
レス値を変更する。また、カウンタ値が８の倍数になる
毎に，即ち、８ビット長の周期で、読出パルス（ＦＰ
Ｒ）Ｓを生成してエラスティックメモリ２に入力する。

【００５２】同様に、第２のカウンタ８も、第２の同期
パルス（ＦＰ２）Ｄを２回受信する毎にカウント値をク
リアし、１ビット長の周期で“０”からカウントアップ
を開始して、カウント値を第２のＲＯＭ１０に送信する
（図５Ｖ参照）。

【００５３】この第２のＲＯＭ１０も、種々のアドレス
値を記憶している。これらアドレス値は、カウンタ８か
ら受信したカウント値に二対一で対応するように関係付
けられている。即ち、入力するカウント値が２回カウン
トアップする毎に、アドレス値を一回変更するように関
係付けられている。しかしながら、エラスティックメモ
リ２において第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃに
対して３ビットの遅延を行ったのと同期させるために、
この第２のＲＯＭ１０では、カウント値の初期値“０”
とアドレス値の初期値との関係を第１のＲＯＭ９の場合
に比較して３カウント分ずらされている。また、第２の
ＲＯＭ１０が記憶しているアドレス値Ｑは、それが第２
の入力データ（ＤＡＴＡ１ＩＮ）Ｃに対応するものであ
るために、第１の入力データ（ＤＡＴＡ１ＩＮ）Ａに対
応する第１のＲＯＭ９の記憶するアドレス値Ｐとは異な
っている。以上により、第２のＲＯＭ１０は、入力する
カウント値のカウントアップに応じて、図５のＱのよう
な順番で、２ビット長の周期でアドレス値を変更する。
また、カウンタ値が８の倍数になる毎に，即ち、８ビッ
ト長の周期で、書込パルス（ＦＰＷ）Ｔを生成してエラ
スティックメモリ２に入力する。

【００５４】ここで、第１のＲＯＭ９及び第２のＲＯＭ
１０が出力するアドレス値Ｐ，Ｑについて、図３及び図
５のＪ〜Ｑを参照して詳しく説明する。ここでは、説明
の都合上、各アドレス値は１０進法で３桁の数字として
いる。そして、その百の桁の数字は、メモリ内の第１の
領域（１００番台）又は第２の領域（２００番台）の何
れかの領域であることを示し、十の桁の数字は記憶すべ
きチャンネルの番号を示し、一の桁は第１又は第２の何
れの入力データに対応するのかを示す。

【００５５】図５Ｊは、ＲＯＭ９の実際の出力値である
Ｐから書き込みアドレスのみを抜き出したものである。
また、図５Ｋは、ＲＯＭ１０の実際の出力値であるＱか
ら書き込みアドレスのみを抜き出したものである。これ
らタイムチャートから明らかなように、一の桁の数字
は、Ｊ，Ｐでは全て“１”であり、Ｋ，Ｑでは全て
“２”である。十の桁の数字は、入力データにおけるチ
ャンネルの並び順と同じ順序で付されている。百の桁の
数字に関しては、何れのＲＯＭ９，１０のアドレス値で
あっても、アドレス６個（即ち、１フレーム分）毎に、
“１”と“２”とで切り替わって付されている。これ
は、第１実施例においてはメモリの書き込み／読み出し
の方法としてダブルバッファ方式を採っているからであ
る。ここにダブルバッファ方式とは、メモリを二つの領
域に分け、最初の周期で１個目のフレームを一方の領域
に書き込んだ後、次の周期では２個目のフレームを他方
の領域に書き込むと同時に前記一方の領域から１個目の
フレームを読み出す方式である。このダブルバッファ方
式によれば、同じフレームに属すチャンネルをひとまと
まりにしながらその中で順序を変えることができるので
ある。従って、同じ番号のチャンネルに対するアドレス
値でも、最初のものと次のものでは値を変えなければな
らないのである。カウンタ７，８が同期パルス（ＦＰ
１，ＦＰ２）Ｂ，Ｄを２回受信する毎にカウンタ値をク
リアするのはこの理由による。

【００５６】図５Ｌは、ＲＯＭ９の実際の出力値である
Ｐから読み出しアドレスをのみを抜き出したものであ
る。また、図５Ｍは、ＲＯＭ１０の実際の出力値である
Ｑから読み出しアドレスをのみを抜き出したものであ
る。何れも、十の桁の数字が、出力データＧ，Ｈとして
出力したいチャンネルの順番通りに定められている。な
お、百の桁と一の桁の数字の付し方は、書き込みアドレ
スＪ，Ｋの場合と同じである。

【００５７】このようにしてパターンが定められた書き
込みアドレスＪと読み出しアドレスＬとを、交互に２ビ
ット長づつ切り換えて出力したのが実際のＲＯＭ９の出
力としてのアドレス値Ｐである。同様に、書き込みアド
レスＫと読み出しアドレスＭとを、交互に２ビット長づ
つ切り換えて出力したのが実際のＲＯＭ９の出力として
のアドレス値Ｑである。

【００５８】図２に戻り、第２の多重化装置１２は、第
１のＲＯＭ９のアドレス値Ｐと第２のＲＯＭ１０のアド
レス値Ｑとを受信して、それらを交互に４ビット長づつ
切り換えて、ＲＡＭ６のアドレス入力端子６ｂに対して
出力する。従って、この第２の多重化装置１２の多重化
アドレス出力は、図５のＲに示すように、第１の入力デ
ータの書き込みアドレス値，第１の入力データの読み出
しアドレス値，第２の入力データの書き込みアドレス
値，第２の入力データの読み出しアドレス値の順に、２
ビット長づつアドレス値を変更して出力されるようにな
る。但し、入力データＡ’，Ｅ’自体がシリアル／パラ
レル変換後には８ビットのタイムラグを有しているか
ら、ＲＯＭ９，ＲＯＭ１０はこのタイムラグを考慮した
アドレスを出力させることにより、入力データとアドレ
ス値とのタイミングが合うことになる（即ち、図５Ｐ，
Ｕに示すように、第１のＲＯＭ９では、カウント値の
“８”に対してアドレス値の初期値“１０１”が対応付
けられている。また、図５Ｑ，Ｖに示すように、第２の
ＲＯＭ１０では、カウント値の“１１”に対して、アド
レス値の初期値“１０２”が対応付けられる。）。

【００５９】フリップフロップ１３は、ＲＡＭ６の読み
出しデータをＤ入力端子１３ａで受信するとともに、デ
コーダ１１からのクロックパルスをＣＫ入力端子１３ｃ
で受信するフリップフロップである。そして、クロック
パルスが入力した時にＤ入力端子１３ａに入力している
データ（読み出しデータ）を、その出力端子１３ｂから
出力データ（ＤＡＴＡＯＵＴ）として出力する。従っ
て、クロックパルスを入力しない限り、データは出力さ
れないので、ハイインピーダンス制御部５を通過した入
力データＦがそのまま出力されることを防止することが
可能である。

【００６０】デコーダ１１は、第１のカウンタ７のカウ
ンタ値を受信する。そして、このカウンタ値をデコード
して、一定のタイミングに従って、ＲＡＭ６に対する制
御パルス，ハイインピーダンス制御部５に対する制御信
号，及びフリップフロップ１３に対するＣＫパルスを各
々出力する。これらの制御信号等の関係をまとめて記す
と、入力データＦの書き込み時には、ハイインピーダン
ス制御部５を低インピーダンス状態にし、ＲＡＭ６に制
御パルスを入力し、フリップフロップ１３にはクロック
パルスを入力しない。一方、ＲＡＭ６に記憶されたデー
タの読み出し時には、ハイインピーダンス制御部５を高
インピーダンス状態にし、ＲＡＭ６に制御パルスを入力
せず、フリップフロップ１３にクロックパルスを入力す
る。

【００６１】信号復元装置１４は、フリップフロップ１
３からの出力データ（ＤＡＴＡＯＵＴ）を、第１の入力
データ（ＤＡＴＡ１ＩＮ）Ａに対応した第１の出力デー
タ（ＤＡＴＡ１ＯＵＴ）Ｇと第２の入力データ（ＤＡＴ
Ａ２ＩＮ）Ｃに対応した第１の出力データ（ＤＡＴＡ１
ＯＵＴ）Ｈに分離し、これらをシリアル信号として出力
する。

【００６２】次に、以上のように構成した第１実施例に
よるメモリ制御装置の動作について説明する。先ず、第
１のカウンタ７は第１の同期パルス（ＦＰ１）Ｂを２回
受信することにより、カウンタ値をクリアしてカウント
アップを開始する。その結果、第１のＲＯＭ９から読出
パルス（ＦＰＲ）Ｓが出力される。同様に、第２のカウ
ンタ８は第２の同期パルス（ＦＰ２）Ｄを２回受信する
ことにより、カウンタ値をクリアしてカウントアップを
開始する。その結果、第２のＲＯＭ１０から書込パルス
（ＦＰＷ）Ｔが出力される。

【００６３】パルス（ＦＰＲ）Ｓ及びパルス（ＦＰＷ）
Ｔは、共にエラスティックメモリ２に入力されて、第２
の入力データ（ＤＡＴＡ２ＩＮ）Ｃに対する遅延量を決
定する。

【００６４】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａは、第１のシリアル／パラレル変換器１によって
８パラレル信号Ａ’に変換されて、第１の多重化装置４
に入力される。また、第２の入力データ（ＤＡＴＡ２Ｉ
Ｎ）Ｃは、エラスティックメモリ２により第１の入力デ
ータ（ＤＡＴＡ２ＩＮ）Ａとのチャンネルレベルでの同
期をとられた後に（Ｅ）、第２のシリアル／パラレル変
換器３によって８パラレル信号Ｅ’に変換されて、第１
の多重化装置４に入力される。第１の多重化装置４で
は、両信号（Ａ’，Ｅ’）を、４ビット長毎に切り替わ
る時分割多重信号Ｆに変換して、ハイインピーダンス制
御部５に入力する。一方、第１のカウンタ７からカウン
ト値を入力された第１のＲＯＭ９は、カウント値Ｕに対
応するアドレス値Ｐを順次出力する。同様に、第２のカ
ウンタ８からカウント値Ｖを入力された第２のＲＯＭ１
０は、カウント値に対応するアドレス値Ｑを順次出力す
る。これらアドレス値（Ｐ，Ｑ）を入力された多重化装
置４は、これらアドレス値（Ｐ，Ｑ）を４ビット長づつ
切り換えた多重化アドレス値Ｒを出力する。

【００６５】また、第１のカウンタ７からのカウンタ値
を受信したデコーダ１１は、ＲＡＭ６に対して、２ビッ
ト長周期を有する制御パルスを、１個出力しては１個出
力停止するようにして送信する。また、これと同期し
て、ハイインピーダンス制御部５に対して、時分割多重
信号Ｆの通過を２ビット長毎に繰り返して許容／禁止す
るように制御信号を出力する。また、これと同期して、
フリップフロップ１３に対して、２ビット長周期を有す
る制御パルスを、１個出力停止しては１個出力するよう
にして送信する。

【００６６】以上の信号が入力されたＲＡＭ６では、最
初の２ビット長の時間で第１の入力データ（Ａ）のチャ
ンネルを所定のアドレスに書き込み、２番目の２ビット
長の時間で所定のアドレスに従って第１の入力データ
（ＤＡＴＡ１ＩＮ）Ａのチャンネルを読み出し、３番目
の２ビット長の時間で第２の入力データ（ＤＡＴＡ２Ｉ
Ｎ）Ｃのチャンネルを所定のアドレスに書き込み、４番
目の２ビット長の時間で所定のアドレスに従って第２の
入力データ（ＤＡＴＡ２ＩＮ）Ｃのチャンネルを読み出
す。以上の書き込み／読み出しを繰り返すことにより、
１フレームの全チャンネルの書き込みを行うと同時に、
前回書き込んだフレームの全チャンネルの読み出しを行
う。この際、読み出し時には、書き込み時におけるチャ
ンネルの順番とは異なった順番で読み出しを行える。従
って、フォーマットの変換がなされるのである。

【００６７】このような書き込み／読み出しを繰り返す
と、ＲＡＭ６のデータ入出力端子６ａの信号状態は、図
５のＩに示すようになる。フリップフロップ１３は、こ
の信号のうち、読み出しデータのみを選択して、信号復
元装置１４に対して出力する。そして信号復元装置１４
により、第１の出力信号（ＤＡＴＡ１ＯＵＴ）Ｇ及び第
２の出力信号（ＤＡＴＡ２ＯＵＴ）Ｈが、シリアル信号
の形式で分離されて出力される。

【００６８】以上説明したように、第１実施例によるメ
モリ制御装置によれば、複数の入力データ（ＤＡＴＡＩ
Ｎ）Ａ，Ｃを、各々の位相の独自性を有る程度保った状
態で多重化して、共通のハード，即ちハイインピーダン
ス制御部５，ＲＡＭ６，フリップフロップ１３を用いて
フォーマットの変換をして、分離することができる。従
って、ハードの規模が大きくならなくて済む。しかも、
諸般の理由により独自の位相を与えられたデータに対し
てもそのままフォーマット変換処理を行うことができ、
分離後に元の位相に戻す必要もない。なお、第１実施例
において、図４に示すのとは異なる位相差を有する入力
データが入力される場合には、第２のＲＯＭ１０におけ
るカウント値Ｖとアドレス値Ｑとの関係付けを変えれば
良い。このタイミングをどの様に変更しても、第２の多
重化装置１２は２つのアドレス値の多重化を行うことが
できる。

【００６９】

【実施例２】上記第１実施例では、チャンネルレベルで
の同期をとるために必要な遅延量を一旦決定して第２の
ＲＯＭ１０等の仕様の設定をすると、遅延量はこれに固
定される様になっていた。従って、これと異なる位相の
入力データが入力された時には、そのままでは同期をと
ることができない（最初に設定した入力データの位相に
対して、８×αだけ位相がずれている入力データであれ
ば対応できるが、それ以外の場合には対応できない）。

【００７０】本発明の第２実施例は、第１実施例を更に
改良して、どの様な位相を有するデータが入力された場
合でも遅延量を容易に変更して同期をとることができる
ようにしたメモリ制御装置に関するものである。

【００７１】図６は、本発明の第２実施例によるメモリ
制御装置の構成を示すブロック図である。第２実施例で
は、第１実施例のエラスティックメモリ２の代わりに、
第１の同期パルス（ＦＰ１）Ｂと第２の同期パルス（Ｆ
Ｐ２）Ｄを受信する位相差検出手段としての位相検出部
４５と、第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃを入力
信号とする遅延手段としてのシフトレジスタ４６と、位
相検出部４５に接続された選択装置４７とを有してい
る。また、第２のＲＯＭ４０と第２の多重化装置４２と
の間に、位相検出部４５に接続された第２の遅延手段と
しての位相調節部４８を介在させている。また、これら
の構成との関係で、第１及び第２のＲＯＭ３９，４０の
動作が第１実施例のものとは若干異なっている。

【００７２】最初に、図６に基づいて、第２実施例によ
るメモリ制御装置の各ブロックの接続関係を説明する。
第１の入力データ（ＤＡＴＡ１ＩＮ）Ａは、直接、シリ
アルパラレル変換手段としての第１のシリアル／パラレ
ル変換器３１に入力する。一方、第２の入力データ（Ｄ
ＡＴＡ２ＩＮ）Ｃは、シフトレジスタ４６及び選択装置
４７を介して、シリアルパラレル変換手段としての第２
のシリアル／パラレル変換器３３に入力する。これら第
１のシリアル／パラレル変換器３１及び第２のシリアル
／パラレル変換器３３は、共に、多重化手段としての第
１の多重化装置３４に接続されている。そして、この第
１の多重化装置３４は、ハイインピーダンス制御部３５
のデータ入力端子３５ａに接続されている。このハイイ
ンピーダンス制御部３５の出力端子３５ｂは、記憶手段
としてのＲＡＭ３６のデータ入出力端子３６ａに接続さ
れている。

【００７３】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａの各フレームの先頭に対応する第１の同期パルス
（ＦＰ１）Ｂは、位相検出装置４５と第１のカウンタ３
７に各々入力されている。同様に、第２の入力データ
（ＤＡＴＡ２ＩＮ）Ｃの各フレームの先頭に対応する第
２の同期パルス（ＦＰ２）Ｄは、位相検出装置４５と第
２のカウンタ３８に各々入力されている。

【００７４】この位相検出装置４５は、選択回路４７及
び位相調節部４８に接続されている。第１のカウンタ３
７は、書き込みアドレス指定手段及び読み出しアドレス
指定手段としての第１のＲＯＭ３９とデコーダ４１に各
々接続されている。第２のカウンタ３８は、書き込みア
ドレス指定手段及び読み出しアドレス指定手段としての
第２のＲＯＭ４０のみに接続されている。

【００７５】第１のＲＯＭ３９は、直接多重化手段とし
ての第２の多重化回路４２の入力端子４２ａに接続され
ている。また、第２のＲＯＭ４０は、位相調節部４８を
介して、第２の多重化装置４２の入力端子４２ａに接続
されている。この第２の多重化装置４２の出力端子４２
ｂは、ＲＡＭ３６のアドレス入力端子３６ｂに接続され
ている。

【００７６】デコーダ４１は、ＲＡＭ３６の制御パルス
入力端子３６ｃ，ハイインピーダンス制御部３５の制御
端子３５ｃ，及びフリップフロップ４３のＣＫ端子４３
ｃに各々接続されている。なお、フリップフロップ４３
のＤ入力端子４３ａは、ＲＡＭ３６のデータ入出力端子
３６ａに接続されている。また、フリップフロップ４３
の出力端子４３ｂは、復元手段としての信号復元装置４
４の入力端子４４ａに接続されている。

【００７７】次に、図４及び図５のタイムチャートを援
用（Ｓ，Ｔを除く）して、図６の各ブロックの機能を説
明する。先ず、位相検出部４５は、第１の同期パルス
（ＦＰ１）Ｂ及び第２の同期パルス（ＦＰ２）Ｄを受信
することによって、それらの間の位相差，ひいては両入
力データ（ＤＡＴＡ１ＩＮ，ＤＡＴＡ２ＩＮ）Ａ，Ｃの
間の位相差を検出する。

【００７８】また、シフトレジスタ４６は、公知の通
り、フリップフロップを多段に接続した構造を基本にし
て構成したものである。従って、何れかのフリップフロ
ップの出力を選択して取り出すことにより、任意の遅延
量を有する遅延信号を取り出すことができる。

【００７９】選択装置４７は、位相検出部４５からの位
相差検出信号を受信することにより、この位相差をキャ
ンセルするのに必要な遅延量を有するシフトレジスタ４
６内の何れかのフリップフロップの出力を選択して取り
出す。ここで、位相差とは、第１実施例と同様に、チャ
ンネルレベルでの位相差である。即ち、図４の例におい
ては３ビット長の進み位相差を検出する。選択装置４７
は、取り出した遅延後の第２の入力データ（ＤＡＴＡ２
ＩＮ）Ｅを第２のシリアル／パラレル変換器３３に送信
する。

【００８０】第１のシリアル／パラレル変換器３１は、
８ビットのシリアル信号として構成されている入力デー
タ（ＤＡＴＡ１ＩＮ）Ａの各チャンネルの信号形態を変
換し、８本の平行信号線による８ビットパラレル信号
Ａ’に変換する機能を有する。変換後のパラレル信号の
１チャンネルは、フレームの長さを統一的に扱えるよう
に、この時点では８ビット分の長さを持たせている。な
お、８ビットのシリアル信号をパラレル信号に変換する
には、一旦８ビットのシリアル信号を全部取り込んでか
らでないと行うことができない。従って、変換の前後で
は、８ビット長（入力データＡにおける８ビットと同じ
時間の意。以下同じ。）のタイムラグが生じる。

【００８１】第２のシリアル／パラレル変換器３３は第
１のシリアル／パラレル変換器３１と同機能を有してい
る。変換後の入力データ（ＤＡＴＡ２ＩＮ）のタイムチ
ャートを図５のＥ’に示す。

【００８２】第１の多重化装置３４は、パラレル信号形
式の第１の入力データ（ＤＡＴＡ１ＩＮ）Ａ’及び第２
の入力データ（ＤＡＴＡ２ＩＮ）Ｅ’を受信して、この
データを４ビット分の長さで交互に出力する多重化を行
う。従って、この時点での各チャンネルの信号長は４ビ
ット長になっている。多重化後の出力信号を図４のＦに
示す。

【００８３】ハイインピーダンス制御部３５は、デコー
ダ４１からの制御パルスに従って、入力データＦに対す
るインピーダンス状態を変化させる。そして、それによ
り入力データＦの通過を規制する。即ち、入力データＦ
のＲＡＭ３６への書き込み時には、インピーダンスを低
くして入力データＦの通過を許容する。反対に、ＲＡＭ
３６に記憶されたデータの読み出し時には、インピーダ
ンスを高くして入力データＦの通過を禁止する。従っ
て、読み出し時において、入力データＦとＲＡＭ３６か
ら読み出されたデータ（以下、「読み出しデータ」と言
う。）とが、ＲＡＭ３６とフリップフロップ４３との間
の区間において混合してしまうことが防止される。即
ち、第２実施例では、ＲＡＭ３６の書き込み状態と読み
出し状態を２ビット長づつ切替え、これらの状態を切り
換える毎に、１チャンネルのデータの書き込み又は読み
出しを行うようにしている。従って、ハイインピーダン
ス制御部３５は２ビット長づつインピーダンスが高い状
態と低い状態とを切り換える（図５Ｉ参照）。

【００８４】ＲＡＭ３６は、第２の多重化装置４２から
送信されるＲＡＭ３６内の書き込み位置を示すアドレス
（以下、「書き込みアドレス」と言う。）に従って、デ
ータ入出力端子３６ｂで受信した入力データＦ（Ｉ）を
記憶する。また、第２の多重化装置４２から送信される
ＲＡＭ３６内の読み出し位置を示すアドレス（以下、
「読み出しアドレス」と言う。）に従って、記憶してい
るデータをデータ入出力端子３６ａに出力する。なお、
このＲＡＭ３６は、デコーダ４１からの制御パルスに同
期して書き込みを行う。また、この実施例では、前述し
たように、２ビット長づつ書き込み状態と読み出し状態
を切り換える構成としている。従って、ＲＡＭ３６とフ
リップフロップ４３の間の信号線に乗る信号の状態は、
図５のＩのように、入力信号（ＩＮ）と出力信号（ＯＵ
Ｔ）とが交互に切り替わるようになっている。

【００８５】第１のカウンタ３７は、第１の同期パルス
（ＦＰ１）Ｂを受信する毎にカウント値をクリアし、１
ビット長の周期で“０”からカウントアップを開始し
て、カウント値を第１のＲＯＭ３９に送信する。

【００８６】また、第１のＲＯＭ３９は種々のアドレス
値を記憶しており、第１のカウンタ３７からカウント値
を受信することにより、このカウント値に二対一で対応
するように関係付けられた特定のアドレス値を出力す
る。従って、入力するカウント値のカウントアップに応
じて、出力するアドレス値を一定の順番に従って、変更
していく。具体的には、図５のＰのような順番で、２ビ
ット長の周期でアドレス値を変更する。

【００８７】第２のカウンタ３８も第１のカウンタ３７
とほぼ同じ機能を有している。また、第２のＲＯＭ４０
は、第１のＲＯＭ３９と同様の機能を有している。但
し、その記憶しているアドレス値Ｑは、それが第２の入
力データ（ＤＡＴＡ１ＩＮ）Ｃに対応するものであるた
めに、第１の入力データ（ＤＡＴＡ１ＩＮ）Ａに対応す
る第１のＲＯＭ３９の記憶するアドレス値Ｐとは異な
る。

【００８８】また、位相調節部４８は、第２のＲＯＭ４
０が出力するアドレス値と位相検出部４５が出力する位
相差検出信号を受信する。そして、位相検出部４５によ
り検出された位相差をキャンセルするに必要な分だけ、
このアドレス値を遅延させて多重化装置４２に出力す
る。このように、第２実施例では、検出された位相差に
従ってアドレス値の遅延量が決定される。従って、第２
のＲＯＭ２には、第１実施例のように、カウンタ値の初
期値とアドレス値の初期値との関係を３カウント分ずら
すといった機能を持たせる必要がない。そのため、第２
実施例においては、第２のＲＯＭ４０の構成が第１のＲ
ＯＭ３９と同じ構成良いのである。

【００８９】第２の多重化装置４２は、第１のＲＯＭ３
９のアドレス値Ｐと位相調整部４８により位相が調整さ
れた第２のＲＯＭ４０のアドレス値Ｑとを受信して、そ
れらを交互に４ビット長づつ切り換えて、ＲＡＭ３６の
アドレス入力端子３６ｂに対して出力する。従って、こ
の第２の多重化装置４２の多重化アドレス出力は、図５
のＲに示すように、第１の入力データの書き込みアドレ
ス値，第１の入力データの読み出しアドレス値，第２の
入力データの書き込みアドレス値，第２の入力データの
読み出しアドレス値の順に、２ビット長づつアドレス値
を変更して出力されるようになる。但し、入力データ
Ａ’，Ｅ’自体がシリアル／パラレル変換後には８ビッ
トのタイムラグを有しているから、ＲＯＭ３９，ＲＯＭ
４０はこのタイムラグを考慮したアドレスを出力させる
ことにより、入力データとアドレス値とのタイミングが
合うことになる。

【００９０】フリップフロップ４３は、ＲＡＭ３６の読
み出しデータをＤ入力端子４３ａで受信するとともに、
デコーダ４１からのクロックパルスをＣＫ入力端子４３
ｃで受信するフリップフロップである。そして、クロッ
クパルスが入力した時にＤ入力端子４３ａに入力してい
るデータ（読み出しデータ）を、その出力端子４３ｂか
ら出力データ（ＤＡＴＡＯＵＴ）として出力する。従っ
て、クロックパルスを入力しない限りはデータは出力さ
れないので、ハイインピーダンス制御部３５を通過した
入力データＦがそのまま出力されることを防止すること
が可能である。

【００９１】デコーダ４１は、第１のカウンタ３７のカ
ウンタ値を受信する。そして、このカウンタ値をデコー
ドして、一定のタイミングに従って、ＲＡＭ３６に対す
る制御パルス，ハイインピーダンス制御部３５に対する
制御信号，及びフリップフロップ４３に対するＣＫパル
スを各々出力する。これらの制御信号等の関係をまとめ
て記すと、入力データＦの書き込み時には、ハイインピ
ーダンス制御部３５を低インピーダンス状態にし、ＲＡ
Ｍ３６に制御パルスを入力し、フリップフロップ４３に
はクロックパルスを入力しない。一方、ＲＡＭ３６に記
憶されたデータの読み出し時には、ハイインピーダンス
制御部３５を高インピーダンス状態にし、ＲＡＭ３６に
制御パルスを入力せず、フリップフロップ４３にクロッ
クパルスを入力する。

【００９２】信号復元装置４４は、フリップフロップ４
３からの出力データ（ＤＡＴＡＯＵＴ）を、第１の入力
データ（ＤＡＴＡ１ＩＮ）Ａに対応した第１の出力デー
タ（ＤＡＴＡ１ＯＵＴ）Ｇと第２の入力データ（ＤＡＴ
Ａ２ＩＮ）Ｃに対応した第１の出力データ（ＤＡＴＡ１
ＯＵＴ）Ｈに分離し、これらをシリアル信号として出力
する。

【００９３】次に、以上のように構成した第２実施例に
よるメモリ制御装置の動作について説明する。先ず、入
力された第１の入力データ（ＤＡＴＡ１ＩＮ）Ａは、第
１のシリアル／パラレル変換器３１によって８パラレル
信号Ａ’に変換されて、第１の多重化装置３４に入力さ
れる。また、第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃ
は、シフトレジスタ４６に入力される。そして、第２の
入力データ（ＤＡＴＡ２ＩＮ）Ｃは、シフトレジスタ４
６内の複数のフリップフロップを１ビット長づつ遅延さ
れつつ転送されて行く。

【００９４】一方、位相検出部４５は第１の同期パルス
（ＦＰ１）Ｂ，及び第２の同期パルス（ＦＰ２）Ｄを受
信し、それらの位相差を検出する。図４の例では、第２
入力データＣの位相が、第１の入力データの位相に対し
てチャンネルレベルで３ビット進み位相であることを検
出する。そして、位相検出部４５は、その検出結果を選
択装置４７及び位相調節部４８に送信する。

【００９５】選択装置４７は、受信した位相検出結果が
示す位相差に対応する遅延量を有しているシフトレジス
タ４６内の何れかのフリップフロップの出力を取り出
す。図４の例では３ビットの位相差を位相検出部４５か
ら通知されているので、３ビットの遅延量を有する出力
（Ｅ）を取り出す。このようにして第１の入力データ
（ＤＡＴＡ１ＩＮ）Ａとの同期をとられた第２の入力デ
ータ（ＤＡＴＡ２ＩＮ）Ｅは、第２のシリアル／パラレ
ル変換器３３によって８パラレル信号（Ｅ’）に変換さ
れて、第１の多重化装置３４に入力される。第１の多重
化装置３４では、両信号Ａ’，Ｅ’を、４ビット長毎に
切り替わる時分割多重信号Ｆに変換して、ハイインピー
ダンス制御部３５に入力する。

【００９６】一方、第１のカウンタ３７は第１の同期パ
ルス（ＦＰ１）Ｂを２回受信することにより、カウンタ
値をクリアしてカウントアップを開始する。但し、カウ
ントアップの周期は２ビット長である。第２のカウンタ
３８も、第２の同期パルス（ＦＰ２）Ｄを２回受信する
ことにより、上記と同様にしてカウントアップを開始す
る。第１のカウンタ３７からカウント値を入力された第
１のＲＯＭ３９は、カウント値に対応するアドレス値Ｐ
を順次出力する。同様に、第２のカウンタ３８からカウ
ント値を入力された第２のＲＯＭ４０は、カウント値に
対応するアドレス値Ｑを順次出力する。但し、図４に示
すのとは異なり、第２実施例における第２のＲＯＭ４０
のアドレス値Ｑの変更周期の位相は、第１のＲＯＭ３９
のアドレス値Ｐの変更周期の位相に対して位相差を有し
ているままであり、同期はとられていない。

【００９７】位相調節部４８は、位相検出部４５の位相
検出結果が示す位相差に応じて第２のＲＯＭ４０のアド
レス値Ｑを遅延させて、第１のＲＯＭ３９のアドレス値
Ｐに対して第２のＲＯＭ４０のアドレス値Ｑを同期させ
る。これらアドレス値Ｐ，Ｑを受信した多重化装置４２
は、これらアドレス値Ｐ，Ｑを４ビット長づつ切り換え
た多重化アドレス値Ｒを出力する。

【００９８】以後の動作は第１実施例と全く同じなの
で、その説明を省略する。以上説明したように、第２実
施例によるメモリ制御装置によれは、第１実施例と同じ
効果を得ることができる他、入力データとして如何なる
位相差を有する信号が入力されたとしても容易にそれら
の同期をとることができる。

【００９９】なお、第２実施例のアドレス値（Ｑ）の位
相合わせはＲＯＭ４０の出力側で行っているが、位相調
整部４８を第２のカウンタ３８の前に配置することによ
り、第２の同期パルス（ＦＰ２）を第２のカウンタ３８
に入力する前に同期させることも可能である。

【０１００】

【実施例３】図７は、本発明の第３実施例によるメモリ
制御装置の構成を示すブロック図である。第３実施例
は、遅延手段としてエラスティックメモリ２の代わりに
シフトレジスタ５２を用いる点，第１及び第２のメモリ
５９，６０にはパルス（ＰＦＲ，ＰＦＷ）Ｓ，Ｔを出力
する機能がない点を除き、第１実施例と同じ構成を有し
ている。

【０１０１】最初に、図７に基づいて、第３実施例によ
るメモリ制御装置の各ブロックの接続関係を説明する。
第１の入力データ（ＤＡＴＡ１ＩＮ）Ａは、直接、シリ
アルパラレル変換手段としての第１のシリアル／パラレ
ル変換器５１に入力する。一方、第２の入力データ（Ｄ
ＡＴＡ２ＩＮ）Ｃは、シフトレジスタ５２を介して、シ
リアルパラレル変換手段としての第２のシリアル／パラ
レル変換器５３に入力する。これら第１のシリアル／パ
ラレル変換器５１及び第２のシリアル／パラレル変換器
５３は、共に、多重化手段としての第１の多重化装置５
４に接続されている。そして、この第１の多重化装置５
４は、ハイインピーダンス制御部５５のデータ入力端子
５５ａに接続されている。このハイインピーダンス制御
部５５の出力端子５５ｂは、記憶手段としてのＲＡＭ５
６のデータ入出力端子５６ａに接続されている。

【０１０２】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａの各フレームの先頭に対応する第１の同期パルス
（ＦＰ１）Ｂは、第１のカウンタ５７に入力されてい
る。同様に、第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃの
各フレームの先頭に対応する第２の同期パルス（ＦＰ
２）Ｄは、第２のカウンタ５８に各々入力されている。

【０１０３】この第１のカウンタ５７は、書き込みアド
レス指定手段及び読み出しアドレス指定手段としての第
１のＲＯＭ５９とデコーダ６１に各々接続されている。
第２のカウンタ５８は、書き込みアドレス指定手段及び
読み出しアドレス指定手段としての第２のＲＯＭ６０の
みに接続されている。これら第１のＲＯＭ５９及び第２
のＲＯＭ６０は、共に多重化手段としての第２の多重化
装置６２の入力端子６２ａに接続されている。第２の多
重化装置６２の出力端子６２ｂは、ＲＡＭ５６のアドレ
ス入力端子５６ｂに接続されている。

【０１０４】デコーダ６１は、ＲＡＭ５６の制御パルス
入力端子５６ｃ，ハイインピーダンス制御部５５の制御
端子５５ｃ，及びフリップフロップ６３のＣＫ端子６３
ｃに各々接続されている。なお、フリップフロップ６３
のＤ入力端子６３ａは、ＲＡＭ５６のデータ入出力端子
５６ａに接続されている。また、フリップフロップ６３
の出力端子６３ｂは、復元手段としての信号復元装置６
４の入力端子６４ａに接続されている。

【０１０５】次に、図４及び図５のタイムチャートを参
照（Ｓ，Ｔを除く）して、図７の各ブロックの機能を説
明する。シフトレジスタ５２は、第２実施例におけるシ
フトレジスタ４６と同様に、フリップフロップを多段に
接続した構造を基本にして構成したものである。但し、
第３実施例においては、第２の入力データ（ＤＡＴＡ２
ＩＮ）Ｃに対する遅延量は固定されるので、フリップフ
ロップの段数はこの固定された遅延量に対応する数のみ
となっている。即ち、図４に示す場合においては、両入
力データ（ＤＡＴＡ１ＩＮ，ＤＡＴＡ２ＩＮ）Ａ，Ｃを
チャンネルレベルで同期させるために、第２の入力デー
タ（ＤＡＴＡ２ＩＮ）Ｃを３ビット遅延させる段数とな
っている。

【０１０６】第１のシリアル／パラレル変換器５１は、
８ビットのシリアル信号として構成されている入力デー
タ（ＤＡＴＡ１ＩＮ）Ａの各チャンネルの信号形態を変
換し、８本の平行信号線による８ビットパラレル信号
Ａ’に変換する機能を有する。変換後のパラレル信号の
１チャンネルは、フレームの長さを統一的に扱えるよう
に、この時点では８ビット分の長さを持たせている。な
お、８ビットのシリアル信号をパラレル信号に変換する
には、一旦８ビットのシリアル信号を全部取り込んでか
らでないと行うことができない。従って、変換の前後で
は、８ビット長（入力データＡにおける８ビットと同じ
時間の意。以下同じ。）のタイムラグが生じる。

【０１０７】第２のシリアル／パラレル変換器５３は第
１のシリアル／パラレル変換器５１と同機能を有してい
る。変換後の入力データ（ＤＡＴＡ２ＩＮ）のタイムチ
ャートを図５のＥ’に示す。

【０１０８】第１の多重化装置５４は、パラレル信号形
式の第１の入力データ（ＤＡＴＡ１ＩＮ）Ａ’及び第２
の入力データ（ＤＡＴＡ２ＩＮ）Ｅ’を受信して、この
データを４ビット分の長さで交互に出力する多重化を行
う。従って、この時点での各チャンネルの信号長は４ビ
ット長になっている。多重化後の出力信号を図４のＦに
示す。

【０１０９】ハイインピーダンス制御部５５は、デコー
ダ６１からの制御パルスに従って、入力データＦに対す
るインピーダンス状態を変化させる。そして、それによ
り入力データＦの通過を規制する。即ち、入力データＦ
のＲＡＭ５６への書き込み時には、インピーダンスを低
くして入力データＦの通過を許容する。反対に、ＲＡＭ
５６に記憶されたデータの読み出し時には、インピーダ
ンスを高くして入力データＦの通過を禁止する。従っ
て、読み出し時において、入力データＦとＲＡＭ５６か
ら読み出されたデータ（以下、「読み出しデータ」と言
う。）とが、ＲＡＭ５６とフリップフロップ６３との間
の区間において混合してしまうことが防止される。即
ち、第３実施例では、ＲＡＭ５６の書き込み状態と読み
出し状態を２ビット長づつ切替え、これらの状態を切り
換える毎に、１チャンネルのデータの書き込み又は読み
出しを行うようにしている。従って、ハイインピーダン
ス制御部５５は２ビット長づつインピーダンスが高い状
態と低い状態とを切り換える（図５Ｉ参照）。

【０１１０】ＲＡＭ５６は、第２の多重化装置６２から
送信されるＲＡＭ５６内の書き込み位置を示すアドレス
（以下、「書き込みアドレス」と言う。）に従って、デ
ータ入出力端子５６ａで受信した入力データＦ（Ｉ）を
記憶する。また、第２の多重化装置６２から送信される
ＲＡＭ５６内の読み出し位置を示すアドレス（以下、
「読み出しアドレス」と言う。）に従って、記憶してい
るデータをデータ入出力端子５６ａに出力する。なお、
このＲＡＭ５６は、デコーダ６１からの制御パルスに同
期して書き込みを行う。また、この実施例では、前述し
たように、２ビット長づつ書き込み状態と読み出し状態
を切り換える構成としている。従って、ＲＡＭ５６とフ
リップフロップ６３の間の信号線に乗る信号の状態は、
図５のＩのように、入力信号（ＩＮ）と出力信号（ＯＵ
Ｔ）とが交互に切り替わるようになっている。

【０１１１】第１のカウンタ５７は、第１の同期パルス
（ＦＰ１）Ｂを２回受信する毎にカウント値をクリア
し、１ビット長の周期で“０”からカウントアップを開
始して、カウント値を第１のＲＯＭ５９に送信する（図
５Ｕ参照）。

【０１１２】この第１のＲＯＭ５９は、種々のアドレス
値を記憶している。これらアドレス値は、カウンタ５７
から受信したカウント値に二対一で対応するように関係
付けられている。即ち、入力するカウント値が２回カウ
ントアップする毎に、アドレス値が一回変更されるよう
に関係付けられている。従って、第１のＲＯＭ５９は、
入力するカウント値のカウントアップに応じて、出力す
るアドレス値を一定の順番に従って、変更していく。具
体的には、図５のＰのような順番で、２ビット長の周期
でアドレス値を変更する。

【０１１３】同様に、第２のカウンタ５８も、第２の同
期パルス（ＦＰ２）Ｄを２回受信する毎にカウント値を
クリアし、１ビット長の周期で“０”からカウントアッ
プを開始して、カウント値を第２のＲＯＭ６０に送信す
る（図５Ｖ参照）。

【０１１４】この第２のＲＯＭ６０も、種々のアドレス
値を記憶している。これらアドレス値は、カウンタ５８
から受信したカウント値に二対一で対応するように関係
付けられている。即ち、入力するカウント値が２回カウ
ントアップする毎に、アドレス値を一回変更するように
関係付けられている。しかしながら、シフトレジスタ５
２において第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃに対
して３ビットの遅延を行ったのと同期させるために、こ
の第２のＲＯＭ６０では、カウント値の初期値“０”と
アドレス値の初期値“１０２”との関係を第１のＲＯＭ
５９に比較して３カウント分ずらす。また、第２のＲＯ
Ｍ６０が記憶しているアドレス値Ｑは、それが第２の入
力データ（ＤＡＴＡ２ＩＮ）Ｃに対応するものであるた
めに、第１の入力データ（ＤＡＴＡ１ＩＮ）Ａに対応す
る第１のＲＯＭ５９の記憶するアドレス値Ｐとは異なっ
ている。以上により、第２のＲＯＭ６０は、入力するカ
ウント値のカウントアップに応じて、図５のＱのような
順番で、２ビット長の周期でアドレス値を変更する。

【０１１５】第２の多重化装置６２は、第１のＲＯＭ５
９のアドレス値Ｐと第２のＲＯＭ６０のアドレス値Ｑと
を受信して、それらを交互に４ビット長づつ切り換え
て、ＲＡＭ５６のアドレス入力端子５６ｂに対して出力
する。従って、第２の多重化装置６２の多重化アドレス
出力は、図５のＲに示すように、第１の入力データの書
き込みアドレス値，第１の入力データの読み出しアドレ
ス値，第２の入力データの書き込みアドレス値，第２の
入力データの読み出しアドレス値の順に、２ビット長づ
つアドレス値を変更して出力されるようになる。但し、
入力データＡ’，Ｅ’自体がシリアル／パラレル変換後
には８ビットのタイムラグを有しているから、ＲＯＭ５
９，ＲＯＭ６０はこのタイムラグを考慮したアドレスを
出力させることにより、入力データとアドレス値とのタ
イミングが合うことになる（即ち、図５Ｐ，Ｕに示すよ
うに、第１のＲＯＭ５９では、カウント値の“８”に対
して、アドレス値の初期値“１０１”が対応付けられ
る。また、図５Ｑ，Ｖに示すように、第２のＲＯＭ６０
では、カウント値の“１１”に対して、アドレス値の初
期値“１０２”が対応付けられる。）。

【０１１６】フリップフロップ６３は、ＲＡＭ５６の読
み出しデータをＤ入力端子６３ａで受信するとともに、
デコーダ６１からのクロックパルスをＣＫ入力端子６３
ｃで受信するフリップフロップである。そして、クロッ
クパルスが入力した時にＤ入力端子６３ａに入力してい
るデータ（読み出しデータ）を、その出力端子６３ｂか
ら出力データ（ＤＡＴＡＯＵＴ）として出力する。従っ
て、クロックパルスを入力しない限り、データは出力さ
れないので、ハイインピーダンス制御部５５を通過した
入力データＦがそのまま出力されることを防止すること
が可能である。

【０１１７】デコーダ６１は、第１のカウンタ５７のカ
ウンタ値を受信する。そして、このカウンタ値をデコー
ドして、一定のタイミングに従って、ＲＡＭ５６に対す
る制御パルス，ハイインピーダンス制御部５５に対する
制御信号，及びフリップフロップ６３に対するＣＫパル
スを各々出力する。これらの制御信号等の関係をまとめ
て記すと、入力データＦの書き込み時には、ハイインピ
ーダンス制御部５５を低インピーダンス状態にし、ＲＡ
Ｍ５６に制御パルスを入力し、フリップフロップ６３に
はクロックパルスを入力しない。一方、ＲＡＭ５６に記
憶されたデータの読み出し時には、ハイインピーダンス
制御部５５を高インピーダンス状態にし、ＲＡＭ５６に
制御パルスを入力せず、フリップフロップ６３にクロッ
クパルスを入力する。

【０１１８】信号復元装置６４は、フリップフロップ６
３からの出力データ（ＤＡＴＡＯＵＴ）を、第１の入力
データ（ＤＡＴＡ１ＩＮ）Ａに対応した第１の出力デー
タ（ＤＡＴＡ１ＯＵＴ）Ｇと第２の入力データ（ＤＡＴ
Ａ２ＩＮ）Ｃに対応した第１の出力データ（ＤＡＴＡ１
ＯＵＴ）Ｈに分離し、これらをシリアル信号として出力
する。

【０１１９】次に、以上のように構成した第３実施例に
よるメモリ制御装置の動作について説明する。先ず、第
１のカウンタ５７は第１の同期パルス（ＦＰ１）Ｂを２
回受信することにより、カウンタ値をクリアしてカウン
トアップを開始する。同様に、第２のカウンタ５８は第
２の同期パルス（ＦＰ２）Ｄを２回受信することによ
り、カウンタ値をクリアしてカウントアップを開始す
る。

【０１２０】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａは、第１のシリアル／パラレル変換器５１によっ
て８パラレル信号Ａ’に変換されて、第１の多重化装置
５４に入力される。また、第２の入力データ（ＤＡＴＡ
２ＩＮ）Ｃは、シフトレジスタ５２により第１の入力デ
ータ（ＤＡＴＡ２ＩＮ）Ａとのチャンネルレベルでの同
期をとられた後に（Ｅ）、第２のシリアル／パラレル変
換器５３によって８パラレル信号Ｅ’に変換されて、第
１の多重化装置５４に入力される。第１の多重化装置５
４では、両信号（Ａ’，Ｅ’）を、４ビット長毎に切り
替わる時分割多重信号Ｆに変換して、ハイインピーダン
ス制御部５５に入力する。

【０１２１】一方、第１のカウンタ５７からカウント値
を入力された第１のＲＯＭ５９は、カウント値に対応す
るアドレス値Ｐを順次出力する。同様に、第２のカウン
タ５８からカウント値を入力された第２のＲＯＭ６０
は、カウント値に対応するアドレス値Ｑを順次出力す
る。これらアドレス値（Ｐ，Ｑ）を入力された多重化装
置５４は、これらアドレス値（Ｐ，Ｑ）を４ビット長づ
つ切り換えた多重化アドレス値Ｒを出力する。

【０１２２】以後の動作は第１実施例と全く同じなの
で、その説明を省略する。以上説明したように、第３実
施例によるメモリ制御装置によれば、第１実施例と同じ
効果を、簡単な構成によって得ることができる。

【０１２３】

【実施例４】本発明の第４実施例を図８に示す。この第
４実施例は、カウンタ７７及びＲＯＭ７９が一つしかな
い点，及び第２の多重化装置６２がない点で、第３実施
例と構成が異なる。また、これらとの関係で、ＲＯＭ７
９が記憶しているアドレス値のパターンが、第３実施例
のものと異なっている。

【０１２４】最初に、図８に基づいて、第４実施例によ
るメモリ制御装置の各ブロックの接続関係を説明する。
第１の入力データ（ＤＡＴＡ１ＩＮ）Ａは、直接、シリ
アルパラレル変換手段としての第１のシリアル／パラレ
ル変換器７１に入力する。一方、第２の入力データ（Ｄ
ＡＴＡ２ＩＮ）Ｃは、シフトレジスタ７２を介して、シ
リアルパラレル変換手段としての第２のシリアル／パラ
レル変換器７３に入力する。これら第１のシリアル／パ
ラレル変換器７１及び第２のシリアル／パラレル変換器
７３は、共に、多重化手段としての多重化装置７４に接
続されている。そして、この多重化装置７４は、ハイイ
ンピーダンス制御部７５のデータ入力端子７５ａに接続
されている。このハイインピーダンス制御部７５の出力
端子７５ｂは、記憶手段としてのＲＡＭ７６のデータ入
出力端子７６ａに接続されている。

【０１２５】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａの各フレームの先頭に対応する第１の同期パルス
（ＦＰ１）Ｂは、カウンタ７７に入力されている。この
カウンタ７７は、書き込みアドレス指定手段及び読み出
しアドレス指定手段としてのＲＯＭ７９とデコーダ８１
に各々接続されている。ＲＯＭ７９は、ＲＡＭ７６のア
ドレス入力端子７６ｂに接続されている。

【０１２６】デコーダ８１は、ＲＡＭ７６の制御パルス
入力端子７６ｃ，ハイインピーダンス制御部７５の制御
端子７５ｃ，及びフリップフロップ８３のＣＫ端子８３
ｃに各々接続されている。なお、フリップフロップ８３
のＤ入力端子８３ａは、ＲＡＭ７６のデータ入出力端子
７６ａに接続されている。また、フリップフロップ８３
の出力端子８３ｂは、復元手段としての信号復元装置８
４の入力端子８４ａに接続されている。

【０１２７】次に、図４及び図５のタイムチャートを参
照（Ｄ，Ｐ，Ｑ，Ｓ，Ｔ，Ｖを除く）して、図８の各ブ
ロックの機能を説明する。シフトレジスタ７２は、第２
実施例におけるシフトレジスタ４６と同様に、フリップ
フロップを多段に接続した構造を基本にして構成したも
のである。但し、第４実施例においては、両入力データ
（ＤＡＴＡ１ＩＮ，ＤＡＴＡ２ＩＮ）Ａ，Ｃ間の位相差
は既知であることが前提であるので、第２の入力データ
（ＤＡＴＡ２ＩＮ）Ｃに対する遅延量は固定される。従
って、フリップフロップの段数はこの固定された遅延量
に対応する数のみとなっている。即ち、図４に示す場合
においては、両入力データ（ＤＡＴＡ１ＩＮ，ＤＡＴＡ
２ＩＮ）Ａ，Ｃをチャンネルレベルで同期させるため
に、第２の入力データ（ＤＡＴＡ２ＩＮ）Ｃを３ビット
遅延させる段数となっている。

【０１２８】第１のシリアル／パラレル変換器７１は、
８ビットのシリアル信号として構成されている入力デー
タ（ＤＡＴＡ１ＩＮ）Ａの各チャンネルの信号形態を変
換し、８本の平行信号線による８ビットパラレル信号
Ａ’に変換する機能を有する。変換後のパラレル信号の
１チャンネルは、フレームの長さを統一的に扱えるよう
に、この時点では８ビット分の長さを持たせている。な
お、８ビットのシリアル信号をパラレル信号に変換する
には、一旦８ビットのシリアル信号を全部取り込んでか
らでないと行うことができない。従って、変換の前後で
は、８ビット長（入力データＡにおける８ビットと同じ
時間の意。以下同じ。）のタイムラグが生じる。

【０１２９】第２のシリアル／パラレル変換器７３は第
１のシリアル／パラレル変換器７１と同機能を有してい
る。変換後の入力データ（ＤＡＴＡ２ＩＮ）のタイムチ
ャートを図５のＥ’に示す。

【０１３０】多重化装置７４は、パラレル信号形式の第
１の入力データ（ＤＡＴＡ１ＩＮ）Ａ’及び第２の入力
データ（ＤＡＴＡ２ＩＮ）Ｅ’を受信して、このデータ
を４ビット分の長さで交互に出力する多重化を行う。従
って、この時点での各チャンネルの信号長は４ビット長
になっている。多重化後の出力信号を図４のＦに示す。

【０１３１】ハイインピーダンス制御部７５は、デコー
ダ８１からの制御パルスに従って、入力データＦに対す
るインピーダンス状態を変化させる。そして、それによ
り入力データＦの通過を規制する。即ち、入力データＦ
のＲＡＭ７６への書き込み時には、インピーダンスを低
くして入力データＦの通過を許容する。反対に、ＲＡＭ
７６に記憶されたデータの読み出し時には、インピーダ
ンスを高くして入力データＦの通過を禁止する。従っ
て、読み出し時において、入力データＦとＲＡＭ７６か
ら読み出されたデータ（以下、「読み出しデータ」と言
う。）とが、ＲＡＭ７６とフリップフロップ８３との間
の区間において混合してしまうことが防止される。即
ち、第４実施例では、ＲＡＭ７６の書き込み状態と読み
出し状態を２ビット長づつ切替え、これらの状態を切り
換える毎に、１チャンネルのデータの書き込み又は読み
出しを行うようにしている。従って、ハイインピーダン
ス制御部７５は２ビット長づつインピーダンスが高い状
態と低い状態とを切り換える（図５Ｉ参照）。

【０１３２】ＲＡＭ７６は、ＲＯＭ７９から送信される
ＲＡＭ７６内の書き込み位置を示すアドレス（以下、
「書き込みアドレス」と言う。）に従って、データ入出
力端子７６ａで受信した入力データＦ（Ｉ）を記憶す
る。また、ＲＯＭ７９から送信されるＲＡＭ７６内の読
み出し位置を示すアドレス（以下、「読み出しアドレ
ス」と言う。）に従って、記憶しているデータをデータ
入出力端子７６ａに出力する。なお、このＲＡＭ７６
は、デコーダ８１からの制御パルスに同期して書き込み
を行う。また、この実施例では、前述したように、２ビ
ット長づつ書き込み状態と読み出し状態を切り換える構
成としている。従って、ＲＡＭ７６とフリップフロップ
８３の間の信号線に乗る信号の状態は、図５のＩのよう
に、入力信号（ＩＮ）と出力信号（ＯＵＴ）とが交互に
切り替わるようになっている。一方、第１の入力データ
（ＤＡＴＡ１ＩＮ）Ａの各フレームの先頭に対応する第
１の同期パルス（ＦＰ１）Ｂは、カウンタ７７に入力さ
れている。カウンタ７７は、第１の同期パルス（ＦＰ
１）Ｂを２回受信する毎にカウント値をクリアし、１ビ
ット長の周期で“０”からカウントアップを開始して、
カウント値をＲＯＭ７９に送信する（図５Ｕ参照）。

【０１３３】ＲＯＭ７９は種々のアドレス値を記憶して
いる。これらアドレス値は、カウンタ７７から受信した
カウント値に二対一で対応するように関係付けられてい
る。即ち、入力するカウント値が２回カウントアップす
る毎に、アドレス値が一回変更されるように関係付けら
れている。従って、ＲＯＭ７９は、入力するカウント値
のカウントアップに応じて、出力するアドレス値を一定
の順番に従って、変更していく。具体的には、図５のＲ
のような順番で、２ビット長の周期でアドレス値を変更
する。即ち、第４実施例におけるＲＯＭ７９は、第３実
施例における第２の多重化装置６２により多重化された
アドレス値Ｒと同じ順番に従って、アドレス値を２ビッ
ト毎に変更しつつ出力するのである。具体的には、第１
の入力データの書き込みアドレス値，第１の入力データ
の読み出しアドレス値，第２の入力データの書き込みア
ドレス値，第２の入力データの読み出しアドレス値の順
に、２ビット長づつアドレス値を変更して出力する。但
し、入力データＡ’，Ｅ’自体がシリアル／パラレル変
換後には８ビットのタイムラグを有しているから、ＲＯ
Ｍ７９は、このタイムラグを考慮したアドレスを出力さ
せることにより、入力データとアドレス値とのタイミン
グが合うことになる（即ち、図５Ｒ，Ｕに示すように、
カウント値の“８”に対して、アドレス値の初期値“１
０１”が対応付けられる。）。

【０１３４】ＲＯＭ７９は、上述したようなアドレス出
力Ｒを、ＲＡＭ７６のアドレス入力端子７６ｂに対して
出力する。なお、本実施例では、第２の同期パルス（Ｆ
Ｐ２）Ｄは、利用されない。

【０１３５】フリップフロップ８３は、ＲＡＭ７６の読
み出しデータをＤ入力端子８３ａで受信するとともに、
デコーダ８１からのクロックパルスをＣＫ入力端子８３
ｃで受信するフリップフロップである。そして、クロッ
クパルスが入力した時にＤ入力端子８３ａに入力してい
るデータ（読み出しデータ）を、その出力端子８３ｂか
ら出力データ（ＤＡＴＡＯＵＴ）として出力する。従っ
て、クロックパルスを入力しない限り、データは出力さ
れないので、ハイインピーダンス制御部７５を通過した
入力データＦがそのまま出力されることを防止すること
が可能である。

【０１３６】デコーダ８１は、カウンタ７７のカウンタ
値を受信する。そして、このカウンタ値をデコードし
て、一定のタイミングに従って、ＲＡＭ７６に対する制
御パルス，ハイインピーダンス制御部７５に対する制御
信号，及びフリップフロップ８３に対するＣＫパルスを
各々出力する。これらの制御信号等の関係をまとめて記
すと、入力データＦの書き込み時には、ハイインピーダ
ンス制御部７５を低インピーダンス状態にし、ＲＡＭ７
６に制御パルスを入力し、フリップフロップ８３にはク
ロックパルスを入力しない。一方、ＲＡＭ７６に記憶さ
れたデータの読み出し時には、ハイインピーダンス制御
部７５を高インピーダンス状態にし、ＲＡＭ７６に制御
パルスを入力せず、フリップフロップ８３にクロックパ
ルスを入力する。

【０１３７】信号復元装置８４は、フリップフロップ８
３からの出力データ（ＤＡＴＡＯＵＴ）を、第１の入力
データ（ＤＡＴＡ１ＩＮ）Ａに対応した第１の出力デー
タ（ＤＡＴＡ１ＯＵＴ）Ｇと第２の入力データ（ＤＡＴ
Ａ２ＩＮ）Ｃに対応した第１の出力データ（ＤＡＴＡ１
ＯＵＴ）Ｈに分離し、これらをシリアル信号として出力
する。

【０１３８】次に、以上のように構成した第４実施例に
よるメモリ制御装置の動作について説明する。先ず、カ
ウンタ７７は第１の同期パルス（ＦＰ１）Ｂを２回受信
することにより、カウンタ値をクリアしてカウントアッ
プを開始する。

【０１３９】一方、第１の入力データ（ＤＡＴＡ１Ｉ
Ｎ）Ａは、第１のシリアル／パラレル変換器７１によっ
て８パラレル信号Ａ’に変換されて、第１の多重化装置
７４に入力される。また、第２の入力データ（ＤＡＴＡ
２ＩＮ）Ｃは、シフトレジスタ７２により第１の入力デ
ータ（ＤＡＴＡ２ＩＮ）Ａとのチャンネルレベルでの同
期をとられた後に（Ｅ）、第２のシリアル／パラレル変
換器７３によって８パラレル信号Ｅ’に変換されて、第
１の多重化装置７４に入力される。第１の多重化装置７
４では、両信号（Ａ’，Ｅ’）を、４ビット長毎に切り
替わる時分割多重信号Ｆに変換して、ハイインピーダン
ス制御部７５に入力する。

【０１４０】一方、第１のカウンタ７７からカウント値
を入力されたＲＯＭ７９は、カウント値に対応するアド
レス値Ｒを順次出力し、ＲＡＭ７６のアドレス入力端子
７６ｂに入力する。

【０１４１】以後の動作は第１実施例と全く同じなの
で、その説明を省略する。以上説明したように、第４実
施例によるメモリ制御装置によれば、第１実施例と同じ
効果を、更に簡単な構成によって得ることができる。

【０１４２】なお、上記した第１乃至第４実施例の何れ
も、メモリの書き込み／読み出しは１個のメモリのアド
レス領域を２つにしたダブルバッファ方式であるが、２
個のメモリでのダブルバッファ方式でも当然可能であ
る。

【０１４３】

【発明の効果】本発明によるメモリ制御装置によれば、
一つの装置で複数系統のデータを各々固有の位相をある
程度保持したまま同時に処理することができる。しか
も、ＲＡＭ等の回路の数を上記複数系統のデータに対し
て共通に用いることができるので、回路の数を削減して
ハードの規模を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の原理を示す原理図

【図２】本発明の第１実施例をの構成を示すブロック図

【図３】図２におけるＲＡＭのアドレスマップ

【図４】図２における入力信号を示すタイムチャート

【図５】図２における各部の信号を示すタイムチャート

【図６】本発明の第２実施例をの構成を示すブロック図

【図７】本発明の第３実施例をの構成を示すブロック図

【図８】本発明の第４実施例をの構成を示すブロック図

【図９】フォーマット変換の例を示す図

【図１０】従来例を示すブロック図

【符号の説明】

２エラスティックメモリ４第１の多重化装置６ＲＡＭ７第１のカウンタ８第２のカウンタ９第１のＲＯＭ１０第２のＲＯＭ１２第２の多重化装置１４信号復元装置１５位相検出部４６シフトレジスタ４７選択手段４８位相調節部

───────────────────────────────────────────────────── フロントページの続き (72)発明者白井正博神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者池田直美福岡県福岡市博多区上呉服町２番１号

Claims

【特許請求の範囲】

【請求項１】複数個の単位データから構成される一定長
のデータを受信して記憶手段に記憶するとともに、前記
一定長のデータを前記記憶手段から読み出して出力する
メモリ制御装置において、一の系統の前記一定長のデータを構成する前記各単位デ
ータと他の系統の前記一定長のデータを構成する前記各
単位データの各々の先頭のタイミングが一致するよう
に、前記一の系統の一定長のデータに対して前記他の系
統の一定長のデータを遅延させる遅延手段と、前記遅延手段により単位データ毎に同期された前記複数
系統の一定長のデータを多重化する多重化手段と、前記多重化手段により多重化された前記複数系統の一定
長のデータを、所定の書き込みアドレスに関連付けて記
憶するとともに、記憶された前記一定長のデータを所定
の読み出しアドレスに従って出力する記憶手段と、一定順序に従って変更しつつ前記所定の書き込みアドレ
スを指定する書き込みアドレス指定手段と、一定順序に従って変更しつつ前記所定の読み出しアドレ
スを指定する読み出しアドレス指定手段と、前記記憶手段から読み出された前記多重化された一定長
のデータを復元して、別系統の一定長のデータに分離し
て出力する復元手段とを備えたことを特徴とするメモリ
制御装置。
【請求項２】前記単位長のデータは１チャンネルのデー
タであり、前記一定長のデータはフレームであることを
特徴とする請求項１記載のメモリ制御装置。
【請求項３】前記多重化手段は、前記複数系統の前記一
定長のデータを、前記単位データ毎に時分割多重化する
ことを特徴とする請求項１記載のメモリ制御装置。
【請求項４】前記記憶手段は、各々アドレスを付された
複数の記憶領域を有し、前記記憶領域毎に前記単位デー
タの何れかを記憶することを特徴とする請求項３記載の
メモリ制御装置。
【請求項５】前記読み出しアドレス指定手段が指定する
読み出しアドレスの変更順序は、前記書き込みアドレス
指定手段が指定する書き込みアドレスの変更順序とは異
なった順序であることを特徴とする請求項４記載のメモ
リ制御装置。
【請求項６】前記記憶手段は前記一定長のデータの書き
込みと読み出しを交互に行なうことを特徴とする請求項
４記載のメモリ制御装置。
【請求項７】前記書き込みアドレス指定手段と前記読み
出しアドレス指定手段は、同一のアドレス指定手段から
構成され、書き込みアドレスと読み出しアドレスを交互
に指定することを特徴とする請求項６記載のメモリ制御
装置。
【請求項８】前記アドレス指定手段は、前記一定長のデ
ータの先頭に対応する同期信号を受信するとともに、こ
の同期信号によって定められるタイミングによって前記
アドレスの指定を開始することを特徴とする請求項７記
載のメモリ制御装置。
【請求項９】前記アドレス指定手段が前記複数系統の一
定長のデータの各々に対応して一つづつ備えられている
とともに、これらのアドレス指定手段の指定するアドレ
スを前記多重化装置が時分割多重化する順番と同じ順番
で多重化する多重化手段を更に備えていることを特徴と
する請求項８記載のメモリ制御装置。
【請求項１０】前記複数系統の一定長のデータの位相差
を検出する位相差検出手段を更に備えているとともに、
前記遅延手段は前記位相差検出手段により検出された位
相差に基づいて前記他の系統の一定長のデータの遅延量
を決定することを特徴とする請求項１記載のメモリ制御
装置。
【請求項１１】前記複数系統の一定長のデータの位相差
を検出する位相差検出手段を更に備えるとともに、前記
遅延手段は前記位相差検出手段により検出された位相差
に基づいて前記他の系統の一定長のデータの遅延量を決
定することを特徴とする請求項９記載のメモリ制御装
置。
【請求項１２】前記位相差検出手段により検出された位
相差に基づいて、前記他の系統の一定長のデータに対応
する前記アドレス指定手段が指定するアドレス値を遅延
させて前記多重化手段に送信する第２の遅延手段を更に
備えたことを特徴とする請求項１１記載のメモリ制御装
置。
【請求項１３】前記多重化手段に入力する前の前記一定
長のデータを前記単位データ毎にシリアル信号からパラ
レル信号に変換するシリアルパラレル変換手段を更に備
えたことを特徴とする請求項１記載のメモリ制御装置。