JPH07141307A

JPH07141307A - マルチプロセッサシステムの同期化回路

Info

Publication number: JPH07141307A
Application number: JP5283546A
Authority: JP
Inventors: Satoru Ozaki; 覚尾崎
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1993-11-12
Filing date: 1993-11-12
Publication date: 1995-06-02

Abstract

(57)【要約】【目的】本発明では、他のプロセッサの異常時には特
定のプロセッサに対する割込み信号を自律的に発生させ
ることの可能なマルチプロセッサシステムの同期化回路
を提供する。【構成】本発明は、第２のタイマ２２の計時終了パル
スＰa 、第１のタイマ２１の計時終了パルスＰs とフリ
ップフロップ２３のラッチ出力Ｆとの論理積、および第
２のタイマ２２の計時動作中信号Ｃa とワイアードオア
された共通バス１４を介して入力される他のプロセッサ
１２の発生する同期化信号ＳＹＮＣの否定との論理積の
論理和を、特定のプロセッサ１１に対する割込み信号Ｉ
ＮＴとして出力する論理和ゲート２４と、フリップフロ
ップ２３のラッチ出力Ｆと第２のタイマ２２の計時動作
中信号Ｃa とが共に否である場合に、論理和ゲート２４
から出力される割込み信号ＩＮＴを他のプロセッサ１２
に対する同期化信号ＳＹＮＣとして共通バス１４に出力
する論理積ゲート２５とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムの同期化回路に関し、詳しくは、制御装置が複数の
プロセッサによって構成されるマルチプロセッサ構成の
制御システムにおいて、それぞれのプロセッサが実行す
る処理動作を相互に同期化するための同期化回路に係る
ものである。

【０００２】

【従来の技術】例えば、制御装置が複数のプロセッサに
よって構成されるマルチプロセッサ構成の制御システム
において、ある特定のプロセッサによって生成・処理さ
れた情報を他のプロセッサで利用しようとする場合、そ
れら各プロセッサによって起動されるプログラムの構成
などに起因して、その情報の伝達に際していわゆる無駄
時間が生じることがある。以下、この種のマルチプロセ
ッサ構成の制御システムにおいて無駄時間が生じる様子
について、図面を参照しながら説明する。

【０００３】図１２は、制御装置が２つのプロセッサに
よって構成されるマルチプロセッサ構成の制御システム
において無駄時間が生じる様子を説明するための図であ
る。同図に示すように、例えば、プロセッサＰＡによっ
て一定周期ｔs ごとに起動されるプログラムＡの時間ｔ
₁の経過時点で生成されたデータを、プロセッサＰＢに
よって同じ一定周期ｔs ごとに起動されるプログラムＢ
の時間ｔ₂の経過時点で利用しようとする場合、それら
プロセッサＰＡおよびＰＢのそれぞれの起動タイミング
が図のように一致していれば、データの伝達に要する時
間ｔd は、必然的に、ｔd ＝ｔ₂−ｔ₁で表される。こ
こで、以上のデータの生成および利用に係る時間ｔ₁お
よびｔ₂は、プログラムＡおよびＢのそれぞれの構成に
よってある程度まで任意に設定できることから、無駄時
間ｔd を最小限にしたり一定の値となるように管理する
ことで、その無駄時間ｔd の制御系に対する影響が問題
とならないようにすることは充分に可能である。

【０００４】しかしながら、プログラムＡおよびＢのそ
れぞれの起動タイミングが一致していなければ、無駄時
間ｔd は、当然、０≦ｔd ＜ｔs の範囲で不定となるこ
とに加え、仮に、プロセッサＰＡおよびＰＢがそれぞれ
独立した水晶発振子から発生されるクロックに基づいて
プログラムＡおよびＢのそれぞれの起動タイミングを管
理している場合には、それぞれの水晶発振子の発振周波
数を厳密に一致させることは一般に困難であるため、無
駄時間ｔd は水晶発振子の偏差によって時間的にも変動
することになる。すなわち、この種のマルチプロセッサ
構成の制御システムにおいては、特別な対策を講じない
限りは、情報の伝達に際しての無駄時間ｔd は不定で時
間的にも変動することになり、例えば、ひとつの制御ル
ープを複数のプロセッサで処理しようとする場合、この
無駄時間ｔd の存在がシステムの制御性能の向上を図る
うえで障害となるばかりか、ときとして制御系を不安定
にする原因にもなりうる。

【０００５】そこで、従来は、こうした不都合を避ける
ため、（ａ）情報の伝達に際して特定のプロセッサから
他のプロセッサに対してハードウェアによる割込みを発
生させ、この割込みによってデータの送付または受領を
要求することで処理の同期化を図る手法や、（ｂ）特定
のプロセッサで割込み処理を起動するために使用される
ハードウェア信号を他のプロセッサにも供給し、その同
一のハードウェア信号で（すなわち同一のタイミング
で）それぞれのプログラムが起動されるようにそれぞれ
のプロセッサの同期化を図る手法などが用いられてい
る。

【０００６】

【発明が解決しようとする課題】ところが、以上の２つ
の手法のうち、（ａ）の手法では、情報の伝達を行うた
びごとに、そのためだけの割込みを発生させなければな
らないことから、その割込み処理に伴うソフトウェア処
理上のオーバヘッドがプロセッサにとって多大な負担と
なってスループットが低下する結果となる。また、特定
のプロセッサの動作が他のプロセッサの動作に影響を強
く与えてしまうシステム構成では、その特定のプロセッ
サの障害が他のプロセッサに直接波及してしまうので、
システムの信頼性の点からも決して好ましいものとはい
えない。

【０００７】これに対し、（ｂ）の手法では、ハードウ
ェア信号が供給される側の他のプロセッサのハードウェ
アの動作が、それを供給する側の特定のプロセッサのハ
ードウェアの動作に全面的に依存していることから、シ
ステムの自律性が極めて低いものとなってしまう。特
に、ハードウェア信号に異常が生じた場合には、その異
常が他の全てのプロセッサの動作に直接波及してしまう
ので、この手法も、システムの信頼性の点で問題がある
といえる。また、特定のプロセッサの周期に同期してい
ない他のプロセッサの周期を強制的に同期させようとす
れば、他のプロセッサの側の周期を過渡的に大きく変動
させる結果となることから、例えば、その周期が過渡的
に大幅に短縮されてしまった場合には、その周期内に所
定の処理を終了させることができなくなるなどの支障を
きたすおそれがある。

【０００８】さらに、これらの問題に加え、例えば、精
度の高い計時動作が要求される制御システムなどでは、
計時動作の基準となる信号を発生する機能が正常に機能
している間は特定のプロセッサまたは専用の信号周期に
他のプロセッサの周期を同期させる必要があるが、仮に
特定のプロセッサの動作や、専用の信号周期に異常が生
じた場合は、その他のプロセッサは、そのプロセッサ自
身で自律的に割込み信号を発生させる必要がある。

【０００９】本発明は、以上のような実情に基づいて為
されたものであり、その目的は、ソフトウェア処理に特
別な負担をかけることなく、複数のプロセッサの割込み
処理を相互に同期化するとともに、基準となる割込み信
号の発生機能の異常時には個々のプロセッサに対する割
込み信号を自律的に発生させることの可能なマルチプロ
セッサシステムの同期化回路を提供することにある。

【００１０】

【課題を解決するための手段】図１(a) ，(b) は本発明
の原理ブロック図である。本発明は複数のプロセッサが
同期化信号によって同期して動作するマルチプロセッサ
システムにおけるものである。

【００１１】請求項１に記載の発明は、他のプロセッサ
の発生する同期化すべき定周期割込み信号が例えばワイ
アードオアされた共通バスを介して入力されると同時に
計時動作を開始し、その定周期割込み信号の周期から位
相の進み補償分の最大値の時限を差し引いた時限を計時
する第１の計時手段１と、この第１の計時手段１の計時
動作が終了すると同時に計時動作を開始し、位相の進み
補償分の最大値の時限を計時する第２の計時手段２と、
他のプロセッサの発生すべき同期化信号が、第１および
第２の計時手段１，２の何れの計時動作中にも共通バス
を介して入力されない場合には第２の計時手段２の計時
動作が終了した時刻に、第２の計時手段２の計時動作中
に共通バスを介して入力された場合にはその入力された
時刻に、第１の計時手段１の計時動作中に共通バスを介
して入力された場合には第１の計時手段１の計時動作が
終了した時刻に、割込み信号を生成して当該プロセッサ
に出力する割込み信号出力手段３と、他のプロセッサの
発生すべき同期化信号が第１および第２の計時手段１，
２の何れの計時動作中にも共通バスを介して入力されな
い場合に、割込み信号出力手段３から第２の計時手段２
の計時動作が終了した時刻に出力される割込み信号を、
他のプロセッサに対する同期化信号として共通バスに出
力する同期化信号出力手段４とを有して成ることを特徴
とするものである。

【００１２】請求項２に記載の発明は、第１の計時手段
１と第２の計時手段２と割込み信号出力手段３とよりな
る回路、すなわち前記請求項１記載の発明の同期化信号
出力手段４を除いた一連の回路を前記他のプロセッサに
付加し、複数のプロセッサ間の同期化動作の主従関係を
設定して成ることを特徴とするものである。

【００１３】また、請求項３に記載の発明は、他のプロ
セッサの発生する同期化すべき定周期割込み信号が共通
バスを介して入力されると同時に計時動作を開始し、そ
の定周期割込み信号の周期のうち位相差を遅れ動作で補
償すべき領域に相当する時限を計時する第１の計時手段
５と、この第１の計時手段５の計時動作が終了すると同
時に計時動作を開始し、定周期割込み信号の周期のうち
位相差を進み動作で補償すべき領域に相当する時限を計
時する第２の計時手段６と、この第２の計時手段６の計
時動作が終了すると同時に計時動作を開始し、定周期割
込み信号の周期から第１の計時手段５によって計時され
る時限と第２の計時手段６によって計時される時限とを
差し引いた位相の進み補償分の最大値の時限を計時する
第３の計時手段７と、この第３の計時手段７の計時動作
が終了すると同時に計時動作を開始し、位相の遅れ補償
分の最大値の時限を計時する第４の計時手段８と、他の
プロセッサの発生すべき同期化信号が、第１、第２およ
び第３の計時手段（５，６，７）の何れの計時動作中に
も共通バスを介して入力されない場合には第３の計時手
段７の計時動作が終了した時刻に、第３および第４の計
時手段（７，８）の何れかの計時動作中に共通バスを介
して入力された場合にはその入力された時刻に、第１の
計時手段５の計時動作中に共通バスを介して入力された
場合には第４の計時手段８の計時動作が終了した時刻
に、第２の計時手段６の計時動作中に共通バスを介して
入力された場合には第２の計時手段６の計時動作が終了
した時刻に、割込み信号を生成して当該プロセッサに出
力する割込み信号出力手段９と、他のプロセッサの発生
すべき同期化信号が第１、第２および第３の計時手段
（５，６，７）の何れの計時動作中にも共通バスを介し
て入力されない場合に、割込み信号出力手段から第３の
計時手段７の計時動作が終了した時刻に出力される割込
み信号を、他のプロセッサに対する同期化信号として共
通バスに出力する同期化信号出力手段１０とを有して成
ることを特徴とするものである。

【００１４】請求項４に記載の発明は、第１の計時手段
と第２の計時手段と第３の計時手段と第４の計時手段
（５，６，７，８）と割込み信号出力手段９とよりなる
回路、すなわち前記請求項３記載の発明の同期化信号出
力手段１０を除いた一連の回路を前記他のプロセッサに
付加し、複数のプロセッサ間の同期化動作の主従関係を
設定して成ることを特徴とするものである。

【００１５】

【作用】請求項１においては、割込み信号出力手段３に
より、他のプロセッサの発生すべき同期化信号が、第１
および第２の計時手段１，２の何れの計時動作中にも共
通バスを介して入力されない場合には第２の計時手段２
の計時動作が終了した時刻に、第２の計時手段２の計時
動作中に共通バスを介して入力された場合にはその入力
された時刻に、第１の計時手段１の計時動作中に共通バ
スを介して入力された場合には第１の計時手段１の計時
動作が終了した時刻に、割込み信号が生成されて当該プ
ロセッサに出力されるようになり、同期化信号出力手段
４により、他のプロセッサの発生すべき同期化信号が第
１および第２の計時手段１，２の何れの計時動作中にも
共通バスを介して入力されない場合に、割込み信号出力
手段３から第２の計時手段２の計時動作が終了した時刻
に出力される割込み信号が、他のプロセッサに対する同
期化信号として共通バスに出力されるようになる。この
結果、当該プロセッサの発生する同期化すべき定周期割
込み信号が、位相を進ませる方向で他のプロセッサが発
生した同期化信号に同期化されるとともに、他のプロセ
ッサの異常時には当該プロセッサに対する割込み信号が
自律的に発生され、同時に他のプロセッサに代わって同
期化信号を共通バスに供給するようになる。

【００１６】また、請求項２においては、請求項１記載
の同期化回路を当該プロセッサに割り当て、さらにその
請求項１記載の同期化信号出力手段４を除いた一連の回
路を他のプロセッサに割り当てその間に同期化動作の主
従関係を設定して同期化をはかる。

【００１７】また、請求項３においては、割込み信号出
力手段９により、他のプロセッサの発生すべき同期化信
号が、第１、第２および第３の計時手段（５，６，７）
の何れの計時動作中にも共通バスを介して入力されない
場合には第３の計時手段７の計時動作が終了した時刻
に、第３および第４の計時手段（７，８）の何れかの計
時動作中に共通バスを介して入力された場合にはその入
力された時刻に、第１の計時手段５の計時動作中に共通
バスを介して入力された場合には第４の計時手段８の計
時動作が終了した時刻に、第２の計時手段６の計時動作
中に共通バスを介して入力された場合には第２の計時手
段６の計時動作が終了した時刻に、割込み信号が生成さ
れて当該プロセッサに出力されるようになり、他のプロ
セッサの発生すべき同期化信号が第１、第２および第３
の計時手段５，６，７の何れの計時動作中にも共通バス
を介して入力されない場合に、割込み信号出力手段９か
ら第３の計時手段７の計時動作が終了した時刻に同期化
信号出力手段１０により出力される割込み信号が、他の
プロセッサに対する同期化信号として共通バスに出力さ
れるようになる。この結果、特定のプロセッサの発生す
る同期化すべき定周期割込み信号が、割込み信号出力手
段から出力される割込み信号によって位相を進ませる方
向または遅らせる方向で同期化されるとともに、他のプ
ロセッサの異常時には当該プロセッサに対する割込み信
号が自律的に発生され、同時に他のプロセッサに代わっ
て同期化信号を共通バスに供給するようになる。

【００１８】また、請求項４においては、請求項３記載
の同期化回路を当該プロセッサに割り当て、さらにその
請求項３記載の同期化信号出力手段１０を除いた一連の
回路を他のプロセッサに割り当てその間に同期化動作の
主従関係を設定することにより、制御システム全体の同
期化を図りながらも、特定のプロセッサの発生する定周
期割込み信号の周期が固定化されるようになる。

【００１９】

【実施例】以下、本発明の実施例について、図面を参照
しながら詳細に説明する。まず、本発明の適用を受ける
制御装置が複数のプロセッサによって構成されるマルチ
プロセッサ構成の制御システムについて説明する。

【００２０】図２は、制御装置が２つのプロセッサによ
って構成されるマルチプロセッサ構成の制御システムの
ブロック図である。同図に示すように、この制御システ
ムは、プロセッサ（ＣＰＵ−ｂ）１１と、このプロセッ
サ（ＣＰＵ−ｂ）１１以外のプロセッサ（ＣＰＵ−ａ）
１２とを具備しており、さらに、これらプロセッサ（Ｃ
ＰＵ−ｂ）１１およびプロセッサ（ＣＰＵ−ｂ）１２
と、本発明のマルチプロセッサシステムの同期化回路１
３とが、ワイアードオア（wired OR）された共通バス１
４で相互に接続された構成である。

【００２１】ここで用いられるマルチプロセッサシステ
ムの同期化回路１３は、他のプロセッサ（ＣＰＵ−ａ）
１２の発生する同期化信号ＳＹＮＣのアクティブパルス
（ここではローレベルである。以下同じ）が共通バス１
４を介して入力されれば、その同期化信号ＳＹＮＣの入
力のタイミングに同期した割込み信号ＩＮＴのみを発生
してこれをプロセッサ（ＣＰＵ−ｂ）１１に供給し、ま
た、その同期化信号ＳＹＮＣが他のプロセッサ（ＣＰＵ
−ａ）１２の異常などで入力されなければ、所定のタイ
ミングで自律的に割込み信号ＩＮＴを発生してこれをプ
ロセッサ（ＣＰＵ−ｂ）１１に供給する。

【００２２】尚、他のプロセッサ（ＣＰＵ−ａ）１２が
発生する同期化信号ＳＹＮＣはそのプロセッサ（ＣＰＵ
−ａ）１２の内部で発生した割込み信号に同期して共通
バス１４に出力されたものである。

【００２３】次に、以上の図２に示したマルチプロセッ
サシステムの同期化回路１３を具体化した第１の実施例
について説明する。図３は、第１の実施例に係るマルチ
プロセッサシステムの同期化回路１３の具体的な構成を
示す回路図である。また、図４は、第１の実施例に係る
マルチプロセッサシステムの同期化回路１３による同期
化を説明するための図である。

【００２４】まず、図３に示すように、このマルチプロ
セッサシステムの同期化回路１３は、第１のタイマ２１
（第１の計時手段１）、第２のタイマ２２（第２の計時
手段２）、フリップフロップ２３、論理和ゲート２４
（割込み信号出力手段７）、論理積ゲート２５（同期化
信号出力手段８）、およびこれらに付随して動作する否
定や論理積などの各種ゲート３１〜３４を有して構成さ
れている。

【００２５】すなわち、図３および図４に示すように、
第１のタイマ２１は、プロセッサ（ＣＰＵ−ｂ）１１に
同期化すべき定周期割込み信号が供給されると同時に計
時動作を開始することで、その定周期割込み信号の周期
Ｔs から位相の進み補償分の最大値の時限Ｔa を差し引
いた時限Ｔs-Ｔa を計時するものであり、目的の時限Ｔ
s-Ｔa の計時終了と同時に計時終了パルスＰs を出力す
る。尚、第１のタイマ２１は計時終了後ただちに計時を
再スタートする。また、第２のタイマ２２は、第１のタ
イマ２１の計時動作が終了して計時終了パルスＰs が入
力されると同時に計時動作を開始することで、位相の進
み補償分の最大値の時限Ｔa を計時するものであり、目
的の時限Ｔa の計時動作中にあっては計時動作中信号Ｃ
a を出力し、その計時終了と同時に計時終了パルスＰa
を出力する。

【００２６】一方、フリップフロップ２３はＲ−Ｓフリ
ップフロップであり、第１のタイマ２１の計時動作中に
他のプロセッサ（ＣＰＵ−ａ）１２の発生する同期化信
号ＳＹＮＣのアクティブパルスが共通バス１４を介して
入力されたことを記憶する。そのアクティブパルスをゲ
ート（否定）３１で反転させたパルスでセットされ、こ
の状態においてセットされた出力すなわちラッチ出力Ｆ
を出力する。

【００２７】さらに、論理和ゲート２４は、第２のタイ
マ２２の計時終了パルスＰa 、第１のタイマ２１の計時
終了パルスＰs とフリップフロップ２３のラッチ出力Ｆ
とのゲート（論理積）３２による論理積、および第２の
タイマ２２の計時動作中信号Ｃa と共通バス１４を介し
て入力される他のプロセッサ（ＣＰＵ−ａ）１２の発生
する同期化信号ＳＹＮＣのゲート３１による否定とのゲ
ート（論理積）３３による論理積の論理和を、プロセッ
サ（ＣＰＵ−ｂ）１１に対する割込み信号ＩＮＴとして
出力するとともに、この割込み信号ＩＮＴを以って、第
１のタイマ２１のリセット・スタート、第２のタイマ２
２のリセット、およびフリップフロップ２３のリセット
をそれぞれ行う。

【００２８】そして、論理積ゲート２５は、フリップフ
ロップ２３のラッチ出力Ｆと第２のタイマ２２の計時動
作中信号Ｃa とが共に否である（アクティブでない）こ
とがゲート（論理積）３４によって検出された場合に、
論理和ゲート２４から出力される割込み信号ＩＮＴを他
のプロセッサ（ＣＰＵ−ａ）１２に対する同期化信号Ｓ
ＹＮＣとして共通バス１４に出力する。

【００２９】次に、以上のように構成された第１の実施
例に係るマルチプロセッサシステムの同期化回路１３の
動作について説明する。まず、時限Ｔs-Ｔa を計時する
第１のタイマ２１の計時動作中に共通バス１４から同期
化信号ＳＹＮＣが入力されず、かつ、時限Ｔa を計時す
る第２のタイマ２２の計時動作中にも同期化信号ＳＹＮ
Ｃが入力されない場合には、少なくとも、プロセッサ
（ＣＰＵ−ｂ）１１の発生する定周期割込み信号の周期
Ｔs の間に、他のプロセッサ（ＣＰＵ−ａ）１２の発生
すべき同期化信号ＳＹＮＣがその異常によって入力され
ないことになるので、このマルチプロセッサシステムの
同期化回路１３は、その定周期割込み信号の周期Ｔs が
満了した瞬間に、自律的に割込み信号ＩＮＴを発生して
これをプロセッサ（ＣＰＵ−ｂ）１１に供給するととも
に、同期化信号ＳＹＮＣを発生してこれを共通バス１４
を介して他のプロセッサ（ＣＰＵ−ａ）１２にも供給す
る。すなわち、第１のタイマ２１の計時動作中と第２の
タイマ２２の計時動作中とに同期化信号ＳＹＮＣが入力
されなければ、先の定周期割込み信号の周期Ｔs が満了
した瞬間に第２のタイマ２２から計時終了パルスＰa が
出力されることになるので、この計時終了パルスＰa が
論理和ゲート２４の作用で特定のプロセッサ（ＣＰＵ−
ｂ）１１に対する割込み信号ＩＮＴとして出力されるよ
うになり、また、このときのフリップフロップ２３のラ
ッチ出力Ｆと第２のタイマ２２の計時動作中信号Ｃa と
は必然的に共に否であることから、先の論理和ゲート２
４から出力される割込み信号ＩＮＴが、ゲート３４およ
び論理積ゲート２５の作用で他のプロセッサ（ＣＰＵ−
ａ）１２に対する同期化信号ＳＹＮＣとして共通バス１
４に出力される。

【００３０】一方、時限Ｔs-Ｔa を計時する第１のタイ
マ２１の計時終了後、時限Ｔa を計時する第２のタイマ
２２の計時動作中に共通バス１４から同期化信号ＳＹＮ
Ｃが入力された場合には、このマルチプロセッサシステ
ムの同期化回路１３は、その同期化信号ＳＹＮＣの入力
のタイミングに同期した割込み信号ＩＮＴのみを直ちに
発生してこれをプロセッサ（ＣＰＵ−ｂ）１１に供給す
る。すなわち、第２のタイマ２２の計時動作中に同期化
信号ＳＹＮＣが入力されれば、その第２のタイマ２２か
ら計時動作中信号Ｃa が出力されている最中にゲート３
３の論理積が得られることになるので、この論理積が論
理和ゲート２４の作用でプロセッサ（ＣＰＵ−ｂ）１１
に対する割込み信号ＩＮＴとして直ちに出力されるよう
になる。また、このときフリップフロップ２３からはラ
ッチ出力Ｆが出力されていることから、ゲート３４およ
び論理積ゲート２５の作用で共通バス１４には同期化信
号ＳＹＮＣが出力されないようになる。この結果、プロ
セッサ（ＣＰＵ−ｂ）１１の発生する定周期割込み信号
と他のプロセッサ（ＣＰＵ−ａ）１２の発生する同期化
信号ＳＹＮＣとの位相差が -Ｔa 〜０の範囲にある場合
には、共通バス１４を介して入力される同期化信号ＳＹ
ＮＣに対して受動的に動作するようになり、このとき論
理和ゲート２４から出力される割込み信号ＩＮＴによ
り、プロセッサ（ＣＰＵ−ｂ）１１に供給する同期化す
べき定周期割込み信号が、その位相を -Ｔa 〜０の範囲
で進ませる方向で直ちに同期化される。

【００３１】そして最後に、時限Ｔs-Ｔa を計時する第
１のタイマ２１の計時動作中に共通バス１４から同期化
信号ＳＹＮＣが入力された場合には、このマルチプロセ
ッサシステムの同期化回路１３は、その時限Ｔs-Ｔa が
満了した瞬間に、割込み信号ＩＮＴのみを発生してこれ
を特定のプロセッサ（ＣＰＵ−ｂ）１１に供給する。す
なわち、第１のタイマ２１の計時動作中に同期化信号Ｓ
ＹＮＣが入力されれば、直ちにフリップフロップ２３か
らラッチ出力Ｆが出力され、この後に、先の時限Ｔs-Ｔ
a が満了して第１のタイマ２１から計時終了パルスＰs
が出力された瞬間にゲート３２の論理積が得られること
になるので、この論理積が論理和ゲート２４の作用でプ
ロセッサ（ＣＰＵ−ｂ）１１に対する割込み信号ＩＮＴ
として出力されるようになり、また、先のフリップフロ
ップ２３のラッチ出力Ｆにより、ゲート３４および論理
積ゲート２５の作用で共通バス１４には同期化信号ＳＹ
ＮＣが出力されないようになる。この結果、プロセッサ
（ＣＰＵ−ｂ）１１に供給する定周期割込み信号と他の
プロセッサ（ＣＰＵ−ａ）１２の発生する同期化信号Ｓ
ＹＮＣとの位相差がＴa を越える場合にも、共通バス１
４を介して入力される同期化信号ＳＹＮＣに対して受動
的に動作するようになり、このとき論理和ゲート２４か
ら出力される割込み信号ＩＮＴにより、プロセッサ（Ｃ
ＰＵ−ｂ）１１の発生する同期化すべき定周期割込み信
号が、その位相を最大で時限Ｔa だけ進ませる方向で同
期化される。

【００３２】図５は前述した第１の実施例のプロセッサ
（ＣＰＵ−ｂ）１１がプロセッサ（ＣＰＵ−ａ）１２の
周期Ｔsaの同期信号に同期引き込みする際のタイミング
チャートである。プロセッサ（ＣＰＵ−ａ）１２は周期
Ｔsaの割込み信号（ＣＰＵ−ａ Interrupt)Ｓa₁₁〜Ｓ
a₁₆で動作する。また、この割込み信号Ｓa₁₁〜Ｓa₁ ₆
はプロセッサ（ＣＰＵ−ａ）１２内での信号であり、プ
ロセッサ（ＣＰＵ−ａ）１２からこの割込み信号Ｓa₁₁
〜Ｓa₁₆はバス１４の同期化信号（ＳＹＮＣ；Ｂ₁₁〜Ｂ
₁₆）として出力される。なお、ここでプロセッサ（ＣＰ
Ｕ−ａ）１２はマスタＣＰＵである。この同期化信号Ｓ
a₁₁〜Ｓa₁₆に対しプロセッサ（ＣＰＵ−ｂ）１１が以
下の如く同期するよう動作する。

【００３３】割込み信号Ｓa₁₁がバスインタラプト信号
としてすなわち同期化信号Ｂ₁₁となって共通バス１４へ
出力される。ここでプロセッサ（ＣＰＵ−ｂ）１１へイ
ンタラプト信号Ｓb₁₁がマルチプロセッサシステムの同
期化回路１３より加わったとする。尚、マルチプロセッ
サシステムの同期化回路１３からプロセッサ（ＣＰＵ−
ｂ）１１への基本的なインタラプトの周期をＴsbとす
る。また、前述した時限Ｔa をＴabとする。この時限Ｔ
sb−Ｔabの間にプロセッサ（ＣＰＵ−ａ）１２の割込み
信号Ｓa₁₁に対応する同期化信号Ｂ₁₁が存在するときに
は、プロセッサ（ＣＰＵ−ｂ）１１のマルチプロセッサ
システムの同期化回路１３は時限Ｔsb−Ｔabの終了時に
割込み信号Ｓb₁₁をプロセッサ（ＣＰＵ−ｂ）１１へ出
力する。

【００３４】続いて、割込み信号Ｓb₁₁の後の時限Ｔsb
−Ｔabの間に同期化信号Ｂ₁₂が存在するので、同様にマ
ルチプロセッサシステムの同期化回路１３は割込み信号
Ｓb₁ ₂をプロセッサ（ＣＰＵ−ｂ）１１に出力する。ま
た、次のクロックにおいても同様であり、割込み信号Ｓ
b₁₃をプロセッサ（ＣＰＵ−ｂ）１１に出力する。

【００３５】一方、プロセッサ（ＣＰＵ−ｂ）１１の割
込み信号Ｓb₁₃が出力された後においては時限Ｔsb−Ｔ
a の期間に同期化信号は加わらなくなる。よって、マル
チプロセッサシステムの同期化回路１３は時限Ｔsb−Ｔ
abの終了時に割込み信号Ｓb₁ ₄′を出力せず、同期化信
号Ｂ₁₄が加わった時、その信号を割込み信号Ｓb₁₄とし
てプロセッサ（ＣＰＵ−ｂ）１１に出力する。尚、時限
Ｔabの間に同期化信号Ｂ₁₄が加わらない時には、割込み
信号Ｓb₁₄″が時限Ｔabの終了時に出力される。図５に
おいては、プロセッサ（ＣＰＵ−ａ）１２の割込み信号
の同期Ｔsaはプロセッサ（ＣＰＵ−ｂ）１１の割込み信
号の同期より短いので時限Ｔab内に同期化信号Ｂ₁₄が発
生する。

【００３６】以後、プロセッサ（ＣＰＵ−ａ）１２への
割込み信号Ｓa₁₅，Ｓa₁₆に同期して同期化信号Ｂ₁₅，
Ｂ₁₆が出力され、それに対応してマルチプロセッサシス
テムの同期化回路１３から割込み信号Ｓb₁₅，Ｓb₁₆が
出力される。

【００３７】以上のような動作により、プロセッサ（Ｃ
ＰＵ−ａ）１２の割込み信号に同期してプロセッサ（Ｃ
ＰＵ−ｂ）１１への割込み信号が同期する。なお、第１
の実施例において、マスタとなるときプロセッサの割込
み信号の周期はＴsaはそれに同期するプロセッサ（ＣＰ
Ｕ−ｂ）１１の割込み信号の周期Ｔsbより小さくなくて
はならない。次に、図２に示したマルチプロセッサシス
テムの同期化回路１３を具体化した第２の実施例につい
て説明する。

【００３８】図６は、第２の実施例に係るマルチプロセ
ッサシステムの同期化回路１３の具体的な構成を示す回
路図である。また、図７は、第２の実施例に係るマルチ
プロセッサシステムの同期化回路１３による同期化を説
明する図である。

【００３９】まず、図６に示すように、このマルチプロ
セッサシステムの同期化回路１３は、第１のタイマ４１
（第１の計時手段５）、第２のタイマ４２（第２の計時
手段６）、第３のタイマ４３（第３の計時手段７）、第
４のタイマ４４（第４の計時手段８）、第１のフリップ
フロップ４５、第２のフリップフロップ４６、論理和ゲ
ート４７（割込み信号出力手段９）、論理積ゲート４８
（同期化信号出力手段１０）、およびこれらに付随して
動作する否定、論理積、論理和などの各種ゲート５１〜
５９を有して構成される。

【００４０】第１のタイマ４１は、プロセッサ（ＣＰＵ
−ｂ）１１に同期化すべき定周期割込み信号が供給され
ると同時に計時動作を開始することで、その定周期割込
み信号の周期Ｔs のうち位相差を遅れ動作で補償すべき
領域に相当する時限Ｔs₁を計時する。目的の時限Ｔs₁の
計時動作中にあっては計時動作中信号Ｃs₁を出力し、そ
の計時終了と同時に計時終了パルスＰs₁を出力する。
尚、第１のタイマ４１は自走形のタイマであり、リセッ
トされない場合には最大時間計時後自動的に再スタート
する。

【００４１】第２のタイマ４２は、第１のタイマ４１の
計時動作が終了して計時終了パルスＰs₁が入力されると
同時に計時動作を開始する。先の定周期割込み信号の周
期のうち位相差を進み動作で補償すべき領域に相当する
時限Ｔs₂を計時するものであり、目的の時限Ｔs₂の計時
動作中にあっては計時動作中信号Ｃs₂を出力し、その計
時終了と同時に計時終了パルスＰs₂を出力する。

【００４２】第３のタイマ４３は、第２のタイマ４２の
計時動作が終了して計時終了パルスＰs₂が入力されると
同時に計時動作を開始することで、先の定周期割込み信
号の周期Ｔs から第１のタイマ４１によって計時される
時限Ｔs₁と第２のタイマ４２によって計時される時限Ｔ
s₂とを差し引いた位相の進み補償分の最大値の時限Ｔa₁
を計時する。その動作時には、目的の時限Ｔa₁の計時動
作中にあっては計時動作中信号Ｃa₁を出力し、その計時
終了と同時に計時終了パルスＰa₁を出力する。

【００４３】第４のタイマ４４は、第３のタイマ４３の
計時動作が終了して計時終了パルスＰa₁が入力されると
同時に計時動作を開始することで、位相の遅れ補償分の
最大値の時限Ｔa₂を計時する。目的の時限Ｔa₂の計時動
作中にあっては計時動作中信号Ｃa₂を出力し、その計時
終了と同時に計時終了パルスＰa₂を出力する。

【００４４】第１のフリップフロップ４５は、第１のタ
イマ４１の計時動作中に他のプロセッサ（ＣＰＵ−ａ）
１２の発生する同期化信号ＳＹＮＣのアクティブパルス
が共通バス１４を介して入力されたことを記憶する例え
ばＲ−Ｓフリップフロップであり、そのアクティブパル
スをゲート（否定）５１で反転させたパルスと第１のタ
イマ４１の計時動作中信号Ｃs₁とのゲート（論理積）５
２による論理積によってセットすなわちラッチし、この
状態においてラッチ出力Ｆ₁を出力する。また、第２の
フリップフロップ４６は、第２のタイマ４２の計時動作
中に他のプロセッサ（ＣＰＵ−ａ）１２の発生する同期
化信号ＳＹＮＣのアクティブパルスが共通バス１４を介
して入力されたことを記憶する例えばＲ−Ｓフリップフ
ロップであり、そのアクティブパルスをゲート５１で反
転させたパルスと第２のタイマ４２の計時動作中信号Ｃ
s₂とのゲート（論理積）５３による論理積によってセッ
トすなわちラッチし、この状態においてラッチ出力Ｆ₂
を出力する。

【００４５】さらに、論理和ゲート４７は、第４のタイ
マ４４の計時終了パルスＰa₂と第１のフリップフロップ
４５のラッチ出力Ｆ₁とのゲート（論理積）５４による
論理積、第３のタイマ４３の計時終了パルスＰa₁と第１
のフリップフロップ４５の否のラッチ出力Ｆ₁と第２の
フリップフロップ４６の否のラッチ出力Ｆ₂とのゲート
（論理積）５５による論理積、第２のタイマ４２の計時
終了パルスＰs₂と第２のフリップフロップ４６のラッチ
出力Ｆ₂とのゲート（論理積）５６による論理積、およ
び第３のタイマ４３の計時動作中信号Ｃa₁と第４のタイ
マ４４の計時動作中信号Ｃa₂とのゲート（論理和）５７
による論理和と共通バス１４を介して入力される他のプ
ロセッサ（ＣＰＵ−ａ）１２の発生する同期化信号ＳＹ
ＮＣのゲート５１による否定とのゲート（論理積）５８
による論理積の論理和を、プロセッサ（ＣＰＵ−ｂ）１
１に対する割込み信号ＩＮＴとして出力するとともに、
この割込み信号ＩＮＴを以って、第１のタイマ４１のリ
セット・スタート、第２のタイマ４２のリセット、第３
のタイマ４３のリセット、第４のタイマ４４のリセッ
ト、第１のフリップフロップ４５のリセット、および第
２のフリップフロップ４６のリセットをそれぞれ行う。

【００４６】そして、論理積ゲート４８は、第１のフリ
ップフロップ４５のラッチ出力Ｆ₁と第２のフリップフ
ロップ４６のラッチ出力Ｆ₂とが共に否であり（アクテ
ィブでなく）、かつ、他のプロセッサ（ＣＰＵ−ａ）１
２の発生する同期化信号ＳＹＮＣが共通バス１４を介し
て入力されないことがゲート５１とゲート（論理積）５
９とによって検出された場合に、論理和ゲート４７から
出力される割込み信号ＩＮＴを他のプロセッサ（ＣＰＵ
−ａ）１２に対する同期化信号ＳＹＮＣとして共通バス
１４に出力するようになっている。

【００４７】次に、以上のように構成された第２の実施
例に係るマルチプロセッサシステムの同期化回路１３の
動作について説明する。まず、時限Ｔs₁および時限Ｔs₂
をそれぞれ計時する第１のタイマ４１および第２のタイ
マ４２のそれぞれの計時動作中に共通バス１４から同期
化信号ＳＹＮＣが入力されず、かつ、時限Ｔa₁を計時す
る第３のタイマ４３の計時動作中にも同期化信号ＳＹＮ
Ｃが入力されない場合には、少なくとも、プロセッサ
（ＣＰＵ−ｂ）１１の発生する定周期割込み信号の周期
Ｔs の間に、他のプロセッサ（ＣＰＵ−ａ）１２の発生
すべき同期化信号ＳＹＮＣがその異常によって入力され
ないことになるので、このマルチプロセッサシステムの
同期化回路１３は、その定周期割込み信号の周期Ｔs が
満了した瞬間に、自律的に割込み信号ＩＮＴを発生して
これをプロセッサ（ＣＰＵ−ｂ）１１に供給するととも
に、同期化信号ＳＹＮＣを発生してこれを共通バス１４
を介して他のプロセッサ（ＣＰＵ−ａ）１２にも供給す
る。すなわち、第１のタイマ４１が計時動作中信号Ｃs₁
を出力している最中に同期化信号ＳＹＮＣが入力されな
ければ、ゲート５２の作用で第１のフリップフロップ４
５のラッチ出力Ｆ₁が否となるとともに、第２のタイマ
４２が計時動作中信号Ｃs₂を出力している最中に同期化
信号ＳＹＮＣが入力されなければ、ゲート５３の作用で
第２のフリップフロップ４６のラッチ出力Ｆ₂も否とな
り、この後に、先の定周期割込み信号の周期Ｔs が満了
して第３のタイマ４３から計時終了パルスＰa₁が出力さ
れた瞬間にゲート５５の論理積が得られることになるの
で、この論理積が論理和ゲート４７の作用で特定のプロ
セッサ（ＣＰＵ−ｂ）１１に対する割込み信号ＩＮＴと
して出力される。また、このときの第１のフリップフロ
ップ４５のラッチ出力Ｆ₁と第２のフリップフロップ４
６のラッチ出力Ｆ₂とは上述のように共に否であること
から、先の論理和ゲート４７から出力される割込み信号
ＩＮＴが、ゲート５９および論理積ゲート４８の作用で
他のプロセッサ（ＣＰＵ−ａ）１２に対する同期化信号
ＳＹＮＣとして共通バス１４に出力される。

【００４８】一方、時限Ｔs₁および時限Ｔs₂をそれぞれ
計時する第１のタイマ４１および第２のタイマ４２のそ
れぞれの計時終了後、時限Ｔa₁および時限Ｔa₂をそれぞ
れ計時する第３のタイマ４３および第４のタイマ４４の
それぞれの計時動作中の何れかに共通バス１４から同期
化信号ＳＹＮＣが入力された場合には、このマルチプロ
セッサシステムの同期化回路１３は、その同期化信号Ｓ
ＹＮＣの入力のタイミングに同期した割込み信号ＩＮＴ
のみを直ちに発生してこれをプロセッサ（ＣＰＵ−ｂ）
１１に供給する。すなわち、第３のタイマ４３または第
４のタイマ４４の計時動作中に同期化信号ＳＹＮＣが入
力されれば、その第３のタイマ４３または第４のタイマ
４４からゲート５７を介して計時動作中信号Ｃa₁または
計時動作中信号Ｃa₂が出力されている最中にゲート５８
の論理積が得られることになるので、この論理積が論理
和ゲート４７の作用でプロセッサ（ＣＰＵ−ｂ）１１に
対する割込み信号ＩＮＴとして直ちに出力される。ま
た、このときゲート５１の出力が否でないことから、ゲ
ート５９および論理積ゲート４８の作用で共通バス１４
には同期化信号ＳＹＮＣが出力されないようになる。こ
の結果、プロセッサ（ＣＰＵ−ｂ）１１の発生する定周
期割込み信号と他のプロセッサ（ＣＰＵ−ａ）１２の発
生する同期化信号ＳＹＮＣとの位相差が -Ｔa₁〜 +Ｔa₂
の範囲にある場合には、共通バス１４を介して入力され
る同期化信号ＳＹＮＣに対して受動的に動作するように
なり、このとき論理和ゲート４７から出力される割込み
信号ＩＮＴにより、プロセッサ（ＣＰＵ−ｂ）１１に供
給される同期化すべき定周期割込み信号が、その位相を
-Ｔa₁〜 +Ｔa₂の範囲で進ませる方向または遅らせる方
向で直ちに同期化される。

【００４９】また、時限Ｔs₁を計時する第１のタイマ４
１の計時動作中に共通バス１４から同期化信号ＳＹＮＣ
が入力された場合には、このマルチプロセッサシステム
の同期化回路１３は、第４のタイマ４４によって計時さ
れる時限Ｔa₂が満了した瞬間に、割込み信号ＩＮＴのみ
を発生してこれをプロセッサ（ＣＰＵ−ｂ）１１に供給
する。すなわち、第１のタイマ４１が計時動作中信号Ｃ
s₁を出力している最中に同期化信号ＳＹＮＣが入力され
れば、ゲート５２の作用で直ちに第１のフリップフロッ
プ４５からラッチ出力Ｆ₁が出力され、この後に、先の
時限Ｔa₂が満了して第４のタイマ４４から計時終了パル
スＰa₂が出力された瞬間にゲート５４の論理積が得られ
ることになるので、この論理積が論理和ゲート４７の作
用でプロセッサ（ＣＰＵ−ｂ）１１に対する割込み信号
ＩＮＴとして出力されるようになり、また、先の第１の
フリップフロップ４５のラッチ出力Ｆ₁により、ゲート
５９および論理積ゲート４８の作用で共通バス１４には
同期化信号ＳＹＮＣが出力されない。この結果、プロセ
ッサ（ＣＰＵ−ｂ）１１に供給される定周期割込み信号
と他のプロセッサ（ＣＰＵ−ａ）１２の発生する同期化
信号ＳＹＮＣとの進み位相差がＴa₂を越える場合にも、
共通バス１４を介して入力される同期化信号ＳＹＮＣに
対して受動的に動作し、このとき論理和ゲート４７から
出力される割込み信号ＩＮＴにより、プロセッサ（ＣＰ
Ｕ−ｂ）１１の発生する同期化すべき定周期割込み信号
が、その位相を最大で時限Ｔa₂だけ遅らせる方向で同期
化される。

【００５０】そして最後に、時限Ｔs₂を計時する第２の
タイマ４２の計時動作中に共通バス１４から同期化信号
ＳＹＮＣが入力された場合には、このマルチプロセッサ
システムの同期化回路１３は、その時限Ｔs₂が満了した
瞬間に、割込み信号ＩＮＴのみを発生してこれをプロセ
ッサ（ＣＰＵ−ｂ）１１に供給する。すなわち、第２の
タイマ４２が計時動作中信号Ｃs₂を出力している最中に
同期化信号ＳＹＮＣが入力されれば、ゲート５３の作用
で直ちに第２のフリップフロップ４６からラッチ出力Ｆ
₂が出力され、この後に、先の時限Ｔs₂が満了して第２
のタイマ４２から計時終了パルスＰs₂が出力された瞬間
にゲート５６の論理積が得られることになるので、この
論理積が論理和ゲート４７の作用でプロセッサ（ＣＰＵ
−ｂ）１１に対する割込み信号ＩＮＴとして出力され
る。また、先の第２のフリップフロップ４６のラッチ出
力Ｆ₂により、ゲート５９および論理積ゲート４８の作
用で共通バス１４には同期化信号ＳＹＮＣは出力されな
い。この結果、プロセッサ（ＣＰＵ−ｂ）１１に供給さ
れる定周期割込み信号と他のプロセッサ（ＣＰＵ−ａ）
１２の発生する同期化信号ＳＹＮＣとの遅れ位相差がＴ
a₁を越える場合にも、共通バス１４を介して入力される
同期化信号ＳＹＮＣに対して受動的に動作するようにな
り、このとき論理和ゲート４７から出力される割込み信
号ＩＮＴにより、プロセッサ（ＣＰＵ−ｂ）１１に供給
される同期化すべき定周期割込み信号が、その位相を最
大で時限Ｔa₁だけ進ませる方向で同期化される。

【００５１】図８はマスタＣＰＵへの同期引き込みのタ
イミングチャートである。本発明の第２の実施例におい
ては時限Ｔs₁，Ｔs₂を計時している。プロセッサ（ＣＰ
Ｕ−ｂ）１１に対応するマルチプロセッサシステムの同
期化回路１３の前述した時限Ｔs₁，Ｔs₂をＴs₁b ，Ｔs₂
b とする。また、同様に時限Ｔa₁，Ｔa₂を時限Ｔa₁b，
Ｔa₂b とする。なお、周期Ｔsb＝Ｔs₁b ＋Ｔs₂b ＋Ｔa₁
b である。

【００５２】また、マルチプロセッサシステム同期化回
路１３において同期化信号への同期引き込みがなされて
おらず、プロセッサ（ＣＰＵ−ｂ）１１に割込み信号Ｓ
b₂₁がマルチプロセッサシステム同期化回路１３より出
力されたとする。そして、プロセッサ（ＣＰＵ−ａ）１
２内で割り込み信号Ｓa₂₁〜Ｓa₂₅が発生したとする。

【００５３】マルチプロセッサシステムの同期化回路１
３が同期信号Ｓb₂₁を出力してから時限Ｔs₁b 以内に同
期化信号Ｂ₂₁がバス１４に出力されたとする。このとき
はプロセッサ（ＣＰＵ−ｂ）１１に対する割込み信号を
遅らせるよう動作して、時限Ｔsb＋Ｔa₂b すなわち時限
Ｔs₁b ＋Ｔs₂b ＋Ｔa₁b ＋Ｔa₂b の終了時に割込み信号
Ｓb₂₂をプロセッサ（ＣＰＵ−ｂ）１１に出力する。そ
して同様に、同期信号Ｓb₂₂を出力してから時限Ｔs₁b
の間に同期化信号Ｂ₂₂が出力されるので、時限Ｔsb＝Ｔ
s₁b ＋Ｔs₂b ＋Ｔa₁b の終了時点では割込み信号を発生
せずに遅らせるべく時限Ｔa₂b の計時動作を開始する。

【００５４】一方、続く同期化信号Ｂ₂₃はバス１４より
時限Ｔa₁b や時限Ｔa₂b の間（図８においては時限Ｔa₂
b の間）に入力するので、マルチプロセッサシステムの
同期化回路１３はこの同期化信号Ｂ₂₃に同期してプロセ
ッサ（ＣＰＵ−ｂ）１１に割込み信号Ｓb₂₃を出力す
る。すなわち同期化信号Ｂ₂₃を割込み信号Ｓb₂₃として
プロセッサ（ＣＰＵ−ｂ）１１に出力する。

【００５５】同期化信号Ｂ₂₃はプロセッサ（ＣＰＵ−
ａ）１２の割込み信号Ｓa₂₃に同期しているので、この
時点でプロセッサ（ＣＰＵ−ｂ）１１、プロセッサ（Ｃ
ＰＵ−ａ）１２は同期したことになる。

【００５６】一度同期がかかると、次からは時限Ｔs₁b
並びに時限Ｔs₂b 間への割り込みが発生せず、Ｔsb−Ｔ
a₁b 〜Ｔsbの間に発生するようになるので常に同期化信
号Ｂ ₂₄，Ｂ₂₅に同期した割込み信号Ｓb₂₄，Ｓb₂₅をプ
ロセッサ（ＣＰＵ−ｂ）１１に出力する。

【００５７】以上のような動作により、マルチプロセッ
サシステムの同期化回路１３はマスタプロセッサである
プロセッサ（ＣＰＵ−ａ）１２の割込み信号に同期した
割込み信号をプロセッサ（ＣＰＵ−ｂ）１１に出力す
る。

【００５８】前述した本発明の第１の実施例において
は、マスタＣＰＵとなるべきプロセッサの周期Ｔsaより
同期が引き込まれる側のプロセッサの周期Ｔsbは大きく
なくてはならないが、前述した本発明の第２の実施例に
おいては、そのどちらでも同期がかかるよう構成されて
いる。

【００５９】前述したマルチプロセッサシステムにおい
ては、一方のプロセッサへのインタラプト信号をマスタ
とし、他方のプロセッサへのインタラプト信号をそれに
同期する構成とするが、本発明はこれに限るものではな
い。例えば、図２におけるマルチプロセッサシステムの
同期化回路１３をそれぞれのプロセッサに設け、相互に
同期がとれる構成としてもよい。

【００６０】図９は制御装置が２つのプロセッサによっ
て構成されるマルチプロセッサ構成の制御システムのブ
ロック図である。この図９においては、２台のプロセッ
サ１１，１５がそれぞれマルチプロセッサシステムの同
期化回路１３，１６を有し、相互に同期をとる構成とな
っている。この場合、早い割込み周期に全システムが同
期する。

【００６１】図１０は第１の実施例において周期Ｔsaが
周期Ｔsbより長い場合の２台のプロセッサ１１，１５の
同期引き込みのタイミングチャートである。尚、このよ
うな場合、マスタプロセッサという考えは適用されな
い。

【００６２】プロセッサ（ＣＰＵ−ａ）１５の割込み信
号Ｓa₃₁〜Ｓa₃₃が発生する間、プロセッサ（ＣＰＵ−
ａ）１５の位相が進んでいるので共通バス１４には同期
化信号Ｂ₃₁〜Ｂ₃₃がその割込み信号Ｓa₃₁〜Ｓa₃₄に同
期して出力される。このとき、マルチプロセッサの同期
化回路１３はプロセッサ（ＣＰＵ−ｂ）１１の割込み信
号Ｓb₃₁〜Ｓb₃₃が後れていると判断し、位相を進める
方向、即ち周期Ｔsb−Ｔabの終了時点で出力する。割込
み信号Ｓb₃₃の後の時限Ｔsb−Ｔab間には外部からの同
期化信号が入力しないので、時限Ｔabの間外部より同期
化信号が入力するかを監視する。この間に、同期化信号
Ｂ₃₄が加わるので、それに同期して割込み信号Ｓb₃₄を
プロセッサ（ＣＰＵ−ｂ）１１に出力する。この時点で
同期がとれる。

【００６３】図９のシステムにおいては相互に同期をと
る構成であるので、例えば周期Ｔsbが周期Ｔsaより短い
場合、周期Ｔsbにプロセッサ（ＣＰＵ−ａ）１５が同期
する。

【００６４】図１０において割込み信号Ｓa₃₄に同期し
て割込み信号Ｓb₃₄が発生した後には、周期Ｔsbは周期
Ｔsaより短いので、時限Ｔsb経過時点でプロセッサ（Ｃ
ＰＵ−ｂ）１１への割込み信号Ｓb₃₅が先に発生する。
そして、マルチプロセッサシステムの同期化回路１３は
その割込み信号をシステムバスに出力する。

【００６５】一方、マルチプロセッサシステムの同期化
回路１６は先に発生した割込み信号Ｓa₃₄の後は何ら信
号を発生せず、時限Ｔsa間を待つこととなる。この間
に、割込み信号Ｓb₃₅が出力されるので、それに同期し
た同期化信号Ｂ₃₅に対応して割込み信号Ｓa₃₅を生成し
プロセッサ（ＣＰＵ−ａ）１５に出力する。

【００６６】以後は周期Ｔsbが短いので前述した動作を
順次繰り返す。すなわちはやいプロセッサ（ＣＰＵ−
ｂ）１１の周期に同期したシステムで動作する。図１１
は第２の実施例における周期Ｔsbが周期Ｔsaより短い時
の２台のＣＰＵの同期化引き込みのタイミングチャート
である。

【００６７】例えば、マルチプロセッサシステムの同期
化回路１３が時限Ｔs₁b を計時中にプロセッサ（ＣＰＵ
−ａ）１５の割込み信号Ｓa₄₁に同期して同期化信号Ｂ
₄₁が共通バス１４に出力された場合を考える。

【００６８】マルチプロセッサシステムの同期化回路１
３は、時限Ｔs₁b の計時動作中に同期化信号Ｂ₄₁が発生
したことから、時限Ｔa₁b の計時終了時点、すなわちプ
ロセッサ( ＣＰＵ−ｂ）１１への割込み信号Ｓb₄₁が発
生してから時限Ｔsb経過時点では次の割込み信号Ｓb₄₂
を発生せずに、時限Ｔa₂b の計時動作を開始する。さら
に、時限Ｔa₂b の計時動作中に共通バス１４から次の同
期化信号Ｂ₄₂が入力しないことから、時限Ｔa₂b の計時
動作終了時点で、すなわち割込み信号Ｓb₄₁の発生から
時限Ｔsb＋Ｔa₂b の経過時点で割込み信号Ｓb₄₂をプロ
セッサ（ＣＰＵ−ｂ）１１へ発生する。

【００６９】続いて、プロセッサ（ＣＰＵ−ａ）１５へ
の割込み信号Ｓa₄₂に同期して同期化信号Ｂ₄₂が共通バ
ス１４に出力される。この同期化信号Ｂ₄₂が出力された
ときマルチプロセッサシステムの同期化回路１３は時限
Ｔs₁b を計時しているので、時限Ｔs₁b の計時終了時
点、すなわちプロセッサ（ＣＰＵ−ｂ）１１への割込み
信号Ｓb₄₂が発生してから時限Ｔsb経過時点では次の割
込み信号Ｓb₄₃を発生せずに、時限Ｔa₂b の計時動作を
開始する。マルチプロセッサシステムの同期化回路１３
が時限Ｔa₂b を計時中に、割込み信号Ｓa₄₃がプロセッ
サ( ＣＰＵ−ａ)１５に加わり、それに同期して同期化
信号Ｂ₄₃が共通バス１４に出力されると、マルチプロセ
ッサシステムの同期化回路１３は同期化信号Ｂ₄₃に同期
して割込み信号Ｓb₄₃をプロセッサ（ＣＰＵ−ｂ）１１
へ発生する。

【００７０】ここで、マルチプロセッサシステムにおけ
る割込みの同期がとれる。一方、周期Ｔsbの方が周期Ｔ
saより短い場合には、同期化信号Ｂ₄₃の発生から時限Ｔ
saが経過する前に割込み信号Ｓb₄₄が発生し、同期化信
号Ｂ₄₄となって共通バス１４へ出力され、さらにマルチ
プロセッサシステムの同期化回路１６に加わる。マルチ
プロセッサシステムの同期化回路１６が時限Ｔs₁a ＋Ｔ
s₂a の計時を終了して、引き続き時限Ｔa₁a の計時中に
同期化信号Ｂ₄₄が加わると、マルチプロセッサシステム
同期化回路１６は、この同期化信号Ｂ₄₄に同期してプロ
セッサ（ＣＰＵ−ａ）１５へ割込み信号Ｓa₄₄を出力す
る。そして、この状態が順次繰り返されることとなる。
すなわち、割込み信号Ｓb₄₄に対応して割込み信号Ｓa
₄₄が、また割込み信号Ｓb₄₅，Ｓb₄₆に対応して割込
み信号Ｓa₄₅，Ｓa₄₆が出力される。

【００７１】以上のように相互にマルチプロセッサシス
テム同期化回路１３または１６を設けることにより、早
い周期に同期した動作を行うとともに、それらが同期し
て動作する。

【００７２】以上、第１および第２の発明の構成にそれ
ぞれ基づく第１および第２の実施例について詳細に説明
したが、これら第１および第２の実施例においては、特
定のプロセッサ（ＣＰＵ−ｂ）１１の発生する定周期割
込み信号の同期と位相および、他のプロセッサ（ＣＰＵ
−ａ）１５の定周期インタラプト信号の周期と位相が同
期化信号ＳＹＮＣによって次の周期以降にも相互に修正
され続けるため、プロセッサ間の同期化が成立した後も
そのプロセッサ（ＣＰＵ−ｂ）１１の定周期割込み信号
の周期Ｔs に微妙な変化が生じ続けるおそれがある。そ
こで、以上に示した第１および第２のそれぞれの実施例
のマルチプロセッサシステムの同期化回路１３と、それ
らの論理積ゲート２５，４８等を除いた一連の回路とを
対応するもの同士について組み合わせ、さらに、その組
み合わせたもの同士の間に同期化動作の主従関係を設定
することにより、制御システム全体の同期化を図りなが
らも、主従関係の主側（ＳＹＮＣの出力回路を有する
側）のプロセッサの発生する定周期割込み信号の周期Ｔ
s が固定化されるようになる。

【００７３】なお、本実施例では、制御装置が２つのプ
ロセッサによって構成されるマルチプロセッサ構成の制
御システムを例に挙げて説明したが、本発明は、制御装
置が３つ以上のプロセッサによって構成されるマルチプ
ロセッサ構成の制御システムに対しても適用可能であ
る。また、本発明は、実施例に示したようなマルチプロ
セッサ構成の制御システムに対して限定的に適用される
ものではなく、これ以外にも、周期的な信号を同期化す
る必要のある他のハードウェア全般について適用可能で
ある。

【００７４】また、本発明の第１、第２の実施例におい
ては、割込み信号ＩＮＴでタイマやフリップフロップを
リセットしている。この場合、出力される同期化信号Ｓ
ＹＮＣは短いパルスとなる。この同期化信号ＳＹＮＣの
パルス幅を広げるには、割込み信号ＩＮＴで直接タイマ
やフリップフロップをリセットするのではなく、割込み
信号ＩＮＴを遅延させてリセットする。この遅延により
システムを安定に動作することができる。

【００７５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、特定のプロセッサの発生する同期化すべき定周
期割込み信号が、第１の実施例の場合には、割込み信号
出力手段３から出力される割込み信号によって位相を進
ませる方向で同期化され、第２の実施例の場合には、そ
の割込み信号出力手段９から出力される割込み信号によ
って位相を進ませる方向または遅らせる方向で同期化さ
れることから、ソフトウェアの実行時間に何ら影響を与
えることなく複数のプロセッサの割込み処理が相互に同
期化され、また、他のプロセッサの異常時にあっても、
特定のプロセッサに対する割込み信号が自律的に発生さ
れるとともに、同期化信号出力手段４，１０によって他
のプロセッサにも同期化信号が供給されるようになる。

【００７６】また、第１の実施例とその第１の実施例の
同期化信号出力手段４を除いた一連の回路との間に同期
化動作の主従関係を設定したり、同様に、第２の実施例
とその第２の実施例の同期化信号出力手段１０を除いた
一連の回路との間に同期化動作の主従関係を設定するこ
とにより、制御システム全体の同期化を図りながらも、
特定のプロセッサの発生する定周期割込み信号の周期が
固定化されるようになる。

【図面の簡単な説明】

【図１】(a) ，(b) は本発明の原理ブロック図である。

【図２】制御装置が２つのプロセッサによって構成され
るマルチプロセッサ構成の制御システムのブロック図で
ある。

【図３】第１の実施例に係るマルチプロセッサシステム
の同期化回路の具体的な構成を示す回路図である。

【図４】第１の実施例に係るマルチプロセッサシステム
の同期化回路による同期化を説明する図である。

【図５】マスタＣＰＵへの同期引き込みのタイミングチ
ャートである。

【図６】第２の実施例に係るマルチプロセッサシステム
の同期化回路の具体的な構成を示す回路図である。

【図７】第２の実施例に係るマルチプロセッサシステム
の同期化回路による同期化を説明する図である。

【図８】マスタＣＰＵへの同期引き込みのタイミングチ
ャートである。

【図９】制御装置が２つのプロセッサによって構成され
るマルチプロセッサ構成の制御システムのブロック図で
ある。

【図１０】第１の実施例において周期Ｔsaが周期Ｔsbよ
り長い場合の２台のプロセッサ１１，１５の同期引き込
みのタイミングチャートである。

【図１１】第２の実施例における周期Ｔsaが周期Ｔsbよ
り短い時の２台のＣＰＵの同期化引き込みのタイミング
チャートである。

【図１２】制御装置が２つのプロセッサによって構成さ
れるマルチプロセッサ構成の制御システムにおいて無駄
時間が生じる様子を説明するための図である。

【符号の説明】

１第１の計時手段２第２の計時手段３割込み信号出力手段４同期化信号出力手段５第１の計時手段６第２の計時手段７第３の計時手段８第４の計時手段９割込み信号出力手段１０同期化信号出力手段１１プロセッサ（ＣＰＵ−ｂ）１２プロセッサ（ＣＰＵ−ａ）１３マルチプロセッサシステムの同期化回路１４共通バス２１第１のタイマ２２第２のタイマ２３フリップフロップ２４論理和ゲート２５論理積ゲート４１第１のタイマ４２第２のタイマ４３第３のタイマ４４第４のタイマ４５第１のフリップフロップ４６第２のフリップフロップ４７論理和ゲート４８論理積ゲート

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサが同期化信号によって
同期して動作するマルチプロセッサシステムにおいて、
他のプロセッサの発生する同期化すべき定周期割込み信
号が共通バスを介して入力されると同時に計時動作を開
始し、その定周期割込み信号の周期から位相の進み補償
分の最大値の時限を差し引いた時限を計時する第１の計
時手段（１）と、この第１の計時手段（１）の計時動作が終了すると同時
に計時動作を開始し、前記位相の進み補償分の最大値の
時限を計時する第２の計時手段（２）と、他のプロセッサの発生すべき同期化信号が、前記第１お
よび第２の計時手段（１，２）の何れの計時動作中にも
前記共通バスを介して入力されない場合には前記第２の
計時手段の計時動作（２）が終了した時刻に、前記第２
の計時手段（２）の計時動作中に前記共通バスを介して
入力された場合にはその入力された時刻に、前記第１の
計時手段（１）の計時動作中に前記共通バスを介して入
力された場合には前記第１の計時手段（１）の計時動作
が終了した時刻に、割込み信号を生成して当該プロセッ
サに出力する割込み信号出力手段（３）と、前記他のプロセッサの発生すべき同期化信号が前記第１
および第２の計時手段（１，２）の何れの計時動作中に
も前記共通バスを介して入力されない場合に、前記割込
み信号出力手段（３）から前記第２の計時手段（２）の
計時動作が終了した時刻に出力される割込み信号を、前
記他のプロセッサに対する同期化信号として前記共通バ
スに出力する同期化信号出力手段（４）と、を有して成ることを特徴とするマルチプロセッサシステ
ムの同期化回路。
【請求項２】前記第１の計時手段（１）と第２の計時
手段（２）と割込み信号出力手段（３）とよりなる回路
を前記他のプロセッサに付加し、複数のプロセッサ間の
同期化動作の主従関係を設定して成ることを特徴とする
請求項１に記載のマルチプロセッサシステムの同期化回
路。
【請求項３】複数のプロセッサが同期化信号によって
同期して動作するマルチプロセッサシステムにおいて、
他のプロセッサの発生する同期化すべき定周期割込み信
号が共通バスを介して入力されると同時に計時動作を開
始し、その定周期割込み信号の周期のうち位相差を遅れ
動作で補償すべき領域に相当する時限を計時する第１の
計時手段（５）と、この第１の計時手段（５）の計時動作が終了すると同時
に計時動作を開始し、前記定周期割込み信号の周期のう
ち位相差を進み動作で補償すべき領域に相当する時限を
計時する第２の計時手段（６）と、この第２の計時手段（６）の計時動作が終了すると同時
に計時動作を開始し、前記定周期割込み信号の周期から
前記第１の計時手段（５）によって計時される時限と前
記第２の計時手段（６）によって計時される時限とを差
し引いた位相の進み補償分の最大値の時限を計時する第
３の計時手段（７）と、この第３の計時手段（７）の計時動作が終了すると同時
に計時動作を開始し、位相の遅れ補償分の最大値の時限
を計時する第４の計時手段（８）と、他のプロセッサの発生すべき同期化信号が、前記第１、
第２および第３の計時手段（５，６，７）の何れの計時
動作中にも前記共通バスを介して入力されない場合には
前記第３の計時手段（７）の計時動作が終了した時刻
に、前記第３および第４の計時手段（７，８）の何れか
の計時動作中に前記共通バスを介して入力された場合に
はその入力された時刻に、前記第１の計時手段（５）の
計時動作中に前記共通バスを介して入力された場合には
前記第４の計時手段（８）の計時動作が終了した時刻
に、前記第２の計時手段（６）の計時動作中に前記共通
バスを介して入力された場合には前記第２の計時手段
（６）の計時動作が終了した時刻に、割込み信号を生成
して当該プロセッサに出力する割込み信号出力手段
（９）と、前記他のプロセッサの発生すべき同期化信号が前記第
１、第２および第３の計時手段（５，６，７）の何れの
計時動作中にも前記共通バスを介して入力されない場合
に、前記割込み信号出力手段（９）から前記第３の計時
手段（７）の計時動作が終了した時刻に出力される割込
み信号を、前記他のプロセッサに対する同期化信号とし
て前記共通バスに出力する同期化信号出力手段（１０）
と、を有して成ることを特徴とするマルチプロセッサシステ
ムの同期化回路。
【請求項４】前記第１の計時手段（５）と第２の計時
手段（６）と第３の計時手段（７）と第４の計時手段
（８）と割込み信号出力手段（９）とよりなる回路を、
前記他のプロセッサに付加し、複数のプロセッサ間の同
期化動作の主従関係を設定して成ることを特徴とする請
求項２に記載のマルチプロセッサシステムの同期化回
路。