JPH07141900A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07141900A JPH07141900A JP5314267A JP31426793A JPH07141900A JP H07141900 A JPH07141900 A JP H07141900A JP 5314267 A JP5314267 A JP 5314267A JP 31426793 A JP31426793 A JP 31426793A JP H07141900 A JPH07141900 A JP H07141900A
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- JP
- Japan
- Prior art keywords
- data
- self
- circuit
- counter
- semiconductor memory
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 テスタにかかる負荷を軽減し得ると共に、テ
スト時間を低減し得るように改良された半導体記憶装置
を提供する。 【構成】 特定の条件信号で計数を開始するカウンタ
と、前記カウンタの計数値をもとにアドレス信号を発生
するアドレスデコード手段と、前記カウンタの計数値を
もとにメモリセルブロックへの書き込みデータ及び期待
データのパターンを生成するデータ発生手段と、前記デ
ータ発生手段で生成されたデータを前記メモリセルブロ
ックへ入力するデータ入力手段と、前記メモリセルブロ
ックから出力されたデータと前記データ発生手段で生成
された期待データとを比較し、その比較結果を半導体記
憶装置の外部に出力する手段を備えた比較手段と、前記
半導体記憶装置の外部からの特定条件信号を受けて前記
半導体記憶装置の内部に対する自己診断のための特定条
件信号を生成する制御手段とを有する半導体記憶装置。
スト時間を低減し得るように改良された半導体記憶装置
を提供する。 【構成】 特定の条件信号で計数を開始するカウンタ
と、前記カウンタの計数値をもとにアドレス信号を発生
するアドレスデコード手段と、前記カウンタの計数値を
もとにメモリセルブロックへの書き込みデータ及び期待
データのパターンを生成するデータ発生手段と、前記デ
ータ発生手段で生成されたデータを前記メモリセルブロ
ックへ入力するデータ入力手段と、前記メモリセルブロ
ックから出力されたデータと前記データ発生手段で生成
された期待データとを比較し、その比較結果を半導体記
憶装置の外部に出力する手段を備えた比較手段と、前記
半導体記憶装置の外部からの特定条件信号を受けて前記
半導体記憶装置の内部に対する自己診断のための特定条
件信号を生成する制御手段とを有する半導体記憶装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に自己診断機能を内蔵した半導体記憶装置に関す
るものである。
し、特に自己診断機能を内蔵した半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】従来、ＤＲＡＭ、ＳＲＡＭ等の半導体記
憶装置のテストを行うには、アドレス信号、アドレス信
号に対応する入力データ、及び期待データ等のテスト用
パターンをテスタを用いて生成し、このテスト用パター
ンを用いてテストを行っている。
憶装置のテストを行うには、アドレス信号、アドレス信
号に対応する入力データ、及び期待データ等のテスト用
パターンをテスタを用いて生成し、このテスト用パター
ンを用いてテストを行っている。
【０００３】
【発明が解決しようとする課題】しかるに、半導体記憶
装置の高集積化が進み、記憶容量の増大が進むにつれて
テスト用パターンを生成するためのテスタの負荷も増大
し、またテスト時間も増大するという問題が生じてい
る。
装置の高集積化が進み、記憶容量の増大が進むにつれて
テスト用パターンを生成するためのテスタの負荷も増大
し、またテスト時間も増大するという問題が生じてい
る。
【０００４】本発明は、このような従来技術の不都合を
解消するべく案出されたものであり、その主な目的は、
テスタにかかる負荷を軽減し得ると共に、テスト時間を
低減し得るように改良された半導体記憶装置を提供する
ことにある。
解消するべく案出されたものであり、その主な目的は、
テスタにかかる負荷を軽減し得ると共に、テスト時間を
低減し得るように改良された半導体記憶装置を提供する
ことにある。
【０００５】
【課題を解決するための手段】このような目的は、本発
明によれば、特定の条件信号で計数を開始するカウンタ
と、前記カウンタの計数値をもとにアドレス信号を発生
するアドレスデコード手段と、前記カウンタの計数値を
もとにメモリセルブロックへの書き込みデータ及び期待
データのパターンを生成するデータ発生手段と、前記デ
ータ発生手段で生成されたデータを前記メモリセルブロ
ックへ入力するデータ入力手段と、前記メモリセルブロ
ックから出力されたデータと前記データ発生手段で生成
された期待データとを比較し、その比較結果を半導体記
憶装置の外部に出力する手段を備えた比較手段と、前記
半導体記憶装置の外部からの特定の条件信号を受けて前
記半導体記憶装置の内部に対する自己診断のための前記
特定の条件信号を生成する制御手段とを有することを特
徴とする半導体記憶装置を提供することによって達成さ
れる。
明によれば、特定の条件信号で計数を開始するカウンタ
と、前記カウンタの計数値をもとにアドレス信号を発生
するアドレスデコード手段と、前記カウンタの計数値を
もとにメモリセルブロックへの書き込みデータ及び期待
データのパターンを生成するデータ発生手段と、前記デ
ータ発生手段で生成されたデータを前記メモリセルブロ
ックへ入力するデータ入力手段と、前記メモリセルブロ
ックから出力されたデータと前記データ発生手段で生成
された期待データとを比較し、その比較結果を半導体記
憶装置の外部に出力する手段を備えた比較手段と、前記
半導体記憶装置の外部からの特定の条件信号を受けて前
記半導体記憶装置の内部に対する自己診断のための前記
特定の条件信号を生成する制御手段とを有することを特
徴とする半導体記憶装置を提供することによって達成さ
れる。
【０００６】
【作用】このような構成によると、半導体記憶装置の外
部から特定の条件信号を受けると、半導体記憶装置は自
己診断モードとなる。この自己診断モードに於ては、半
導体記憶装置の内部にてテストパターンが生成され、半
導体記憶装置そのもののテストが行われる。テストを行
った結果は、半導体記憶装置の外部に出力される。
部から特定の条件信号を受けると、半導体記憶装置は自
己診断モードとなる。この自己診断モードに於ては、半
導体記憶装置の内部にてテストパターンが生成され、半
導体記憶装置そのもののテストが行われる。テストを行
った結果は、半導体記憶装置の外部に出力される。
【０００７】
【実施例】以下に添付の図面に示された具体的な実施例
を参照して本発明について詳細に説明する。
を参照して本発明について詳細に説明する。
【０００８】図１は、本発明の一実施例のブロック図で
ある。図１に於て、カウンタ１、データ発生回路２、自
己診断／非自己診断モード制御回路３、及び比較回路４
は、評価容易化のために挿入した自己診断回路である。
そしてアドレスデコーダ５、データ入力回路６、データ
出力回路７、及びメモリセルブロック８は、従来の半導
体記憶装置を構成する回路である。これらの回路は、集
積回路９に含まれている。
ある。図１に於て、カウンタ１、データ発生回路２、自
己診断／非自己診断モード制御回路３、及び比較回路４
は、評価容易化のために挿入した自己診断回路である。
そしてアドレスデコーダ５、データ入力回路６、データ
出力回路７、及びメモリセルブロック８は、従来の半導
体記憶装置を構成する回路である。これらの回路は、集
積回路９に含まれている。
【０００９】自己診断／非自己診断モード制御回路３
は、制御信号入力端子１０に外部から入力する制御信号
の特定の条件に於て、自己診断モードになる。自己診断
モードとなった自己診断／非自己診断モード制御回路３
は、カウンタ１、データ発生回路２、比較回路４、アド
レスデコーダ５、データ入力回路６、及びデータ出力回
路７に対し、自己診断モード時に於ける制御信号を発生
する。
は、制御信号入力端子１０に外部から入力する制御信号
の特定の条件に於て、自己診断モードになる。自己診断
モードとなった自己診断／非自己診断モード制御回路３
は、カウンタ１、データ発生回路２、比較回路４、アド
レスデコーダ５、データ入力回路６、及びデータ出力回
路７に対し、自己診断モード時に於ける制御信号を発生
する。
【００１０】自己診断モード時に於ては、カウンタ１、
データ発生回路２、及び比較回路４は活性化され、デー
タ出力回路７は非活性化される。カウンタ１は、外部か
ら供給されるクロック信号をカウントする。カウンタ１
の出力信号は、アドレス信号としてアドレスデコーダ５
に入力される。カウンタ１によって順次インクリメント
されるアドレス信号に従ってメモリセルブロック８内の
セルが順番にアクセスされる。
データ発生回路２、及び比較回路４は活性化され、デー
タ出力回路７は非活性化される。カウンタ１は、外部か
ら供給されるクロック信号をカウントする。カウンタ１
の出力信号は、アドレス信号としてアドレスデコーダ５
に入力される。カウンタ１によって順次インクリメント
されるアドレス信号に従ってメモリセルブロック８内の
セルが順番にアクセスされる。
【００１１】一方、書込みの際の入力データ、並びに読
出しの際の期待値は、カウンタ１の出力信号をもとにし
て、チェッカーパターン、或いはマーチパターン等の信
号がデータ発生回路２にて生成される。このデータ発生
回路２に於て生成されたチェッカーパターン、マーチパ
ターン等の入力データ、及び期待値は、それぞれデータ
入力回路６、及び比較回路４に入力される。即ち、書込
みの際にはメモリセルブロック８にデータが書込まれ、
読出しの際にはメモリセルブロック８から読出されたデ
ータと期待値との比較を比較回路４にて行う。読出され
たデータと期待値との比較を行う比較回路４では、比較
の結果としてのパス及びフェイルを半導体記憶装置９の
外部に出力する。
出しの際の期待値は、カウンタ１の出力信号をもとにし
て、チェッカーパターン、或いはマーチパターン等の信
号がデータ発生回路２にて生成される。このデータ発生
回路２に於て生成されたチェッカーパターン、マーチパ
ターン等の入力データ、及び期待値は、それぞれデータ
入力回路６、及び比較回路４に入力される。即ち、書込
みの際にはメモリセルブロック８にデータが書込まれ、
読出しの際にはメモリセルブロック８から読出されたデ
ータと期待値との比較を比較回路４にて行う。読出され
たデータと期待値との比較を行う比較回路４では、比較
の結果としてのパス及びフェイルを半導体記憶装置９の
外部に出力する。
【００１２】以上の自己診断回路の挿入により、テスタ
の負荷の軽減、および評価時間の短縮が可能となる。
尚、本実施例に於ては、カウンタ１はメモリに通常供給
されるクロック信号をカウントするものとしたが、これ
は自己発振型のカウンタとしてもよい。
の負荷の軽減、および評価時間の短縮が可能となる。
尚、本実施例に於ては、カウンタ１はメモリに通常供給
されるクロック信号をカウントするものとしたが、これ
は自己発振型のカウンタとしてもよい。
【００１３】なお、符号１１、１２は入力端子、符号１
３、１４は出力端子である。
３、１４は出力端子である。
【００１４】
【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の評価を行う際にテスタからのテストパタ
ーンの供給が殆ど不要となった。これにより、テスタの
負荷を軽減し、テスト時間を低減することを可能とし
た。
導体記憶装置の評価を行う際にテスタからのテストパタ
ーンの供給が殆ど不要となった。これにより、テスタの
負荷を軽減し、テスト時間を低減することを可能とし
た。
【図１】本発明の自己診断回路を内蔵した半導体記憶装
置の一実施例を示すブロック図。
置の一実施例を示すブロック図。
１ カウンタ ２ データ発生回路 ３ 自己診断／非自己診断モード制御回路 ４ 比較回路 ５ アドレスデコーダ ６ データ入力回路 ７ データ出力回路 ８ メモリセルブロック ９ 集積回路
Claims (1)
- 【請求項１】 特定の条件信号で計数を開始するカウン
タと、 前記カウンタの計数値をもとにアドレス信号を発生する
アドレスデコード手段と、 前記カウンタの計数値をもとにメモリセルブロックへの
書き込みデータ及び期待データのパターンを生成するデ
ータ発生手段と、 前記データ発生手段で生成されたデータを前記メモリセ
ルブロックへ入力するデータ入力手段と、 前記メモリセルブロックから出力されたデータと前記デ
ータ発生手段で生成された期待データとを比較し、その
比較結果を半導体記憶装置の外部に出力する手段を備え
た比較手段と、 前記半導体記憶装置の外部からの特定の条件信号を受け
て前記半導体記憶装置の内部に対する自己診断のための
前記特定の条件信号を生成する制御手段とを有すること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314267A JPH07141900A (ja) | 1993-11-18 | 1993-11-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314267A JPH07141900A (ja) | 1993-11-18 | 1993-11-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141900A true JPH07141900A (ja) | 1995-06-02 |
Family
ID=18051303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314267A Withdrawn JPH07141900A (ja) | 1993-11-18 | 1993-11-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07141900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553528B1 (en) | 1999-06-22 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for semiconductor integrated circuit |
| KR100384890B1 (ko) * | 2000-12-27 | 2003-05-22 | 한국전자통신연구원 | 반도체소자 회로내부의 메모리를 그 외부에서 자동으로시험하는데 사용하는 시험장치 |
-
1993
- 1993-11-18 JP JP5314267A patent/JPH07141900A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553528B1 (en) | 1999-06-22 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for semiconductor integrated circuit |
| KR100384890B1 (ko) * | 2000-12-27 | 2003-05-22 | 한국전자통신연구원 | 반도체소자 회로내부의 메모리를 그 외부에서 자동으로시험하는데 사용하는 시험장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |