JPH07146338A - 半導体集積回路の入出力端子セルおよび半導体集積回路装置 - Google Patents
半導体集積回路の入出力端子セルおよび半導体集積回路装置Info
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- JPH07146338A JPH07146338A JP5291747A JP29174793A JPH07146338A JP H07146338 A JPH07146338 A JP H07146338A JP 5291747 A JP5291747 A JP 5291747A JP 29174793 A JP29174793 A JP 29174793A JP H07146338 A JPH07146338 A JP H07146338A
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Abstract
(57)【要約】
【目的】 若干の端子数の増加だけで半導体集積回路装
置の内部論理回路の可観測性の向上ならびに故障検出率
の向上のために内部論理回路の状態とは独立して容易に
実現する半導体集積回路の出力端子セルを提供する。 【構成】 ２個のデータ端子（Ｄｎ１,Ｄｎ２）と、ク
ロック端子ＣＫと、データ端子（Ｄｎ１,Ｄｎ２）のデ
ータをクロック端子ＣＫのクロックでデータを取り込む
フリップフロップ２,４と、フリップフロップ２,４の出
力端子（Ｑｎ１,Ｑｎ２）と、フリップフロップ２,４の
出力をデコードするデコード手段６と、デコード手段６
の出力を制御信号として最大４個の信号から１個の信号
を選択する選択手段８と、選択手段８で選択された信号
を外部に駆動する出力バッファ１０とを具備する半導体
集積回路の出力端子セルである。
置の内部論理回路の可観測性の向上ならびに故障検出率
の向上のために内部論理回路の状態とは独立して容易に
実現する半導体集積回路の出力端子セルを提供する。 【構成】 ２個のデータ端子（Ｄｎ１,Ｄｎ２）と、ク
ロック端子ＣＫと、データ端子（Ｄｎ１,Ｄｎ２）のデ
ータをクロック端子ＣＫのクロックでデータを取り込む
フリップフロップ２,４と、フリップフロップ２,４の出
力端子（Ｑｎ１,Ｑｎ２）と、フリップフロップ２,４の
出力をデコードするデコード手段６と、デコード手段６
の出力を制御信号として最大４個の信号から１個の信号
を選択する選択手段８と、選択手段８で選択された信号
を外部に駆動する出力バッファ１０とを具備する半導体
集積回路の出力端子セルである。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に半導体集積回路の内部論理回路の故障検出率
の向上および可観測性の向上を図るものである。
わり、特に半導体集積回路の内部論理回路の故障検出率
の向上および可観測性の向上を図るものである。
【０００２】
【従来の技術】半導体集積回路の回路規模が大きくなる
につれて半導体集積回路装置の内部論理回路の状態を観
測可能にすることが困難になる。これは微細化によって
指数関数的に回路規模を大きくすることは可能である
が、内部論理回路の状態を観測するために端子数を増加
させることは容易にはできない。回路規模の大きな半導
体集積回路にとっては論理回路の故障検出率の向上およ
び可観測性の向上が大きな問題になっている。
につれて半導体集積回路装置の内部論理回路の状態を観
測可能にすることが困難になる。これは微細化によって
指数関数的に回路規模を大きくすることは可能である
が、内部論理回路の状態を観測するために端子数を増加
させることは容易にはできない。回路規模の大きな半導
体集積回路にとっては論理回路の故障検出率の向上およ
び可観測性の向上が大きな問題になっている。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体集積回路の回路規模が大きくなっても内部論
理回路の状態の可観測性の向上と故障検出率の向上を若
干の端子数を増加だけで実現する半導体集積回路の入出
力端子セルを提供することにある。
は、半導体集積回路の回路規模が大きくなっても内部論
理回路の状態の可観測性の向上と故障検出率の向上を若
干の端子数を増加だけで実現する半導体集積回路の入出
力端子セルを提供することにある。
【０００４】また本発明の目的は、内部論理回路の状態
とは独立して内部状態を観測するあるいは内部論理回路
のノードにテストベクトルを与えるための状態設定がで
きる半導体集積回路装置を提供することにある。
とは独立して内部状態を観測するあるいは内部論理回路
のノードにテストベクトルを与えるための状態設定がで
きる半導体集積回路装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明はｎ個のデータ端子と、クロック端
子と、前記ｎ個のデータ端子のデータを前記クロック端
子のクロックでデータを取り込むｎ個のフリップフロッ
プと、前記ｎ個のフリップフロップの出力端子と、前記
ｎ個のフリップフロップの出力をデコードするデコード
手段と、前記デコード手段の出力を制御信号として最大
２n個の信号から１個の信号を選択する選択手段と、前
記選択手段で選択された信号を外部に駆動する出力バッ
ファとを具備する半導体集積回路の出力端子セルであ
る。
め、請求項１の発明はｎ個のデータ端子と、クロック端
子と、前記ｎ個のデータ端子のデータを前記クロック端
子のクロックでデータを取り込むｎ個のフリップフロッ
プと、前記ｎ個のフリップフロップの出力端子と、前記
ｎ個のフリップフロップの出力をデコードするデコード
手段と、前記デコード手段の出力を制御信号として最大
２n個の信号から１個の信号を選択する選択手段と、前
記選択手段で選択された信号を外部に駆動する出力バッ
ファとを具備する半導体集積回路の出力端子セルであ
る。
【０００６】請求項２の発明ではｎ個のデータ端子と、
クロック端子と、前記ｎ個のデータ端子のデータを前記
クロック端子のクロックでデータを取り込むｎ個のフリ
ップフロップと、前記ｎ個のフリップフロップの出力端
子と、前記ｎ個のフリップフロップの出力をデコードす
るデコード手段と、外部から供給される信号の入力バッ
ファと、前記デコード手段の出力を制御信号として前記
入力バッファ出力の転送先に最大２n個のノードから１
個のノードを選択する選択手段とを具備する半導体集積
回路の入力端子セルである。
クロック端子と、前記ｎ個のデータ端子のデータを前記
クロック端子のクロックでデータを取り込むｎ個のフリ
ップフロップと、前記ｎ個のフリップフロップの出力端
子と、前記ｎ個のフリップフロップの出力をデコードす
るデコード手段と、外部から供給される信号の入力バッ
ファと、前記デコード手段の出力を制御信号として前記
入力バッファ出力の転送先に最大２n個のノードから１
個のノードを選択する選択手段とを具備する半導体集積
回路の入力端子セルである。
【０００７】請求項３の発明ではｎ個のデータ端子と、
クロック端子と、前記ｎ個のデータ端子のデータを前記
クロック端子のクロックでデータを取り込むｎ個のフリ
ップフロップと、前記ｎ個のフリップフロップの出力端
子と、前記ｎ個のフリップフロップの出力をエンコード
するエンコード手段と、外部から供給される信号の入力
バッファと、前記エンコード手段の出力を制御信号とし
て前記入力バッファ出力の転送先として最大２n個のノ
ードに転送するための接続手段とを具備する半導体集積
回路の入力端子セルである。
クロック端子と、前記ｎ個のデータ端子のデータを前記
クロック端子のクロックでデータを取り込むｎ個のフリ
ップフロップと、前記ｎ個のフリップフロップの出力端
子と、前記ｎ個のフリップフロップの出力をエンコード
するエンコード手段と、外部から供給される信号の入力
バッファと、前記エンコード手段の出力を制御信号とし
て前記入力バッファ出力の転送先として最大２n個のノ
ードに転送するための接続手段とを具備する半導体集積
回路の入力端子セルである。
【０００８】請求項４の発明ではｎ個のデータ入力端子
と、１個のクロック入力端子と、請求項１、請求項２、
請求項３のｍ個の入出力端子セルを具備する半導体集積
回路装置において、前記ｍ個の入出力端子セルのクロッ
ク端子を前記クロック入力端子と共通接続して、前記ｎ
個のデータ入力端子を前記１個の入出力端子セルのｎ個
のデータ端子に接続して、前記入出力端子セルのｎ個の
フリップフロップの出力端子を次の前記入出力端子セル
のｎ個のデータ端子に接続して、以下残りの入出力端子
セルのｎ個のフリップフロップのデータ端子と出力端子
を直列接続したことを特徴とする半導体集積回路装置で
ある。
と、１個のクロック入力端子と、請求項１、請求項２、
請求項３のｍ個の入出力端子セルを具備する半導体集積
回路装置において、前記ｍ個の入出力端子セルのクロッ
ク端子を前記クロック入力端子と共通接続して、前記ｎ
個のデータ入力端子を前記１個の入出力端子セルのｎ個
のデータ端子に接続して、前記入出力端子セルのｎ個の
フリップフロップの出力端子を次の前記入出力端子セル
のｎ個のデータ端子に接続して、以下残りの入出力端子
セルのｎ個のフリップフロップのデータ端子と出力端子
を直列接続したことを特徴とする半導体集積回路装置で
ある。
【０００９】請求項５の発明ではｎ個のデータ入力端子
と、１個のクロック入力端子と、請求項１、請求項２、
請求項３のｋ＋ｍ個の入出力端子セルを具備する半導体
集積回路装置において、前記ｍ個の入出力端子セルのク
ロック端子を前記クロック入力端子の正転クロックと共
通接続して、前記ｎ個のデータ入力端子を前記１個の入
出力端子セルのｎ個のデータ端子に接続して、前記入出
力端子セルのｎ個のフリップフロップの出力端子を次の
前記入出力端子セルのｎ個のデータ端子に接続して、以
下残りの入出力端子セルのｎ個のフリップフロップのデ
ータ端子と出力端子を直列接続し、前記ｋ個の入出力端
子セルのクロック端子を前記クロック入力端子の反転ク
ロックと共通接続して、前記ｎ個のデータ入力端子を前
記１個の入出力端子セルのｎ個のデータ端子に接続し
て、前記入出力端子セルのｎ個のフリップフロップの出
力端子を次の前記入出力端子セルのｎ個のデータ端子に
接続して、以下残りの入出力端子セルのｎ個のフリップ
フロップのデータ端子と出力端子を直列接続したことを
特徴とする半導体集積回路装置である。
と、１個のクロック入力端子と、請求項１、請求項２、
請求項３のｋ＋ｍ個の入出力端子セルを具備する半導体
集積回路装置において、前記ｍ個の入出力端子セルのク
ロック端子を前記クロック入力端子の正転クロックと共
通接続して、前記ｎ個のデータ入力端子を前記１個の入
出力端子セルのｎ個のデータ端子に接続して、前記入出
力端子セルのｎ個のフリップフロップの出力端子を次の
前記入出力端子セルのｎ個のデータ端子に接続して、以
下残りの入出力端子セルのｎ個のフリップフロップのデ
ータ端子と出力端子を直列接続し、前記ｋ個の入出力端
子セルのクロック端子を前記クロック入力端子の反転ク
ロックと共通接続して、前記ｎ個のデータ入力端子を前
記１個の入出力端子セルのｎ個のデータ端子に接続し
て、前記入出力端子セルのｎ個のフリップフロップの出
力端子を次の前記入出力端子セルのｎ個のデータ端子に
接続して、以下残りの入出力端子セルのｎ個のフリップ
フロップのデータ端子と出力端子を直列接続したことを
特徴とする半導体集積回路装置である。
【００１０】
【作用】上記の構成により、半導体集積回路の内部論理
回路の状態の観測性の向上と故障検出率の向上を若干の
端子数を増加だけで実現する。また、内部論理回路の状
態を観測するあるいは内部論理回路のノードにテストベ
クトルを与えるための状態設定が容易に実現できる。
回路の状態の観測性の向上と故障検出率の向上を若干の
端子数を増加だけで実現する。また、内部論理回路の状
態を観測するあるいは内部論理回路のノードにテストベ
クトルを与えるための状態設定が容易に実現できる。
【００１１】
【実施例】図１は本発明の第１の実施例を示す入出力端
子セルのブロック図である。ｎ＝２の場合について説明
する。図１において、２、４はフリップフロップ、６は
デコーダ、８はセレクタ、１０は出力バッファ、１２は
入力バッファ、１４はパッドである。フリップフロップ
２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２のデータを
クロック端子ＣＫの立ち上がりでフリップフロップ２、
４が保持する。フリップフロップ２、４の記憶情報に基
づいてデコーダ６ではセレクタ８の選択すべきパスを指
定する。例えば、フリップフロップ２、４の２進値に応
じて”００”の場合はＯ０、”０１”の場合はＯ１、”
１０”の場合はＯ２、”１１”の場合はＯ３に設定する
ことができる。また、図１では特に記述していないがリ
セット状態ではフリップフロップ２、４が”００”の状
態になるようにしておいて、通常動作モードの信号をＯ
０に割り当てておき、リセット直後に、通常動作モード
に移行することが可能である。これによって半導体集積
回路の内部論理回路のノードＯ０、Ｏ１、Ｏ２、Ｏ３の
いづれか一つが選択されて、出力バッファ１０に入力さ
れて出力イネーブルＯＥによりパッド１４に出力され
る。このようにフリップフロップ２、４の状態を変更す
ることによって１個の出力端子を用いて半導体集積回路
の内部ノードを複数個観測することが可能になる。
子セルのブロック図である。ｎ＝２の場合について説明
する。図１において、２、４はフリップフロップ、６は
デコーダ、８はセレクタ、１０は出力バッファ、１２は
入力バッファ、１４はパッドである。フリップフロップ
２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２のデータを
クロック端子ＣＫの立ち上がりでフリップフロップ２、
４が保持する。フリップフロップ２、４の記憶情報に基
づいてデコーダ６ではセレクタ８の選択すべきパスを指
定する。例えば、フリップフロップ２、４の２進値に応
じて”００”の場合はＯ０、”０１”の場合はＯ１、”
１０”の場合はＯ２、”１１”の場合はＯ３に設定する
ことができる。また、図１では特に記述していないがリ
セット状態ではフリップフロップ２、４が”００”の状
態になるようにしておいて、通常動作モードの信号をＯ
０に割り当てておき、リセット直後に、通常動作モード
に移行することが可能である。これによって半導体集積
回路の内部論理回路のノードＯ０、Ｏ１、Ｏ２、Ｏ３の
いづれか一つが選択されて、出力バッファ１０に入力さ
れて出力イネーブルＯＥによりパッド１４に出力され
る。このようにフリップフロップ２、４の状態を変更す
ることによって１個の出力端子を用いて半導体集積回路
の内部ノードを複数個観測することが可能になる。
【００１２】図１では入出力端子セルの場合を回路図に
示しているが、入力バッファ１２の存在を特に限定する
ものではない。また、出力バッファ１０は出力制御信号
ＯＥによりハイインピーダンス状態に設定できるように
しているが、出力端子の機能のみの場合は出力制御信号
ＯＥの存在を特に限定するものではない。
示しているが、入力バッファ１２の存在を特に限定する
ものではない。また、出力バッファ１０は出力制御信号
ＯＥによりハイインピーダンス状態に設定できるように
しているが、出力端子の機能のみの場合は出力制御信号
ＯＥの存在を特に限定するものではない。
【００１３】図２は本発明の第２の実施例を示す入出力
端子セルのブロック図である。ｎ＝２の場合について説
明する。図２において、２、４はフリップフロップ、１
６はデコーダ、１８はセレクタ、１０は出力バッファ、
１２は入力バッファ、１４はパッドである。フリップフ
ロップ２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２のデ
ータをクロック端子ＣＫの立ち上がりでフリップフロッ
プ２、４が保持する。フリップフロップ２、４の記憶情
報に基づいてデコーダ１６ではセレクタ１８の選択すべ
きパスを指定する。例えば、フリップフロップ２、４の
２進値に応じて”００”の場合はＩ０、”０１”の場合
はＩ１、”１０”の場合はＩ２、”１１”の場合はＩ３
に設定することができる。また、図２では特に記述して
いないがリセット状態ではフリップフロップ２、４が”
００”の状態になるようにしておいて、通常動作モード
の信号をＩ０に割り当てておき、リセット直後に、通常
動作モードに移行することが可能である。これによって
半導体集積回路の内部論理回路のノードＩ０、Ｉ１、Ｉ
２、Ｉ３のいづれか一つが選択されて、外部から供給さ
れる信号の入力バッファ１２からセレクタ１８を通して
内部ノードに転送することができる。このようにフリッ
プフロップ２、４の状態を変更することによって１個の
入力端子を用いて外部から半導体集積回路の内部論理回
路のノードに信号を転送することが可能になり、内部論
理回路の状態の観測性を高めることができる。
端子セルのブロック図である。ｎ＝２の場合について説
明する。図２において、２、４はフリップフロップ、１
６はデコーダ、１８はセレクタ、１０は出力バッファ、
１２は入力バッファ、１４はパッドである。フリップフ
ロップ２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２のデ
ータをクロック端子ＣＫの立ち上がりでフリップフロッ
プ２、４が保持する。フリップフロップ２、４の記憶情
報に基づいてデコーダ１６ではセレクタ１８の選択すべ
きパスを指定する。例えば、フリップフロップ２、４の
２進値に応じて”００”の場合はＩ０、”０１”の場合
はＩ１、”１０”の場合はＩ２、”１１”の場合はＩ３
に設定することができる。また、図２では特に記述して
いないがリセット状態ではフリップフロップ２、４が”
００”の状態になるようにしておいて、通常動作モード
の信号をＩ０に割り当てておき、リセット直後に、通常
動作モードに移行することが可能である。これによって
半導体集積回路の内部論理回路のノードＩ０、Ｉ１、Ｉ
２、Ｉ３のいづれか一つが選択されて、外部から供給さ
れる信号の入力バッファ１２からセレクタ１８を通して
内部ノードに転送することができる。このようにフリッ
プフロップ２、４の状態を変更することによって１個の
入力端子を用いて外部から半導体集積回路の内部論理回
路のノードに信号を転送することが可能になり、内部論
理回路の状態の観測性を高めることができる。
【００１４】図２では入出力端子セルの場合を回路図に
示しているが、出力バッファ１０および出力制御信号Ｏ
Ｅの存在を特に限定するものではない。
示しているが、出力バッファ１０および出力制御信号Ｏ
Ｅの存在を特に限定するものではない。
【００１５】図３は本発明の第３の実施例を示す入出力
端子セルのブロック図である。ｎ＝２の場合について説
明する。図３において、２、４はフリップフロップ、２
６はエンコーダ、２８はスイッチ、１０は出力バッフ
ァ、１２は入力バッファ、１４はパッドである。フリッ
プフロップ２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２
のデータをクロック端子ＣＫの立ち上がりでフリップフ
ロップ２、４が保持する。フリップフロップ２、４の記
憶情報に基づいてエンコーダ２６ではスイッチ２８の選
択すべきパスを指定する。例えば、フリップフロップ
２、４の２進値に応じて”００”の場合はＩ０、”０
１”の場合はＩ０、Ｉ１、”１０”の場合はＩ０、Ｉ
１、Ｉ２、”１１”の場合はＩ０、Ｉ１、Ｉ２、Ｉ３に
設定することができる。これはエンコーダ２６、スイッ
チ２８の一例を示しているだけである。また、図３では
特に記述していないがリセット状態ではフリップフロッ
プ２、４が”００”の状態になるようにしておいて、通
常動作モードの信号をＩ０に割り当てておき、リセット
直後に、通常動作モードに移行することが可能である。
これによって半導体集積回路の内部論理回路のノードＩ
０、Ｉ１、Ｉ２、Ｉ３のうちの１個以上にノードに、外
部から供給される信号を入力バッファ１２、スイッチ２
８を通して内部論理回路のノードに転送することができ
る。このようにフリップフロップ２、４の状態を変更す
ることによって１個の入力端子を用いて外部から半導体
集積回路の複数の内部論理回路のノードに信号を転送す
ることが可能になり、内部論理回路の状態の観測性を高
めることができる。
端子セルのブロック図である。ｎ＝２の場合について説
明する。図３において、２、４はフリップフロップ、２
６はエンコーダ、２８はスイッチ、１０は出力バッフ
ァ、１２は入力バッファ、１４はパッドである。フリッ
プフロップ２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２
のデータをクロック端子ＣＫの立ち上がりでフリップフ
ロップ２、４が保持する。フリップフロップ２、４の記
憶情報に基づいてエンコーダ２６ではスイッチ２８の選
択すべきパスを指定する。例えば、フリップフロップ
２、４の２進値に応じて”００”の場合はＩ０、”０
１”の場合はＩ０、Ｉ１、”１０”の場合はＩ０、Ｉ
１、Ｉ２、”１１”の場合はＩ０、Ｉ１、Ｉ２、Ｉ３に
設定することができる。これはエンコーダ２６、スイッ
チ２８の一例を示しているだけである。また、図３では
特に記述していないがリセット状態ではフリップフロッ
プ２、４が”００”の状態になるようにしておいて、通
常動作モードの信号をＩ０に割り当てておき、リセット
直後に、通常動作モードに移行することが可能である。
これによって半導体集積回路の内部論理回路のノードＩ
０、Ｉ１、Ｉ２、Ｉ３のうちの１個以上にノードに、外
部から供給される信号を入力バッファ１２、スイッチ２
８を通して内部論理回路のノードに転送することができ
る。このようにフリップフロップ２、４の状態を変更す
ることによって１個の入力端子を用いて外部から半導体
集積回路の複数の内部論理回路のノードに信号を転送す
ることが可能になり、内部論理回路の状態の観測性を高
めることができる。
【００１６】図３では入出力端子セルの場合を回路図に
示しているが、出力バッファ１０および出力制御信号Ｏ
Ｅの存在を特に限定するものではない。
示しているが、出力バッファ１０および出力制御信号Ｏ
Ｅの存在を特に限定するものではない。
【００１７】図４は本発明の第４の実施例を示す半導体
集積回路装置のブロック図である。図４では、前記第１
の実施例、第２の実施例、第３の実施例に示す何れかの
入出力端子セルを用いて半導体集積回路装置を構成して
いる。ｎ＝２の場合について説明する。図４において、
３０は前記第１の実施例、第２の実施例、第３の実施例
の入出力端子セル、３２、３４はデータ入力端子、３６
はクロック入力端子、３８は内部論理回路、４０は半導
体集積回路装置である。クロック入力端子３６はすべて
の入出力端子セルのクロック端子と共通接続されてい
る。データ入力端子３２、３４は１番目の入出力端子セ
ル３０−１の２個のデータ端子にそれぞれ接続される。
１番目の入出力端子セル３０−１の２個のフリップフロ
ップの出力端子は次の入出力端子セル３０−２の２個の
データ端子にそれぞれ接続される。以下、同様に前段の
入出力端子セル３０−ｉの２個のフリップフロップの出
力端子は次の入出力端子セル３０−ｉ＋１の２個のデー
タ端子にそれぞれ接続される。
集積回路装置のブロック図である。図４では、前記第１
の実施例、第２の実施例、第３の実施例に示す何れかの
入出力端子セルを用いて半導体集積回路装置を構成して
いる。ｎ＝２の場合について説明する。図４において、
３０は前記第１の実施例、第２の実施例、第３の実施例
の入出力端子セル、３２、３４はデータ入力端子、３６
はクロック入力端子、３８は内部論理回路、４０は半導
体集積回路装置である。クロック入力端子３６はすべて
の入出力端子セルのクロック端子と共通接続されてい
る。データ入力端子３２、３４は１番目の入出力端子セ
ル３０−１の２個のデータ端子にそれぞれ接続される。
１番目の入出力端子セル３０−１の２個のフリップフロ
ップの出力端子は次の入出力端子セル３０−２の２個の
データ端子にそれぞれ接続される。以下、同様に前段の
入出力端子セル３０−ｉの２個のフリップフロップの出
力端子は次の入出力端子セル３０−ｉ＋１の２個のデー
タ端子にそれぞれ接続される。
【００１８】上述のように入出力端子セル間を接続する
ことによってクロック入力端子にクロックを与えれば、
データ入力端子３２、３４の情報が各入出力端子セルの
フリップフロップに次々とシフト転送されて、各入出力
端子セルの条件設定を行うことができる。この条件設定
は内部論理回路３８の状態には依存しないで独立に行う
ことができる。
ことによってクロック入力端子にクロックを与えれば、
データ入力端子３２、３４の情報が各入出力端子セルの
フリップフロップに次々とシフト転送されて、各入出力
端子セルの条件設定を行うことができる。この条件設定
は内部論理回路３８の状態には依存しないで独立に行う
ことができる。
【００１９】さらに条件設定のためには高々入出力端子
セル数のテストパターンを発生すれば設定が可能であ
る。条件設定が終了すれば、内部論理回路３８に対する
テストベクトルを印加することにより故障検出率の評価
を実施することができる。さらに、内部論理回路３８の
状態を観測することが可能である。
セル数のテストパターンを発生すれば設定が可能であ
る。条件設定が終了すれば、内部論理回路３８に対する
テストベクトルを印加することにより故障検出率の評価
を実施することができる。さらに、内部論理回路３８の
状態を観測することが可能である。
【００２０】図５は本発明の第５の実施例を示す半導体
集積回路装置のブロック図である。図５では、前記第１
の実施例、第２の実施例、第３の実施例に示す何れかの
入出力端子セルを用いて半導体集積回路装置を構成して
いる。ｎ＝２の場合について説明する。図５において、
３０は前記第１の実施例、第２の実施例、第３の実施例
に示す何れかの入出力端子セル、３２、３４はデータ入
力端子、３６はクロック入力端子、３８は内部論理回
路、４０は半導体集積回路装置である。クロック入力端
子３６は正転信号は３０−１〜７の入出力端子セルのク
ロック端子と共通接続されている。クロック入力端子３
６は反転信号は３０−ａ〜ｇの入出力端子セルのクロッ
ク端子と共通接続されている。
集積回路装置のブロック図である。図５では、前記第１
の実施例、第２の実施例、第３の実施例に示す何れかの
入出力端子セルを用いて半導体集積回路装置を構成して
いる。ｎ＝２の場合について説明する。図５において、
３０は前記第１の実施例、第２の実施例、第３の実施例
に示す何れかの入出力端子セル、３２、３４はデータ入
力端子、３６はクロック入力端子、３８は内部論理回
路、４０は半導体集積回路装置である。クロック入力端
子３６は正転信号は３０−１〜７の入出力端子セルのク
ロック端子と共通接続されている。クロック入力端子３
６は反転信号は３０−ａ〜ｇの入出力端子セルのクロッ
ク端子と共通接続されている。
【００２１】データ入力端子３２、３４は１番目の入出
力端子セル３０−１の２個のデータ端子にそれぞれ接続
される。１番目の入出力端子セル３０−１の２個のフリ
ップフロップの出力端子は次の入出力端子セル３０−２
の２個のデータ端子にそれぞれ接続される。以下、同様
に前段の入出力端子セル３０−ｉの２個のフリップフロ
ップの出力端子は次の入出力端子セル３０−ｉ＋１の２
個のデータ端子にそれぞれ接続される。
力端子セル３０−１の２個のデータ端子にそれぞれ接続
される。１番目の入出力端子セル３０−１の２個のフリ
ップフロップの出力端子は次の入出力端子セル３０−２
の２個のデータ端子にそれぞれ接続される。以下、同様
に前段の入出力端子セル３０−ｉの２個のフリップフロ
ップの出力端子は次の入出力端子セル３０−ｉ＋１の２
個のデータ端子にそれぞれ接続される。
【００２２】また、データ入力端子３２、３４は１番目
の入出力端子セル３０−ａの２個のデータ端子にそれぞ
れ接続される。１番目の入出力端子セル３０−ａの２個
のフリップフロップの出力端子は次の入出力端子セル３
０−ｂの２個のデータ端子にそれぞれ接続される。以
下、同様に前段の入出力端子セル３０−ｉの２個のフリ
ップフロップの出力端子は次の入出力端子セル３０−ｉ
＋１の２個のデータ端子にそれぞれ接続される。
の入出力端子セル３０−ａの２個のデータ端子にそれぞ
れ接続される。１番目の入出力端子セル３０−ａの２個
のフリップフロップの出力端子は次の入出力端子セル３
０−ｂの２個のデータ端子にそれぞれ接続される。以
下、同様に前段の入出力端子セル３０−ｉの２個のフリ
ップフロップの出力端子は次の入出力端子セル３０−ｉ
＋１の２個のデータ端子にそれぞれ接続される。
【００２３】上述のように入出力端子セル間を接続する
ことによってクロック入力端子にクロックを与えれば、
クロックの立ち上がりでデータ入力端子３２、３４の情
報が各入出力端子セル３０−１〜７のフリップフロップ
に次々とシフト転送されて、各入出力端子セルの条件設
定を行うことができる。またクロックの立ち下がりでデ
ータ入力端子３２、３４の情報が各入出力端子セル３０
−ａ〜ｇのフリップフロップに次々とシフト転送され
て、各入出力端子セルの条件設定を行うことができる。
この条件設定は内部論理回路３８の状態には依存しない
で独立に行うことができる。
ことによってクロック入力端子にクロックを与えれば、
クロックの立ち上がりでデータ入力端子３２、３４の情
報が各入出力端子セル３０−１〜７のフリップフロップ
に次々とシフト転送されて、各入出力端子セルの条件設
定を行うことができる。またクロックの立ち下がりでデ
ータ入力端子３２、３４の情報が各入出力端子セル３０
−ａ〜ｇのフリップフロップに次々とシフト転送され
て、各入出力端子セルの条件設定を行うことができる。
この条件設定は内部論理回路３８の状態には依存しない
で独立に行うことができる。
【００２４】さらに条件設定のためには高々入出力端子
セル数の約半分のテストパターンを発生すれば設定が可
能である。条件設定が終了すれば、内部論理回路３８に
対するテストベクトルを印加することにより故障検出率
の評価を実施することができる。さらに、内部論理回路
３８の状態を観測することが可能である。
セル数の約半分のテストパターンを発生すれば設定が可
能である。条件設定が終了すれば、内部論理回路３８に
対するテストベクトルを印加することにより故障検出率
の評価を実施することができる。さらに、内部論理回路
３８の状態を観測することが可能である。
【００２５】
【発明の効果】上述のように、本発明によれば、若干の
端子数の増加で半導体集積路装置の内部論理回路の状態
を十分に観測することが可能である。また、観測するた
めの状態設定を内部論理回路の状態とは独立に容易に設
定することができる。
端子数の増加で半導体集積路装置の内部論理回路の状態
を十分に観測することが可能である。また、観測するた
めの状態設定を内部論理回路の状態とは独立に容易に設
定することができる。
【００２６】さらに、入力端子から内部論理回路の多数
のノードにテストベクトルを転送することができるので
若干の端子数の増加だけで故障検出率を向上させること
が可能である。また、テストベクトルを転送するための
状態設定を内部論理回路の状態とは独立に容易に設定す
ることができる。
のノードにテストベクトルを転送することができるので
若干の端子数の増加だけで故障検出率を向上させること
が可能である。また、テストベクトルを転送するための
状態設定を内部論理回路の状態とは独立に容易に設定す
ることができる。
【図１】本発明の第１の実施例の半導体集積回路の入出
力端子セルのブロック図
力端子セルのブロック図
【図２】本発明の第２の実施例の半導体集積回路の入出
力端子セルのブロック図
力端子セルのブロック図
【図３】本発明の第３の実施例の半導体集積回路の入出
力端子セルのブロック図
力端子セルのブロック図
【図４】本発明の第４の実施例の半導体集積回路装置の
ブロック図
ブロック図
【図５】本発明の第５の実施例の半導体集積回路装置の
ブロック図
ブロック図
２、４ フリップフロップ ６、１６ デコーダ ８、１８ セレクタ １０ 出力バッファ １２ 入力バッファ １４ パッド ２６ エンコーダ ２８ スイッチ ３０ 入出力端子セル ３２、３４ データ入力端子 ３６ クロック入力端子 ３８ 内部論理回路 ４０ 半導体集積回路装置
Claims (5)
- 【請求項１】ｎ個のデータ端子と、 クロック端子と、 前記ｎ個のデータ端子のデータを前記クロック端子のク
ロックでデータを取り込むｎ個のフリップフロップと、 前記ｎ個のフリップフロップの出力端子と、 前記ｎ個のフリップフロップの出力をデコードするデコ
ード手段と、 前記デコード手段の出力を制御信号として最大２n個の
信号から１個の信号を選択する選択手段と、 前記選択手段で選択された信号を外部に駆動する出力バ
ッファとを具備する半導体集積回路の出力端子セル。 - 【請求項２】ｎ個のデータ端子と、 クロック端子と、 前記ｎ個のデータ端子のデータを前記クロック端子のク
ロックでデータを取り込むｎ個のフリップフロップと、 前記ｎ個のフリップフロップの出力端子と、 前記ｎ個のフリップフロップの出力をデコードするデコ
ード手段と、 外部から供給される信号の入力バッファと、 前記デコード手段の出力を制御信号として前記入力バッ
ファ出力の転送先に最大２n個のノードから１個のノー
ドを選択する選択手段とを具備する半導体集積回路の入
力端子セル。 - 【請求項３】ｎ個のデータ端子と、 クロック端子と、 前記ｎ個のデータ端子のデータを前記クロック端子のク
ロックでデータを取り込むｎ個のフリップフロップと、 前記ｎ個のフリップフロップの出力端子と、 前記ｎ個のフリップフロップの出力をエンコードするエ
ンコード手段と、 外部から供給される信号の入力バッファと、 前記エンコード手段の出力を制御信号として前記入力バ
ッファ出力の転送先として最大２n個のノードに転送す
るための接続手段とを具備する半導体集積回路の入力端
子セル。 - 【請求項４】ｎ個のデータ入力端子と、 クロック入力端子と、 請求項１、請求項２、請求項３のｍ個の入出力端子セル
とを具備する半導体集積回路装置において、 前記ｍ個の入出力端子セルのクロック端子を前記クロッ
ク入力端子と共通接続して、前記ｎ個のデータ入力端子
を前記１個の入出力端子セルのｎ個のデータ端子に接続
して、前記入出力端子セルのｎ個のフリップフロップの
出力端子を次の前記入出力端子セルのｎ個のデータ端子
に接続して、以下残りの入出力端子セルのｎ個のフリッ
プフロップのデータ端子と出力端子を直列接続したこと
を特徴とする半導体集積回路装置。 - 【請求項５】ｎ個のデータ入力端子と、 クロック入力端子と、 請求項１、請求項２、請求項３のｋ＋ｍ個の入出力端子
セルとを具備する半導体集積回路装置において、 前記ｍ個の入出力端子セルのクロック端子を前記クロッ
ク入力端子の正転クロックと共通接続して、前記ｎ個の
データ入力端子を前記１個の入出力端子セルのｎ個のデ
ータ端子に接続して、前記入出力端子セルのｎ個のフリ
ップフロップの出力端子を次の前記入出力端子セルのｎ
個のデータ端子に接続して、以下残りの入出力端子セル
のｎ個のフリップフロップのデータ端子と出力端子を直
列接続し、前記ｋ個の入出力端子セルのクロック端子を
前記クロック入力端子の反転クロックと共通接続して、
前記ｎ個のデータ入力端子を前記１個の入出力端子セル
のｎ個のデータ端子に接続して、前記入出力端子セルの
ｎ個のフリップフロップの出力端子を次の前記入出力端
子セルのｎ個のデータ端子に接続して、以下残りの入出
力端子セルのｎ個のフリップフロップのデータ端子と出
力端子を直列接続したことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291747A JPH07146338A (ja) | 1993-11-22 | 1993-11-22 | 半導体集積回路の入出力端子セルおよび半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291747A JPH07146338A (ja) | 1993-11-22 | 1993-11-22 | 半導体集積回路の入出力端子セルおよび半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07146338A true JPH07146338A (ja) | 1995-06-06 |
Family
ID=17772891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291747A Pending JPH07146338A (ja) | 1993-11-22 | 1993-11-22 | 半導体集積回路の入出力端子セルおよび半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07146338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215178A (ja) * | 2013-04-25 | 2014-11-17 | セイコーインスツル株式会社 | 半導体装置 |
-
1993
- 1993-11-22 JP JP5291747A patent/JPH07146338A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215178A (ja) * | 2013-04-25 | 2014-11-17 | セイコーインスツル株式会社 | 半導体装置 |
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