JPH06324111A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06324111A JPH06324111A JP5132848A JP13284893A JPH06324111A JP H06324111 A JPH06324111 A JP H06324111A JP 5132848 A JP5132848 A JP 5132848A JP 13284893 A JP13284893 A JP 13284893A JP H06324111 A JPH06324111 A JP H06324111A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- scan
- flop
- semiconductor integrated
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 スキャンパス専用のコントロール信号線を設
けることなく、スキャンパス回路の制御を行うことがで
きるようにすることを目的とする。 【構成】 直列に接続されて半導体集積回路内に複数個
配置されたフリップフロップ１１の動作モードを、通常
動作モードとスキャンテストモードとに切り換える制御
を行うに際し、上記各フリップフロップに供給されるク
ロック信号ＣＫのデューティ比を検出する検出手段（抵
抗器１３、コンデンサ１４、インバータ１５）と、上記
検出手段の出力に応じて上記フリップフロップ１１の動
作モードを通常動作モードとスキャンテストモードとに
切り換えるセレクタ１２とを設け、上記クロック信号Ｃ
Ｋのデューティ比に応じてスキャンテストモードと通常
動作モードとの切り換えを行うようにすることで、各フ
リップフロップ１１の状態をテスト目的に応じた状態に
設定可能となし、回路面積の縮小化を図る。
けることなく、スキャンパス回路の制御を行うことがで
きるようにすることを目的とする。 【構成】 直列に接続されて半導体集積回路内に複数個
配置されたフリップフロップ１１の動作モードを、通常
動作モードとスキャンテストモードとに切り換える制御
を行うに際し、上記各フリップフロップに供給されるク
ロック信号ＣＫのデューティ比を検出する検出手段（抵
抗器１３、コンデンサ１４、インバータ１５）と、上記
検出手段の出力に応じて上記フリップフロップ１１の動
作モードを通常動作モードとスキャンテストモードとに
切り換えるセレクタ１２とを設け、上記クロック信号Ｃ
Ｋのデューティ比に応じてスキャンテストモードと通常
動作モードとの切り換えを行うようにすることで、各フ
リップフロップ１１の状態をテスト目的に応じた状態に
設定可能となし、回路面積の縮小化を図る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、複数のスキャンフリップフロップからなるスキャ
ンパスを有する半導体集積回路に関する。
特に、複数のスキャンフリップフロップからなるスキャ
ンパスを有する半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路として
は、テストモード時に各フリップフロップの状態をテス
ト目的に応じた状態に設定するために、図５に示すよう
に、フリップフロップ５１、５２、．．．５ｎをシリア
ルに接続することで、スキャンパスを構成している。
は、テストモード時に各フリップフロップの状態をテス
ト目的に応じた状態に設定するために、図５に示すよう
に、フリップフロップ５１、５２、．．．５ｎをシリア
ルに接続することで、スキャンパスを構成している。
【０００３】図５の回路では、スキャン制御端子５１１
により、通常動作モードとスキャンモードとの切り換え
を行う。スキャンモードでは、図５の回路はシフトレジ
スタとして動作し、スキャンデータ入力端子３１１から
のテスト入力データが各フリップフロップ５１、５
２、．．．５ｎにセットされる。
により、通常動作モードとスキャンモードとの切り換え
を行う。スキャンモードでは、図５の回路はシフトレジ
スタとして動作し、スキャンデータ入力端子３１１から
のテスト入力データが各フリップフロップ５１、５
２、．．．５ｎにセットされる。
【０００４】その後、スキャン制御端子５１１により通
常動作モードに切り換えて、フリップフロップ５１、５
２、．．．５ｎを半導体集積回路における本来の回路接
続に戻し、通常動作下で半導体集積回路のテストを行
う。
常動作モードに切り換えて、フリップフロップ５１、５
２、．．．５ｎを半導体集積回路における本来の回路接
続に戻し、通常動作下で半導体集積回路のテストを行
う。
【０００５】図４に、従来のスキャンフリップフロップ
の一回路例を示す。図４の回路において、セレクタ１２
はフリップフロップ１１のデータ入力端子Ｄに接続され
ており、スキャンコントロール信号線４１１からの入力
に対応して通常動作時には通常データ入力線１１１が選
択され、スキャンモード時にはスキャンデータ入力線１
１２が選択される。
の一回路例を示す。図４の回路において、セレクタ１２
はフリップフロップ１１のデータ入力端子Ｄに接続され
ており、スキャンコントロール信号線４１１からの入力
に対応して通常動作時には通常データ入力線１１１が選
択され、スキャンモード時にはスキャンデータ入力線１
１２が選択される。
【０００６】フリップフロップのデータは、通常動作時
のデータ出力線１１３とスキャンモードのデータ出力線
１１４よりそれぞれ出力される。図４の回路を、スキャ
ンデータ入力線１１２とスキャンデータ出力線１１４に
おいて複数個直列に接続することで、スキャンパスを構
成する。
のデータ出力線１１３とスキャンモードのデータ出力線
１１４よりそれぞれ出力される。図４の回路を、スキャ
ンデータ入力線１１２とスキャンデータ出力線１１４に
おいて複数個直列に接続することで、スキャンパスを構
成する。
【０００７】
【発明が解決しようとする課題】上述した従来のスキャ
ンパスを有する回路では、スキャンデータ入力線１１２
と信号線１１１に加え、全てのスキャンフリップフロッ
プに接続されたスキャン接続信号線４１１と接続信号入
力端子とが必要である。このため、これらのテスト用の
回路のために、全体としての回路規模が増大し、その結
果、半導体集積回路の回路面積が大きくなってしまう問
題があった。
ンパスを有する回路では、スキャンデータ入力線１１２
と信号線１１１に加え、全てのスキャンフリップフロッ
プに接続されたスキャン接続信号線４１１と接続信号入
力端子とが必要である。このため、これらのテスト用の
回路のために、全体としての回路規模が増大し、その結
果、半導体集積回路の回路面積が大きくなってしまう問
題があった。
【０００８】本発明は上述の問題点にかんがみ、スキャ
ンパス専用のコントロール信号線を設けることなく、ス
キャンパス回路の制御を行うことができるようにするこ
とを目的とする。
ンパス専用のコントロール信号線を設けることなく、ス
キャンパス回路の制御を行うことができるようにするこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、上記課題を解決するためにクロック信号のデューテ
ィ比を検出する検出回路と、上記検出回路による検出結
果に応じてスキャンテストモードと通常動作モードとを
切り換える切り換え回路とを有している。
は、上記課題を解決するためにクロック信号のデューテ
ィ比を検出する検出回路と、上記検出回路による検出結
果に応じてスキャンテストモードと通常動作モードとを
切り換える切り換え回路とを有している。
【００１０】また、本発明の半導体集積回路の他の特徴
とするところは、複数のフリップフロップが設けられて
いる半導体集積回路において、上記各フリップフロップ
の入力端に接続され、上記複数のフリップフロップを直
列に接続する信号線とそれ以外の信号線とを選択的に接
続するセレクタと、上記フリップフロップに供給される
クロック信号のデューティ比を検出する検出手段とをそ
れぞれのフリップフロップに備え、上記検出手段の出力
に応じて上記セレクタの切り換え動作を制御するように
している。
とするところは、複数のフリップフロップが設けられて
いる半導体集積回路において、上記各フリップフロップ
の入力端に接続され、上記複数のフリップフロップを直
列に接続する信号線とそれ以外の信号線とを選択的に接
続するセレクタと、上記フリップフロップに供給される
クロック信号のデューティ比を検出する検出手段とをそ
れぞれのフリップフロップに備え、上記検出手段の出力
に応じて上記セレクタの切り換え動作を制御するように
している。
【００１１】
【作用】上記のように構成された本発明の半導体集積回
路は、クロック信号のデューティ比によってスキャンテ
ストモードと通常動作モードとの切り換えを行うことが
できるようにすることで、クロック信号によるスキャン
パス回路の制御を行うことができるようになり、これに
より、スキャンパス専用のコントロール信号線を設ける
ことなく、各フリップフロップの状態をテスト目的に応
じた状態に設定可能となって、回路面積の縮小化が達成
される。
路は、クロック信号のデューティ比によってスキャンテ
ストモードと通常動作モードとの切り換えを行うことが
できるようにすることで、クロック信号によるスキャン
パス回路の制御を行うことができるようになり、これに
より、スキャンパス専用のコントロール信号線を設ける
ことなく、各フリップフロップの状態をテスト目的に応
じた状態に設定可能となって、回路面積の縮小化が達成
される。
【００１２】
【実施例】以下、本発明の半導体集積回路の一実施例を
図面を参照して説明する。なお、以下においては、回路
動作は正論理であるという前提で説明する。図１は、本
発明の一実施例のスキャンフリップフロップの回路図で
ある。図１に示す回路において、抵抗器１３、キャパシ
タ１４、インバータ１５はクロック信号入力線１１０か
らの入力クロック信号ＣＫＩＮのデューティ比を検出す
る機能をもつデューティ比検出回路を構成する。
図面を参照して説明する。なお、以下においては、回路
動作は正論理であるという前提で説明する。図１は、本
発明の一実施例のスキャンフリップフロップの回路図で
ある。図１に示す回路において、抵抗器１３、キャパシ
タ１４、インバータ１５はクロック信号入力線１１０か
らの入力クロック信号ＣＫＩＮのデューティ比を検出す
る機能をもつデューティ比検出回路を構成する。
【００１３】クロック信号入力線１１０に入力する信号
のデューティ比を変化させた場合のインバータ１５の出
力値を、図２（ａ）、（ｂ）に示す。図１の回路におい
て、通常動作時にはクロック信号入力線１１０に、図２
（ａ）に示したクロック信号ＣＫのようなデューティ比
５０％以上の信号を入力する。
のデューティ比を変化させた場合のインバータ１５の出
力値を、図２（ａ）、（ｂ）に示す。図１の回路におい
て、通常動作時にはクロック信号入力線１１０に、図２
（ａ）に示したクロック信号ＣＫのようなデューティ比
５０％以上の信号を入力する。
【００１４】これにより、セレクタ１２のコントロール
線１１６には、図２（ｂ）に示したように、インバータ
１５からＨレベル信号が入力される。セレクタ１２は、
これを受けてフリップフロップ１１への入力として、通
常データ入力線１１１を選択し、フリップフロップ１１
には通常データＤＩＮが入力される。
線１１６には、図２（ｂ）に示したように、インバータ
１５からＨレベル信号が入力される。セレクタ１２は、
これを受けてフリップフロップ１１への入力として、通
常データ入力線１１１を選択し、フリップフロップ１１
には通常データＤＩＮが入力される。
【００１５】一方、スキャンテストモード時には、図２
（ａ）に示したスキャンモード信号ＳＣＫのようなデュ
ーティ比５０％以下の信号を、クロック信号入力線１１
０に入力する。これにより、図２（ｂ）に示したよう
に、セレクタコントロール線１１６にはＬレベルの信号
が入力され、セレクタ１２はスキャンデータ入力線１１
２を選択する。これにより、フリップフロップ１１には
スキャンデータ信号ＳＩＮが入力される。
（ａ）に示したスキャンモード信号ＳＣＫのようなデュ
ーティ比５０％以下の信号を、クロック信号入力線１１
０に入力する。これにより、図２（ｂ）に示したよう
に、セレクタコントロール線１１６にはＬレベルの信号
が入力され、セレクタ１２はスキャンデータ入力線１１
２を選択する。これにより、フリップフロップ１１には
スキャンデータ信号ＳＩＮが入力される。
【００１６】図３は、図１のスキャンフリップフロップ
回路を用いてスキャンパスを構成した例である。ここ
で、３１、３２、．．．３ｎは、図１に示したような回
路構成をもつスキャンフリップフロップである。
回路を用いてスキャンパスを構成した例である。ここ
で、３１、３２、．．．３ｎは、図１に示したような回
路構成をもつスキャンフリップフロップである。
【００１７】このように構成された図３の回路におい
て、クロック入力端子３１２に、図２におけるスキャン
モード信号ＳＣＫのような波形のクロック信号が入力し
た場合、図３の回路はシフトレジスタを構成し、スキャ
ンデータ入力端子３１１からの入力データがセットされ
る。その後、クロック入力端子３１２に、図２のクロッ
ク信号ＣＫのような波形をもつクロック信号を入力する
と、図３の回路は通常動作モードとなる。
て、クロック入力端子３１２に、図２におけるスキャン
モード信号ＳＣＫのような波形のクロック信号が入力し
た場合、図３の回路はシフトレジスタを構成し、スキャ
ンデータ入力端子３１１からの入力データがセットされ
る。その後、クロック入力端子３１２に、図２のクロッ
ク信号ＣＫのような波形をもつクロック信号を入力する
と、図３の回路は通常動作モードとなる。
【００１８】以上述べたような回路構成により、スキャ
ンパスの制御のための制御信号線や制御信号端子を特別
に設けることなく、クロック波形を変えることにより、
動作モードの切り換えが可能となる。
ンパスの制御のための制御信号線や制御信号端子を特別
に設けることなく、クロック波形を変えることにより、
動作モードの切り換えが可能となる。
【００１９】
【発明の効果】本発明は上述したように、デューィ比の
異なるクロック信号によって、スキャンテストモードと
通常動作モードを切り換えることのできるスキャンパス
を構成したので、従来のスキャンパスを有する回路に比
べ、シフトコントロール端子とシフトコントロール信号
線とを省略することができ、半導体集積回路の回路面積
を小さくすることができる。
異なるクロック信号によって、スキャンテストモードと
通常動作モードを切り換えることのできるスキャンパス
を構成したので、従来のスキャンパスを有する回路に比
べ、シフトコントロール端子とシフトコントロール信号
線とを省略することができ、半導体集積回路の回路面積
を小さくすることができる。
【図１】本発明の一実施例を示すクロック信号波形でス
キャン制御を可能としたフリップフロップの回路図であ
る。
キャン制御を可能としたフリップフロップの回路図であ
る。
【図２】クロック入力波形を変えた時の、デューティ比
検出回路の出力を説明するための図である。
検出回路の出力を説明するための図である。
【図３】図１のスキャンフリップフロップを用いてスキ
ャンパスを構成した例を示した回路図である。
ャンパスを構成した例を示した回路図である。
【図４】従来のスキャンフリップフロップの例を示した
回路図である。
回路図である。
【図５】図４のような回路を用いて構成した従来のスキ
ャンパスの一例を示した回路図である。
ャンパスの一例を示した回路図である。
１１ フリップフロップ １２ セレクタ １３ 抵抗器 １４ キャパシタ １５ インバータ １１０ クロック信号入力線 １１１ 通常データ入力線 １１２ スキャンデータ入力線 １１３ 通常データ出力線 １１４ スキャンデータ出力線 ３１〜３ｎ 本発明を実施したスキャンフリップフロッ
プ ３１１ スキャンデータ入力端子 ３１２ クロック入力端子 ４１１ スキャン制御線 ５１〜５ｎ 従来のスキャンフリップフロップ ５１１ スキャン制御端子
プ ３１１ スキャンデータ入力端子 ３１２ クロック入力端子 ４１１ スキャン制御線 ５１〜５ｎ 従来のスキャンフリップフロップ ５１１ スキャン制御端子
Claims (2)
- 【請求項１】 半導体集積回路内に配置された複数のフ
リップフロップを直列に接続し、予め定められたテスト
用データを上記フリップフロップに記憶させるスキャン
テストモードを備えた半導体集積回路において、 上記フリップフロップは通常動作モードとスキャンテス
トモードとを備えるとともに、 上記フリップフロップに供給されるクロック信号のデュ
ーティ比を検出する検出手段と、上記検出手段の出力に
応じて上記フリップフロップの動作モードを通常動作モ
ードとスキャンテストモードとに切り換えるセレクタと
を備えたことを特徴とする半導体集積回路。 - 【請求項２】 複数のフリップフロップが設けられてい
る半導体集積回路において、 上記各フリップフロップの入力端に接続され、上記複数
のフリップフロップを直列に接続する信号線とそれ以外
の信号線とを選択的に接続するセレクタと、上記フリッ
プフロップに供給されるクロック信号のデューティ比を
検出する検出手段とをそれぞれのフリップフロップに備
え、 上記検出手段の出力に応じて上記セレクタの切り換え動
作を制御するようにしたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5132848A JPH06324111A (ja) | 1993-05-11 | 1993-05-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5132848A JPH06324111A (ja) | 1993-05-11 | 1993-05-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324111A true JPH06324111A (ja) | 1994-11-25 |
Family
ID=15090936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5132848A Withdrawn JPH06324111A (ja) | 1993-05-11 | 1993-05-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479817B1 (ko) * | 1997-12-27 | 2005-07-07 | 주식회사 하이닉스반도체 | 듀티에러보정장치 |
| CN116338444A (zh) * | 2021-12-22 | 2023-06-27 | 中芯国际集成电路制造(上海)有限公司 | 测试电路及其工作方法 |
-
1993
- 1993-05-11 JP JP5132848A patent/JPH06324111A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479817B1 (ko) * | 1997-12-27 | 2005-07-07 | 주식회사 하이닉스반도체 | 듀티에러보정장치 |
| CN116338444A (zh) * | 2021-12-22 | 2023-06-27 | 中芯国际集成电路制造(上海)有限公司 | 测试电路及其工作方法 |
| CN116338444B (zh) * | 2021-12-22 | 2025-08-19 | 中芯国际集成电路制造(上海)有限公司 | 测试电路及其工作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |