JPH07149223A

JPH07149223A - アンチロック制御装置

Info

Publication number: JPH07149223A
Application number: JP6224889A
Authority: JP
Inventors: Yoshio Katayama; 欣生片山; Kazumi Yasuzumi; 一美安栖; Masahiro Sakaguchi; 政広坂口
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1993-09-21
Filing date: 1994-09-20
Publication date: 1995-06-13

Abstract

(57)【要約】【目的】アンチロック制御装置を単一のマイクロコン
ピュータで構成し、安全性の作動の確実性、高い信頼性
を確保しながらコストダウンを図る。【構成】車輪速度センサＳ₁〜Ｓ₄の信号を入力処理
回路１で２分し、単一のマイクロコンピュータ１１へ入
力する。マイクロコンピュータ１１では２系統入出力処
理を実施し、入出力信号の異常の有無をチェックする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、自動車ブレーキの制
御を行うアンチロック制御装置に関する。

【０００２】

【従来の技術】近年、自動車の車輪を制御するブレーキ
装置に対して、自動車の路面走行状態に応じて最も有効
にブレーキ装置を制御するアンチロック制御装置を装着
することが広く普及している。

【０００３】アンチロック制御装置は、車両のブレーキ
制動時に車輪がロック又はロックしそうになると、ホイ
ールシリンダのブレーキ液圧を減圧し、ロック状態が回
復すると再びブレーキ液圧を加圧して制動を行い、これ
を短時間に繰り返すように制御するものである。これに
より車両安定性を保ったまま減速することが可能とな
る。

【０００４】アンチロック制御装置は、制動時にブレー
キ液圧を減圧することによって機能するものであり、シ
ステムの正常時は当然としてもシステムの故障時に対し
ても高い安全性が要求される。従って、車輪速センサか
らの入力信号に基づいて車輪速、加速度、推定車体速
度、スリップ率などを演算し、その演算結果に基づいて
ホイールシリンダの液圧を減圧指令するなど種々の機能
に対しても高い信頼性が必要となり、故障時には確実に
不必要な減圧を禁止するような構成とする必要がある。

【０００５】このようなアンチロック制御に対する種々
の要求に適合する制御回路として、例えば米国特許公報
第４，５４６，４３７号、あるいは特開昭６３−２３３
４０１号公報に開示されたものがある。

【０００６】第一の公報による制御回路は、２つの独立
のマイクロコンピュータから成り、それぞれのマイクロ
コンピュータは互いに相手方に自己の情報を送り、互い
に双方を監視しながら主となるコンピュータにより制御
バルブ等を制御している。

【０００７】第二の公報による制御回路は、入力信号を
２分してその２分された各々の信号を２つの独立なマイ
クロコンピュータに入力し、互いのマイクロコンピュー
タにて同じ計算処理を行い、独立に出力信号を出力して
同じ出力が出ているか否かを確認し、出力信号が異なる
場合は安全性が確保できる範囲まではその差信号に基づ
いて決定される信号によりアンチロック制御を行い、出
力信号の差が大きくなるとアンチロック制御を停止する
ように構成されている。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来のアンチロック制御回路は、いずれの公報による
ものも、マイクロコンピュータを少なくとも２以上必要
とし、制御動作の確実性を期する上では優れているが、
制御装置が大きくなりかつ高価になるという問題があ
る。

【０００９】上記問題に対応する手段の１つとして、１
つのマイクロコンピュータを使用し、このマイクロコン
ピュータ内に従来の２つの独立のマイクロコンピュータ
で処理するのと同じ機能部を設けたものを採用すること
ができる。

【００１０】しかし、このようなマイクロコンピュータ
では、２つの系の信号を処理する制御プログラムは２つ
設けることができるが、制御プログラムにより論理演算
処理をする機能部分は１つしかないから、この処理機能
部分に異常、または故障が生じていれば、異常又は故障
が生じているに拘らずその処理結果が一致することとな
り、異常又は故障を完全には検出することがきないとい
う問題がある。

【００１１】この発明は、上述した従来のアンチロック
制御装置の問題点に留意して、検出された車輪速度情報
を２系統に分岐したそれぞれの信号を１つのマイクロコ
ンピュータ内の演算論理回路で処理して、従来の２つの
独立したマイクロコンピュータで処理するのと同様に高
い安全性、確実性、高信頼性を確保しつつコストを引き
下げることのできるアンチロック制御装置を提供するこ
とを課題とする。

【００１２】さらに、この発明のもう１つの目的は、上
記１つのマイクロコンピュータ内に、その中央演算論理
回路がこれに直接関連する機能部分に対して有する命令
系を他の簡易なチェックプログラムによりチェックする
チェック演算回路を付加し、１つのマイクロコンピュー
タであっても高い安全性、確実性、信頼性を確保したア
ンチロック制御装置用の制御演算論理回路を提供するこ
とを課題とするものである。

【００１３】

【課題を解決するための手段】上記課題を解決する手段
としてこの発明は、車輪速度検出手段で検出した車輪速
信号を２系統に分岐し、この分岐した入力信号を単一の
制御演算論理回路の異なる入力端子に入力し、まず分岐
された入力信号の一方を、第一の処理として第一演算回
路と第一変数格納回路により処理して第一の出力を決定
し、この決定に基づいた出力信号を所定の出力端子より
出力し、第二の処理として前記分岐された他方の入力信
号を、第一演算回路と同様な第二演算回路と第一変数格
納回路と同様な第二変数格納回路により処理して第二の
出力を決定し、この第二の出力信号を前記第一の出力端
子とは別の端子より出力し、第一の出力と第二の出力
は、出力決定論理回路によって決定処理されこの処理後
の信号を比較論理演算して出力信号の異常を検出する出
力異常検出回路を有し、上記決定処理された信号により
電磁弁、リレー等の制御対象を駆動するようにして成る
アンチロック制御装置としたのである。

【００１４】上記制御装置における第一及び第二変数格
納回路については、第一の処理に用いる入力信号を第一
変数格納回路に格納した後に直ちに第二の処理に用いる
入力信号を第二変数格納回路に格納し、その後前記第一
の処理を第一変数格納回路に格納された入力信号に基づ
いて行い、その後第二の処理を第二変数格納回路に格納
された入力信号を用いて実施するように構成することが
できる。

【００１５】又、信号の比較論理演算により検出する入
力比較処理部、入力信号に基づいて所定の演算プログラ
ムに従って車輪速度、基準車輪速度、スリップ率等を求
め、その演算結果により加圧、減圧又は保持などの制御
信号を出力する加減圧判断部、及びその出力信号を所定
の端子に分配する出力分配処理部から成り、前記各出力
信号は出力処理回路にて処理され電磁弁、リレー等の制
御対象を駆動するようにして成るアンチロック制御装置
としたのである。

【００１６】この場合、ロック又はロック傾向を判断す
る際に加減圧判断部に送られる加速度信号に関して、車
体加速度検出手段で検出板車体加速度信号を入力処理し
て２系統に分岐し、分岐されたそれぞれの信号を前記単
一の制御演算論理回路の他の異なる入力端子に並列に入
力し、制御演算論理回路は車体加速度信号の異常を両信
号の比較論理演算により検出する他の入力比較処理部を
備え、その入力信号を加減圧判断の際の基準加速度信号
として前記加減圧判断部へ送るようにするのが好まし
い。

【００１７】又、前記入力信号として、ブレーキスイッ
チ信号を追加し、この追加された入力信号も２重に処理
する構成とすることが好ましい。

【００１８】さらに、前記単一の制御演算回路が所定の
出力端子と他になにも接続されていない所定の入力端子
を接続し、当該出力端子より所定の信号を出力し入力回
路で確認することによる入力端子監視回路を持つように
することもできる。

【００１９】さらに、前記出力異常検出部が出力の正常
確認を２つの出力の時間差が前記直列演算処理にて生じ
る最大の出力時間差以下の時正常と判断し、その最大の
出力時間差より大きい時正常な出力でないと判断するよ
うにしてもよい。

【００２０】上述したもう１つの課題に対処する手段と
して第六の発明は、入力端子と出力端子を有し、入力端
子からの入力信号を処理する演算回路とこれら入力信号
や演算処理による変数を記憶する編集格納回路とこれら
の回路による信号処理をし出力を決定する中央演算論理
回路を内蔵する単一の制御演算論理回路から成り、上記
演算回路内に、所定の論理・演算処理をして中央演算論
理回路の作動をチェックする第一及び第二のチェック演
算回路を設け、両チェック演算回路による論理・演算処
理の結果が不一致の場合は、異常信号を出力するように
構成したアンチロック制御装置用制御演算論理回路とし
ている。

【００２１】この発明の実施態様では、前記入力端子を
同一の入力信号を２つに分岐して入力する異なる入力端
子とし、前記演算回路と変数格納回路が、分岐された入
力信号の一方を処理する第一演算回路と第一変数格納回
路、及び他方の入力信号を処理する第二演算回路と第二
変数格納回路から成り、中央演算論理回路は上記第一と
第二の各回路による信号処理をし第一と第二の出力を決
定するように設けられ、前記出力端子は上記決定された
出力を出力する異なる端子として備えられ、前記第一及
び第二のチェック演算回路による論理・演算処理を上記
第一及び第二演算回路による論理・処理の前に行なうよ
うにするのが、好ましい。

【００２２】そしてこの制御演算論理回路においては、
前記第一及び第二のチェック演算回路が、一方はいずれ
かの変数格納回路のデータに対し乗算と減算による演算
処理をし、他方はもう一方の変数格納回路のデータに対
し除算と加算による演算処理をするというように、第一
と第二のチェック演算回路で行なう演算処理は互いに背
反するのが好ましい。

【００２３】又、その場合、前記中央演算論理回路の動
作をチェックするためには、入力信号の論理演算命令、
プラグのセット、リセット、判断文、値の代入、値の取
出しを含む中央演算論理回路の全ての命令コマンドに対
して行なうように両チェック演算回路を設けたものとす
るとよい。

【００２４】

【作用】上記のように構成したこの発明のアンチロック
制御装置では、車輪速度検出手段からの車輪速度信号が
各々入力処理回路をへて単一の制御演算論理回路の異な
る入力端子に２分されて入力され、前記制御演算回路で
の演算結果により出力信号が同一チップの異なる端子か
ら出力される。この出力信号は出力決定論理回路にて処
理されて少なくとも電磁弁を駆動しブレーキ液圧を調整
することにより車輪のロックを防ぐ。

【００２５】演算論理回路では２つの入力信号が比較さ
れ、その差が一定範囲内であれば正常と判断され、通常
のアンチロック制御が行われる。一定範囲を超えると、
異常と判断され、制御は停止される。これらの制御及び
監視が従来と異なり単一の制御演算論理回路で行われ
る。

【００２６】上記アンチロック制御は、基本的には車輪
速度信号を基準として種々の演算が行われ、加減圧判断
が行われる。しかし、車体加速度は車輪速信号を微分し
たものではブレーキの制動で車体が急激に減速された際
には必ずしも正確ではないため、一般に加速度検出手段
が別個に設けられている。

【００２７】従って、上記車体加速度信号を制御演算論
理回路に入力する場合も車輪速度信号と並列に２系統に
分岐して入力するのが好ましい。この加速度信号は、演
算回路へ基準加速度信号として送られ、一般には車輪速
度信号から微分して得られる加速度信号と一定以上の誤
差が生じたときは、車体加速度検出手段からの加速度信
号が正しいものとして基準値として用いられる。

【００２８】スイッチ入力検出手段からのスイッチ信号
は、アンチロック制御の精度を向上させるために入力さ
れるが、この場合もそのスイッチ信号により加減圧判断
の要素の１つとして用いられる。

【００２９】第六の発明では、単一の制御演算論理回路
（マイクロコンピュータ）であり、演算回路と変数格納
回路も単一のものであることが前提である。従って、こ
れによりアンチロック制御する場合は、従来のような２
つのマイクロコンピュータにより並列処理する、あるい
は相互監視するような制御ではなく、通常の単一のマイ
クロコンピュータで処理するのと全く同一の処理をする
ことになる。但し、そのような処理をするだけでは作動
の安全性、確実性、信頼性を確保する上で何らチェック
する機能がないことになる。

【００３０】そこでこの第六の発明では従来のマイクロ
コンピュータの異常動作のチェックのために、第一及び
第二のチェック演算回路を設けて異常状態の発生を検出
し、作動の安全性、確実性、信頼性を確保することとし
たのである。

【００３１】この場合、第一、第二のチェック演算回路
による作動の確認は、中央演算論理回路による通常の制
御プログラム（この発明ではアンチロック制御）による
処理が開始される前に一般的には行なわれるが、必ずし
もそのようなプログラム制御の開始前でなくても、制御
プログラムの途中あるいは終りの後で行なうようにして
もよいことは勿論である。

【００３２】第七の発明の制御演算論理回路では、第一
の発明の単一の制御演算回路内に第一及び第二のチェッ
ク演算回路を設けている。これにより、アンチロック制
御のために本来の制御プログラムにより論理・演算処理
を開始する前に、両チェック演算回路の論理・演算処理
の結果の一致、不一致により中央演算論理回路の正常又
は異常の判断をする。

【００３３】上記２つのチェック演算回路によるチェッ
ク動作をする場合も、第一の演算回路と変数格納回路に
対する中央演算論理回路の命令系と、第二の演算回路と
変数格納回路に対する中央演算論理回路の命令系に対し
ては、制御演算論理回路による本来の第一の制御プログ
ラムと第二の制御プログラムを処理するのと同様な順序
で行なわれる。

【００３４】上記２つの論理・演算処理の結果が一致し
ていれば中央演算論理回路は正常であるとして、その後
制御演算論理回路による本来のアンチロック制御が行な
われる。不一致の場合は、中央演算論理回路に異常があ
るものとした異常信号が出力される。

【００３５】上記正常、異常のチェックをする場合、第
八の発明では、２つのチェック演算回路の一方による命
令コマンドが対応する変数格納回路のデータに対し乗算
と減算による演算処理をし、他方のチェック演算回路に
よる命令コマンドが対応する変数格納回路のデータに対
し除算と加算による演算処理をするものとしている。

【００３６】このように、一方の命令コマンド系による
演算処理結果変数格納回路に格納されるデータと、他方
の系のそれとは演算処理が異なっていても中央演算論理
回路が正常である限り、必ず一致するように命令コマン
ドに含まれる演算処理内容を設定することにより単一の
制御演算論理回路であっても、２つの系での処理を高い
安全性、信頼性をもって確実に実施できるのである。

【００３７】第九の発明では、中央演算論理回路の全て
の命令コマンドに対して四則演算によるチェックをする
ように第一と第二のチェック演算回路を設けている。こ
のため、中央演算論理回路の命令コマンドは、実際のプ
ログラム制御を実行する前に正常であるかがチェックさ
れるから、安全性、確実性、信頼性が確保されるもので
ある。

【００３８】

【実施例】以下この発明の実施例について図面を参照し
て説明する。図１は実施例のアンチロック制御回路のブ
ロック図である。Ｓ₁〜Ｓ₄は車輪速度センサであり、
車輪の回転速度に比例した周波数の信号を発生する。Ｇ
は車体加速度センサであり、ＳＷはストップスイッチ信
号の検出手段である。

【００３９】車輪速度センサＳ₁〜Ｓ₄からの信号は入
力処理回路１へ入力され、ここで波形整形され２値化信
号に変換された後それぞれ２系統に分岐されて次のワン
チップマイクロコンピュータ１１の入力ポートを経てマ
イクロコンピュータ内部に所定のタイミングで読み込ま
れる。この時、車輪速度センサＳ₁からの信号はポート
Ｐ_{0 1}、Ｐ_{1 1}に入力され、車輪速度センサＳ₂からの
信号はポートＰ_{0 2}、Ｐ_{1 2}に入力され、Ｓ₃はＰ_{0 3}
へ、Ｓ₄はＰ_{0 4}、Ｐ_{1 4}へというように入力される。

【００４０】又、加速度センサＧとストップスイッチ信
号検出手段ＳＷからの入力は、それぞれ入力処理回路２
で処理され波形整形された後、２系統に分岐されてマイ
クロコンピュータ１１へ送られる。加速度センサＧの信
号はポートＰ_{0 5}、Ｐ_{1 5}に入力され、スイッチ信号は
ポートＰ_{0 6}、Ｐ_{1 6}へ入力される。

【００４１】入力された車輪速度信号は、マイクロコン
ピュータ内の制御演算回路にて演算処理される。制御演
算回路は、図２に示すように、入力格納処理部と、第一
演算処理部、加減圧判断処理部、出力決定部、及び出力
格納部と、第一演算処理部から出力格納部までと全く同
じ第二の処理部と、さらに出力処理部、入力端子監視処
理部、出力比較処理部とから構成されており、これらは
全て１つのワンチップマイクロコンピュータ内に内蔵
されている。さらに、後で説明する出力処理部、入力端
子監視処理部、出力比較処理部も同様にマイクロコンピ
ュータ内に内蔵されている。

【００４２】入力格納処理部Ｇ₁は、２系統に分岐して
入力された信号をメモリの所定アドレスに格納して記憶
し、第一演算処理部Ｇ₂は上記入力信号に基づいて車輪
速度の計算、車輪加速度の計算、推定車体速度の計算、
スリップ量の計算などの必要な演算処理をする。そして
加減圧判断処理部Ｇ₃は上記演算処理の結果から加圧、
減圧信号のいずれを出力すべきかを判断し、出力決定部
Ｇ₄から出力すると共に出力格納部Ｇ₅のメモリにその
出力信号を記憶する。

【００４３】上記第一演算処理部から出力格納部までの
機能構成部については第二演算処理部〜出力格納部Ｇ₆
〜Ｇ₉として全く同一のものがもう一組設けられてい
る。上記２組の処理部は前記車輪速度信号を２つに分岐
し、それぞれ異なる端子から入力される信号を処理する
のに対応している。

【００４４】出力処理部Ｇ_{1 0}は、上記２組の演算処理
部〜出力決定部までの機能に基づいて得られる出力信号
を電磁弁やリレーなどの制御対象の各系統ごとに２つず
つの出力端子Ｐ_{2 1}−Ｐ_{3 1}から出力信号を出力する。
出力端子Ｐ_{2 2}−Ｐ_{3 2}、Ｐ_{2 3}−Ｐ_{3 3}、Ｐ_{2 4}−Ｐ
_{3 4}、Ｐ_{2 5}−Ｐ_{3 5}、Ｐ_{2 6}−Ｐ_{3 6}についても同様
である。

【００４５】入力端子監視処理部Ｇ_{1 1}は、出力端子Ｐ
_{3 7}からの出力を入力端子Ｐ_{1 7}へ入力し、入力端子自
体の故障などによる異常を監視し、異常を検出するとそ
の異常信号により制御対象である電磁弁等の駆動を停止
させる。

【００４６】上記出力信号は、ＮＡＮＤ素子Ｃ₁、ＮＯ
Ｒ素子Ｃ₂から成る出力比較処理部Ｇ_{1 2}を経て駆動部
１２へ送られ、電磁弁１３₁を駆動する。ＮＡＮＤ素子
Ｃ₁〜Ｃ_{1 1}ＮＯＲ素子Ｃ₄〜Ｃ_{1 2}と電磁弁１３₂に
ついても同じである。

【００４７】なお、上記ＮＯＲ素子Ｃ₂、Ｃ₄、Ｃ₆、
Ｃ₈、Ｃ_{1 0}、Ｃ_{1 2}へはウオッチドッグ回路１４の出
力信号が入力されるようになっており、マイクロコンピ
ュータの動作異常があるとその異常検知信号によりＮＯ
Ｒ素子の出力をカットすることにより作動の安全性を確
保するようにしている。

【００４８】加速度センサＧとストップスイッチ信号検
出ＳＷからの信号については、図示省略しているが、制
御演算回路内に上記入力格納処理部以下と同機能の処理
部がそれぞれの信号に対応して設けられ、それぞれの信
号の異常の有無を判断できるようにしている。

【００４９】なお、１５は出力信号のモニタラインであ
る。

【００５０】上記のように構成した実施例の作用につい
て、図３のフローチャートを参照して説明する。

【００５１】まず車輪速度センサＳ₁〜Ｓ₄、Ｇ、ＳＷ
からの信号を入力処理回路１、２で入力処理した後、入
力格納処理部Ｇ₁ではステップＳ₁で演算レジスタＲＯ
グループに設定した状態で入力信号Ｓ₁〜Ｓ₄、Ｇ、Ｓ
ＷをそれぞれポートＰ_{0 1}〜_{0 6}から読み込み（ステッ
プＳ₂）、かつその入力信号をＲＡＭの＄ＦＤ_{0 0}〜
_{0 5}番地のアドレスに格納する（ステップＳ₃）。

【００５２】次に、ステップＳ₄で演算レジスタをＲ₁
グループに設定した状態で２つに分岐した他方の入力信
号Ｓ₁〜Ｓ₄、Ｇ、ＳＷをポートＰ_{1 1}〜_{1 6}から読み
込み（ステップＳ₅）、かつその入力信号をＲＡＭの＄
ＦＥ_{0 0}〜_{0 5}番地のアドレスに格納する（ステップＳ
₆）。

【００５３】その後、再びステップＳ₇で演算レジスタ
をＲＯグループに設定して入力信号をＲＡＭの＄ＦＤ
_{0 0}−_{0 5}番地から呼び出し（ステップＳ₈）、その入
力信号を周波数に比例した制御変数ＷＳ₁〜₄、ＷＳ
Ｇ、ＷＳＳに変換し、これらに基づいて車輪速度の計算車輪加速度の計算推定車体速度の計算スリップ量の計算を行なう（ステップＳ₉）。

【００５４】ステップＳ_{1 0}では上記計算結果に基づい
て加減圧判断の処理をする。即ち、スリップ量によって
さらに減圧すべきか又は加圧すべきかを判断する。

【００５５】この加減圧判断は、前のステップＳ₉での
演算により求められた変数に基づいて実施し、例えば、
車輪速度が基準車輪速度を下回るとその速度差に応じて
前記電磁弁を加圧から減圧又は保持のいずれの方向に操
作する制御信号を出力するかを判定する。そして、これ
によりステップＳ_{1 1}でアンチロックブレーキ装置のブ
レーキ圧制御用の電磁弁Ｖ１、Ｖ２を開閉するための制
御信号を出力する。

【００５６】これは、上記車輪速度が基準車輪速度を所
定量下回ると、車輪のスリップ率が増大し、ブレーキ制
動によるタイヤ摩擦力が有効に利用されていないことを
意味する。従って、ブレーキ制動中にも拘らず極めて短
時間の間ブレーキ制動力を減少させ、そしてスリップ率
が回復してくれば再びブレーキ制動を保持又は加圧の方
向に操作する。以上の操作をすることによって車輪のロ
ックを防止できる。

【００５７】上記判断に基づいて出力決定部Ｇ₄により
出力が決定される。上記出力信号はＲＡＭの＄ＦＤ_{1 0}
−_{1 5}番地のアドレスに格納する。

【００５８】次に、ステップＳ_{1 3}での演算レジスタを
Ｒ₁グループに設定して入力信号をＲＡＭの＄ＦＥ_{0 0}
−_{0 5}番地からの呼び出し、入力信号の周波数に比例す
る制御変数ＷＳＩへとＷＳＧ、ＷＳＳに変換して車輪速度の計算車輪加速度の計算推定車体速度の計算スリップ量の計算を行なう（ステップＳ_{1 5}）。この場合は、入力信号は
他方の入力端子からのものである。

【００５９】そして、第一のグループの場合と同様に、
加減圧判断をし（ステップＳ_{1 6}）、その判断に基づい
て出力を決定して出力し（ステップＳ_{1 7}）、その出力
信号をＲＡＭの＄ＦＥ_{1 0}−_{1 5}番地のアドレスに格納
する。

【００６０】以上で一方と他方の端子グループからの入
力信号による加減圧判断した出力が決定される。他方の
端子グループからの出力はポートＰ_{3 1}〜_{3 6}から出力
する（Ｓ_{1 9}）。一方の端子グループからの出力をする
場合は、演算レジスタをＲＯグループに設定した状態で
（Ｓ_{2 0}）出力信号をＲＡＭの＄ＦＤ_{1 0}−_{1 5}番地か
ら読み出して（Ｓ_{2 1}）ポートＰ_{2 1}〜_{2 6}から出力す
る（Ｓ_{2 2}）。

【００６１】この場合、例えば出力Ｐ_{2 1}、Ｐ_{3 1}につ
いて見ると、電磁弁の駆動要求時に、出力端子の信号は
ＨＩとなりＣ₁のＮＡＮＤ素子に信号が入力される。従
って、電磁弁駆動要求時はＰ_{2 1}とＰ_{3 1}の両方の信号
がＨＩとなりＣ₁の出力がＬＯＷとなる。Ｃ₁の出力信
号はＣ₂のＮＯＲ素子に入力される。Ｃ₂にはＷＤ信号
が入力されている。

【００６２】ＷＤ信号はワンチップマイクロコンピュー
タが暴走または異常停止した場合信号がＨＩになる監視
信号である。従って、通常時にはＷＤ信号はＬＯＷであ
り、前記の電磁弁駆動要求時にＣ₁よりＬＯＷ信号が入
力されているのでＣ₂より電磁弁１３₁（Ｖ１）の駆動
信号が駆動回路１２₁（ＤＶ１）に出力され、電磁弁が
実際に駆動される。この処理は他の電磁弁１３₂〜
₄（ＤＶ₂〜₄）、に対しても同様の処理となってい
る。

【００６３】上記出力をマイクロコンピュータが出力す
る際に、同時にその入力端子での入力の異常が入力端子
監視部Ｇ_{1 1}でチェックされる。この監視は、演算レジ
スタをＲ₂グループに設定した状態で、図４に示すよう
にＨＩ出力をポートＰ_{3 7}から出力してポートＰ_{1 7}へ
送り、その入力信号がＨＩであるかどうかを判断し、Ｈ
Ｉであれば正常として次にＬＯＷをポートＰ_{3 7}からポ
ートＰ_{1 7}へ送りその入力信号がＬＯＷであれば正常と
判断できる。

【００６４】それぞれの判断でＨＩに対してＨＩでな
く、あるいはＬＯＷに対してＬＯＷでなければ入力端子
のいずれかに異常があるものとして異常信号を出力し、
異常処理をする。この入力端子の異常処理は、各電磁弁
（Ｖ₁〜Ｖ₄）への出力をＯＦＦとすることによりアン
チロック制御装置の作動を禁止するものである。図示省
略しているが一般にこの作動禁止状態においてはその状
態を表わす信号により警告灯を点灯させ運転者に注意を
促す。

【００６５】入力端子の異常の有無をチェックした後、
上記出力の異常の有無をチェックする。出力比較処理部
Ｇ_{1 2}では、ステップＳ_{2 6}で上述した２つのグループ
の出力端子からの出力（＄ＦＤ_{1 0}〜_{1 5}、＄ＦＥ_{1 0}
〜_{1 5}）とポートＰ_{4 1}〜₄ ₆を介して出力信号のモニ
ター値を読み込み、次のステップＳ_{2 7}で上記第一グル
ープの出力信号、及び出力決定部で決定された決定出力
信号の３者がそれぞれ比較される。

【００６６】上記出力信号の比較は、例えば図５に示す
フローチャートにより行われる。まず変数Ｎの初期値を
０にセットし、ステップＳ_{2 7 1}で第一グループと第二
グループの出力信号をＦＤ_{1 0}〜_{1 5}、ＦＥ_{1 0}〜_{1 5}
が一致しているかを判断し、一致していればステップＳ
_{2 7 2}で第一グループＦＤ_{1 0}〜_{1 5}の値にモニター信
号（ポートＰ_{4 1}〜_{4 6}）が一致しているかを判断す
る。

【００６７】一致していれば、ステップＳ_{2 7 3}で異常
状態の発生回数を計算するカウンタＦＴＩＭから１を減
算し（但し、ＦＴＩＭのＭＩＮは０とする）、ステップ
Ｓ₂ _{7 4}で変数Ｎを１インクリメントした後、ステップ
Ｓ_{2 7 5}で変数Ｎ＝５であるかを判定する。最初はＮ＝
０であるから、フローは先頭に戻り、再び出力信号の比
較を行なう。

【００６８】上記出力信号の比較は、変数Ｎ＝０〜５に
ついて繰り返されるが、その比較フローの進行中に、例
えばステップＳ_{2 7 1}でＦＤ_{1 0}〜_{1 5}、ＦＥ_{1 0}〜
_{1 5}のいずれかの信号が互いに一致しないときは、ステ
ップＳ_{2 7 6}へ進んでカウンタＦＴＩＭに３が加算され
る。ステップＳ_{2 7 2}で不一致が生じたときも同様であ
る。

【００６９】そして、ステップＳ_{2 7 7}でカウンタＦＴ
ＩＭが６以下であるかどうかを判定するが、ＦＴＩＭが
６以下であれば、即ち異常発生状態が１回以下であれば
未だ正常であると判定し、通常のフローのルートへ戻
す。ＦＴＩＭが６を越えていれば異常発生回数が２以上
となりこれを異常と判断して異常処理をする。

【００７０】以上で出力信号の異常がモニタされるが、
上記モニタラインにより、指令出力とモニタ出力の不一
致が発生した場合も、各電磁弁（ＤＶ₁〜Ｖ₄）への出
力をＯＦＦとすることによりアンチロック制御装置の作
動を禁止する。図示省略しているが一般にこの作動禁止
状態においてはその状態を表わす信号により警告灯を点
灯させ運転者に注意を促す。

【００７１】以上の説明は主として車輪速度信号に基づ
くアンチロックの基本制御であるが、かかるアンチロッ
ク制御においてロック又はロック傾向の判断をして加減
圧信号を指令する際に演算処理部には車体加速度センサ
Ｇからの加速度信号が基準加速度信号として与えられ
る。この加速度信号は、演算処理部において車輪速信号
を微分して得られる加速度信号に対して参照される。そ
して、この微分演算による加速度信号がセンサＧからの
加速度信号により所定以上の誤差が生じたときは、車輪
速から得られる加速度信号に代えて基準加速度信号とし
て用いられる。

【００７２】さらに、ストップスイッチ信号検出手段Ｓ
Ｗからのスイッチ信号も加速度センサＧの場合と同様な
方法で演算処理部へ送られる。ストップスイッチ信号
は、例えばストップスイッチ信号の入力されたタイミン
グとその後の車輪速度の変化率の関係より運転者が行な
うブレーキ装置への入力速度を推定し、前記推定された
入力速度を用いて加減圧判断における減圧感度の調整を
行なう。

【００７３】本実施例では入力の車輪速度は４系統また
出力のバルブは４個、リレー２個の構成としているが、
もちろん入力、出力の系統数はこの実施例に限定される
ものでなく、例えば入力２系統出力のバルブ３個リレー
１個等でもよい。

【００７４】図６に上述した実施例に使用されているマ
イクロコンピュータ１１の内部構成を一部変更した変形
例のマイクロコンピュータ１１’についてブロック図で
示されている。入力信号は、図１の入力信号回路１又は
２で処理された後２つに分岐される信号（例えばポート
Ｐ₀₁とＰ₁₁）に相当している。なお、この変形例は主と
してマイクロコンピュータ１１’内の改良に関している
ため、アンチロック制御装置全体としての構成の図示は
省略しているが、実際に使用されるときは図１と全く同
じように設置されることは説明するまでもないであろ
う。

【００７５】１１１（１）、（２）は、図示のようにＩ
／Ｏポート（１）、（２）を示し、２つに分岐して入力
される全く同じ２つの入力信号を異なる端子であるＩ／
Ｏポート（１）、（２）から入力する。図示省力してい
るが、出力端子として２つの異なる端子がＩ／Ｏポート
として設けられていることは勿論である。

【００７６】１１２はデータバス、１１３はレジスタ
１、２を含む一時記憶部（ランダムアクセスメモリ：Ｒ
ＡＭ）、１１４は固定記憶部（リードオンリメモリ：Ｒ
ＯＭ）、１１５は中央演算装置（ＣＰＵ）である。レジ
スタ１、２は、完全に独立な２つのレジスタとして設け
られているのではなく、１つのメモリ内の使用する領域
を２つに分けて使用される。このレジスタ１、２はＩ／
Ｏポート（１）、（２）からそれぞれ送り込まれる入力
信号をそれぞれの対応する領域に一時的に記憶し、かつ
ＣＰＵ１１５で演算された結果を一時的に記憶する。

【００７７】ＲＯＭ１１４は本来のアンチロック制御用
のプログラムが制御プログラム１、２にそれぞれ記憶さ
れており、この場合も完全に独立のＲＯＭが２つ設けら
れているのではなく、記憶メモリの領域を２つに分けて
そこに制御プログラム１、２が設けられている。さらに
この実施例ではＲＯＭ１１４には、図示のように、命令
コマンド群１実行プログラム、命令コマンド群２実行プ
ログラム（コマンド実行プログラム１、２と呼ぶ）が含
まれている。この２つのプログラムも１つのＲＯＭ１１
４内の２つに分けた領域のそれぞれに設けられている。

【００７８】ＣＰＵ１１５は、通常のものであり、アキ
ュムレータ、一時レジスタ、マイクロＲＯＭ（コマンド
群）、ＡＬＵ（アルゴリズムユニット）などを含む。

【００７９】上記構成の単一のマイクロコンピュータを
用いてアンチロック制御を行なうのであるが、通常のア
ンチロック制御の動作については前述の第一実施例で詳
しく説明した通りであり、以下ではこの変形実施例の特
徴部について説明する。なお、第一実施例のフローチャ
ート（図３）との関係を明確にするために補足説明する
と、入力格納処理部Ｇ₁は、上述のＲＡＭ１１３に対応
し、レジスタ１、２が含まれている。また、第一演算処
理部Ｇ₂のステップＳ₉のプログラムが制御プログラム
１、第２演算処理部Ｇ₆のステップＳ₁₅のプログラムが
制御プログラム２に含まれている。

【００８０】その他の各種演算の実行、加減圧判断、出
力決定などについてはＣＰＵ１１５が行なうことについ
ては、説明するまでもないであろう。

【００８１】さて、この変形実施例の特徴的な作用につ
いては次の通りである。図７の（ａ）にその主な動作プ
ログラムの流れを、（ｂ）に一例として四則演算の確認
について示している。この場合、（ａ）ではレジスタ１
を用いたコマンド実行プログラム１による論理演算の実
行とレジスタ２を用いたコマンド実行プログラム２によ
る論理演算の実行を互いに並列に行なわれるように表示
しているが、これは理解し易くするため便宜上そのよう
な表示をしており、実際の実行は勿論レジスタ１の後に
レジスタ２について行なわれる。

【００８２】ここで、コマンド実行プログラム１、２の
内容であるが、ここでは図７の（ｂ）に示すように、レ
ジスタ１を用いる場合、例えば、ある入力値（ｘ）に対
し、これを２倍（乗算）し、その後その値から元の値を
差し引く（減算）という計算処理をするプログラムであ
る。レジスタ２を用いる場合、入力値（ｘ）に対しこれ
を２で割り（除算）、次にその値を２つ加える（加算）
という計算処理をするプログラムである。

【００８３】上記入力値（ｘ）は、アンチロック制御開
示時の入力信号を用いてもよいが、必ずしも入力信号に
限らず、外部からあるいは内部にそのような特別な信号
の発生部を設けて入力値としてもよい。例えば簡単な例
として１００、又は１０００（２値化信号）などであ
る。

【００８４】以上のようなコマンド実行プログラム１、
２を用いて、例えば上記入力値（ｘ）を、アンチロック
制御を開始する前にレジスタ１、２にそれぞれ入力して
記憶し、この値を用いて実行プログラム１、２の上記四
則演算をＣＰＵ１１５で実行すると、レジスタ１、２に
は演算後の値がそれぞれ記憶され、さらにレジスタ１、
２のそれぞれの値が比較される。

【００８５】その結果、ＣＰＵ１１５による処理、命令
が正しく行なわれていれば、レジスタ１と２の記憶値は
一致するはずであり、これにより、ＣＰＵ１１５の正常
機能が確認される。

【００８６】上記の正常状態が確認されれば、図７の
（ａ）に示すように、本来のアンチロクの制御がレジス
タ１と２を用いて行なわれることは勿論である。

【００８７】比較の結果が不一致であればＣＰＵ１１５
の機能のどこかに異常があるとして異常の検出信号が出
力される。従って、この場合は異常検出信号によりフェ
ールセーフ機能が動作し、アンチロック制御は停止され
る。

【００８８】以上のように、単一のマイクロコンピュー
タであっても、その内部に２つの演算処理機能を設け、
アンチロック制御が開始される前に予めＣＰＵの機能が
正常であるこを確認することによって安全性、確実性、
信頼性をさらに向上させることができるのである。

【００８９】なお、上記変形例では命令コマンド群実行
プログラムの例として上記のような四則演算プログラム
を示したが、プログラムの内容としてはフラグのセット
／リセット、判断文、値の代入／取り出しなど各種のも
のがあり、これら命令コマンドの全てが正常であること
を確認することによりＣＰＵの機能を有効に確認できる
ものでなければならない。

【００９０】又、上記実施例では命令コマンド群実行プ
ログラムによるチェックは、本来の制御プログラム開始
前に行なわれるとしたが、必ずしもプログラム開始前で
なくともその途中、あるいは終了後であってもよい。

【００９１】さらに、本来の制御プログラムが２つの演
算処理機能の中にそれぞれ含まれる単一のマイクロコン
ピュータを例として説明しているが、１つの演算処理機
能を有する通常のマイクロコンピュータに適用すること
もできることは説明するまでもない。２つのチェック用
の命令コマンド群実行プログラムで、中央演算論理回路
の全命令機能をチェックすることにより従来の並列処理
あるいは相互監視による機能以上のものが得られるから
である。

【００９２】

【効果】以上詳細に説明したように、この発明のアンチ
ロック制御装置は単一の演算論理回路に２つに分岐され
た入力信号をそれぞれ別々に入力し、その論理回路内で
両信号を比較することによって入力信号の異常をチェッ
クしながらアンチロック制御するものとしたから、単一
のマイクロコンピュータによりアンチロック制御装置を
構成し、作動の安全性、確実性を確保しながら装置全体
のコストを低減でき、高い信頼性を得ることができると
いう利点が得られる。

【００９３】上記アンチロック制御装置に用いられる単
一のマイクロコンピュータに対し、その内部プログラム
中に中央演算論理回路（ＣＰＵ）の機能が正常であるか
どうかを確認するための機能を追加したマイクロコンピ
ュータである制御演算論理回路の発明では、アンチロッ
ク制御を開始する前にＣＰＵの機能が確認されるから、
さらに安全性、信頼性、確実性の向上したものが得られ
るという利点が得られる。

【図面の簡単な説明】

【図１】実施例のアンチロック制御回路の全体概略ブロ
ック図

【図２】制御論理演算回路の概略フローチャート

【図３】制御論理演算回路の詳細なフローチャート

【図４】入力端子監視処理部のフローチャート

【図５】比較処理部のフローチャート

【図６】変形実施例のマイクロコンピュータのブロック
図

【図７】命令コマンド群実行プログラムの概略フロー及
びプログラムの実例

【符号の説明】

１、２入力処理回路１１ワンチップマイクロコンピュータ１２駆動部１３₁〜１３₄ 電磁弁１３ＲＭ、１３ＲＳリレー１４ウオッチドッグ回路１５モニタ回路Ｇ₁ 入力格納処理部Ｇ₂ 第一演算処理部Ｇ₃ 加減圧判断処理部Ｇ₄ 出力決定処理部Ｇ₅ 出力格納部Ｇ_{1 0} 出力処理部Ｇ_{1 1} 入力端子監視処理部Ｇ_{1 2} 出力比較処理部Ｓ₁〜Ｓ₄ 車輪速度センサＣ₁、Ｃ₃、Ｃ₅、Ｃ₇、Ｃ₉、Ｃ_{1 1} ＮＡＮＤ素子Ｃ₂、Ｃ₄、Ｃ₆、Ｃ₈、Ｃ_{1 0}、Ｃ_{1 2} ＮＯＲ素子１１１Ｉ／Ｏポート１１２データバス１１３ＲＡＭ１１４マイクロＲＯＭ１１５ＣＰＵ

Claims

【特許請求の範囲】

【請求項１】車輪速度検出手段で検出した車輪速信号
を２系統に分岐し、この分岐した入力信号を単一の制御
演算論理回路の異なる入力端子に入力し、まず分岐され
た入力信号の一方を、第一の処理として第一演算回路と
第一変数格納回路により処理して第一の出力を決定し、
この決定に基づいた出力信号を所定の出力端子より出力
し、第二の処理として前記分岐された他方の入力信号
を、第一演算回路と同様な第二演算回路と第一変数格納
回路と同様な第二変数格納回路により処理して第二の出
力を決定し、この第二の出力信号を前記第一の出力端子
とは別の端子より出力し、第一の出力と第二の出力は、
出力決定論理回路によって決定処理されこの処理後の信
号を比較論理演算して出力信号の異常を検出する出力異
常検出回路を有し、上記決定処理された信号により電磁
弁、リレー等の制御対象を駆動するようにして成るアン
チロック制御装置。
【請求項２】第一の処理に用いる入力信号を第一変数
格納回路に格納した後に直ちに第二の処理に用いる入力
信号を第二変数格納回路に格納し、その後前記第一の処
理を第一変数格納回路に格納された入力信号に基づいて
行い、その後第二の処理を第二変数格納回路に格納され
た入力信号を用いて実施するように構成したことを特徴
とする請求項１に記載のアンチロック制御装置。
【請求項３】前記入力信号として、ブレーキスイッチ
信号を追加し、この追加された入力信号も２重に処理す
るようにしたことを特徴とする請求項１又は２に記載の
アンチロック制御装置。
【請求項４】前記単一の制御演算回路が所定の出力端
子と他になにも接続されていない所定の入力端子を接続
し、当該出力端子より所定の信号を出力し入力回路で確
認することによる入力端子監視回路を持つことを特徴と
する請求項１乃至３のいずれかに記載のアンチロック制
御装置。
【請求項５】前記出力異常検出部が出力の正常確認を
２つの出力の時間差が前記直列演算処理にて生じる最大
の出力時間差以下の時正常と判断し、その最大の出力時
間差より大きい時正常な出力で無いと判断するようにし
たことを特徴とする請求項１乃至４のいずれかに記載の
アンチロック制御装置。
【請求項６】入力端子と出力端子を有し、入力端子か
らの入力信号を処理する演算回路とこれら入力信号や演
算処理による変数を記憶する変数格納回路とこれらの回
路による信号処理をし出力を決定する中央演算論理回路
を内蔵する単一の制御演算論理回路から成り、上記演算
回路内に、所定の論理・演算処理をして中央演算論理回
路の作動をチェックする第一及び第二のチェック演算回
路を設け、両チェック演算回路による論理・演算処理の
結果が不一致の場合は、異常信号を出力するように構成
したアンチロック制御装置用制御演算論理回路。
【請求項７】前記入力端子を同一の入力信号を２つに
分岐して入力する異なる入力端子とし、前記演算回路と
変数格納回路が、分岐された入力信号の一方を処理する
第一演算回路と第一変数格納回路、及び他方の入力信号
を処理する第二演算回路と第二変数格納回路から成り、
中央演算論理回路は上記第一と第二の各回路による信号
処理をし第一と第二の出力を決定するように設けられ、
前記出力端子は上記決定された出力を出力する異なる端
子として備えられ、前記第一及び第二のチェック演算回
路による論理・演算処理を上記第一及び第二演算回路に
よる論理・処理の前に行なうようにしたことを特徴とす
る請求項６に記載のアンチロック制御装置用制御演算論
理回路。
【請求項８】前記第一及び第二のチェック演算回路
が、一方はいずれかの変数格納回路のデータに対し乗算
と減算による演算処理をし、他方はもう一方の変数格納
回路のデータに対し除算と加算による演算処理をする回
路としたことを特徴とする請求項６又は７に記載のアン
チロック制御装置用制御演算論理回路。
【請求項９】入力信号の論理演算命令、フラグのセッ
ト、リセット、判断文、値の代入、値の取出しを含む中
央演算論理回路の全ての命令コマンドを両チェック演算
回路に振り分けたことを特徴とする請求項６又は７に記
載のアンチロック制御装置用制御演算論理回路。