JPH0714929Y2 - Ｉｃ試験装置 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は例えばメモリのようなICを試験するIC試験装
置に関する。

「従来の技術」 ICは複数の入力端子及び複数の出力端子を持ち、複数の
入力端子と複数の出力端子に試験装置の出力回路及び入
力回路を接続し、試験装置から被試験ICに試験パターン
信号を与え、またその応答出力を出力端子から取出して
正しく応答するか否かを見て良否を判定する。

従って被試験ICの入力端子に与える複数の入力信号は位
相が揃っていることが要求される。また被試験ICの応答
出力信号を取込む複数の信号取込回路も各端子の信号系
毎に相互の位相差がゼロに近い状態に調整されていなけ
ればならない。

このため従来よりIC試験装置には各端子の信号系毎に位
相を合致させるための校正回路を用意している。

第３図に従来の位相校正回路を示す。図中10A,10B・・
・10Nはパフォーマンスボードを示す。このパフォーマ
ンスボード10A,10B・・・10Nには被試験IC20に試験のた
めのパターン信号を与える複数の駆動回路11と、被試験
IC20から出力される応答信号が正規のレベルを持ってい
るとき、これを応答出力信号として取込む複数の信号取
込回路12とを具備し、各駆動回路11の出力端子と信号取
込回路12の入力端子は共通接続され、リレー接点13を通
じて入出力端子14に接続され、入出力端子14を通じて被
試験IC20の各端子に接続される。

駆動回路11と信号取込回路12の各信号系の位相調整を行
なうために分配器15が設けられている。この分配器15に
よって位相調整用の位相基準信号を各パフォーマンスボ
ード10A,10B・・・10Nに分配し、各パフォーマンスボー
ド10A,10B・・・10Nにおいて分配された位相基準信号を
利用して駆動回路系と信号取込回路系の位相を調整す
る。

位相調整は次のようにして行なわれる。

先ずリレー接点18をオン、13をオフに制御し、位相基準
信号を信号取込回路12に与え、信号取込回路12の遅延時
間を予め決められた一定値に調整する。この調整は信号
取込回路12の系路に設けた可変遅延素子（特に図示しな
い）を調整して行なわれる。この調整によって信号取込
回路12の系路の遅延時間が規定される。

次に今未調整された信号取込回路12を利用して駆動回路
11の遅延時間を調整する。つまりこのときはリレー接点
13,18は共にオフにし、駆動回路11から駆動信号を信号
取込回路12に与える。信号取込回路12で取込んだ信号の
位相（遅延量）を測定し、駆動回路11の遅延時間を求め
る。この遅延時間が予め決められた値になるように駆動
回路11の系路に設けた可変遅延素子の遅延時間を調整す
る。この調整を各端子毎に行なう。

このように各端子毎に駆動回路系と信号取込系の遅延時
間を調整し、各端子間の位相差がゼロとなるように調整
する。

信号取込回路12の位相誤差を調整する場合に、分配器15
から考えられる位相基準信号を利用する。従ってこの位
相基準信号は各系路の接続点Ｍに同一位相で与えられな
ければならない。このために位相基準信号の供給路に可
変遅延素子16と17を設け、基準信号の各供給路の遅延時
間を調整し、基準信号供給路毎に位相調整が行なえるよ
うに構成している。

可変遅延素子16と17の位相調整は分配器15と、パフォー
マンスボード10A,10B・・・10Nの各単体毎に行なわれ
る。つまり分配器15は分配器15に入力した基準信号が各
出力端子19に同一位相で出力されるように可変遅延素子
16を調整する。この調整は分配器15が組立てられた状
態、つまりパフォーマンスボード10A〜10Nをケーブル
T₁，T₂・・・T_mを使って接続しない状態で行なわれる。

パフォーマンスボード10A〜10Nに設けた可変遅延素子17
もパフォーマンスボード毎に単体の状態で遅延時間の設
定を行なう。

つまりパフォーマンスボード10A〜10Nは被試験IC20の規
格変更等に応じて交換しなければならない。従ってパフ
ォーマンスボードの互換性を保つために各パフォーマン
スボード10A〜10Nに実装されている基準信号用の可変遅
延素子17の遅延時間を統一し規格化しておく必要があ
る。このような理由によって各パフォーマンスボード10
A〜10Nは単体の状態で調整される。

このように分配器15とパフォーマンスボード10A〜10Nは
単体の状態で可変遅延素子16と17を調整し、その調整が
終了した時点で試験装置に組込まれ、ケーブルT₁，T₂・
・・T_mによって接続される。

「考案が解決しようとする課題」 ケーブルT₁，T₂・・T_mは同一長に切断されケーブルT₁，
T₂・・・T_mにおける遅延時間が一定値となるように考慮
している。

然し乍らケーブルT₁，T₂・・・T_mを同一長に切断したと
しても遅延時間が一定値に揃うことは少ない。その原因
としては例えば両端にコネクタを接続する際に芯線をむ
き出す量の差、或はケヘブルの製造ロッドの差によって
例えば絶縁材の材質に差が生じ、これによってケーブル
T₁，T₂・・・T_mにわずかであるが遅延量に差が生じる等
が考えられる。

ケーブルT₁，T₂・・・T_mによって生じる遅延時間の差は
従来は補正されることなく使われている。然し乍ら被試
験ICの高速化に伴ってケーブルT₁〜T_mによって生じる位
相誤差も許し難くなり補正しなくてはならなくなって来
た。

ケーブルT₁，T₂・・・T_mを接続した状態で可変遅延素子
16と17の遅延量を調整することを想定していないからケ
ーブルT₁，T₂・・・T_mを含む遅延時間の誤差を測定し各
基準信号系相互の位相誤差をゼロにするような調整を行
なうことができない不都合がある。

この考案の目的はケーブルT₁，T₂，T₃，・・・T_mを含む
遅延時間の誤差を測定し、位相誤差をゼロにするような
調整を行なうことができるIC試験装置を提供するにあ
る。

「課題を解決するための手段」 この考案では各パフォーマンスボードに、各パフォーマ
ンスボードの入力点に与えられる信号を直接取出すため
の信号線路及びこの信号線路から位相基準信号を取出す
コネクタを設けた構造を提案するものである。

この考案の構成によれば各パフォーマンスボード毎に各
パフォーマンスボードの入力点に与えられる位相基準信
号をコネクタを通じて取出すことができる。

従って各パフォーマンスボードの入力点に与えられる位
相基準信号を各パフォーマンスボード毎に取出すことが
できるから、この位相基準信号の位相が各パフォーマン
スボード毎に一定値になるように分配器に設けて可変遅
延素子を調整すれば分配器とパフォーマンスボードの間
を接続するケーブルの遅延時間を含めて位相基準信号路
の位相誤差をゼロの状態に調整することができる。

「実施例」 第１図にこの考案の一実施例を示す。図中10A〜10Nはパ
フォーマンスボード、11は駆動回路、12は信号取込回
路、14は各パフォーマンスボードの入出力端子、15は位
相基準信号の分配器、20は被試験ICを示す点は従来の技
術の説明と同じである。

この考案においては各パフォーマンスボード10A,10B・
・・10Nのそれぞれに、各パフォーマンスボード10A〜10
Nに与えられる位相基準信号の入力点30から直接位相基
準信号を取出す信号線路31と、この信号線路31で取出し
た位相基準信号をパフォーマンスボードの外部に取出す
ことができるコネクタ32を設けた構造とするものであ
る。

位相基準信号を取出す信号線路31は各パフォーマンスボ
ード10A〜10Nに例えばマイクロストリップラインによっ
て形成され伝送インピーダンスをケーブルT₁，T₂・・・
T_mの伝送インピーダンスに整合させる。

コネクタ32は例えば同軸型コネクタを用い、この同軸型
コネクタによってインピーダンスが整合された状態で位
相基準信号を外部に取出すことができるように構成す
る。

このように各パフォーマンスボード10A〜10Nに位相基準
信号を取出すための信号線路31とコネクタ32を設けたこ
とによって分配器15に入力した位相基準信号をパフォー
マンスボード10A〜10Nに設けたコネクタ32を通じて取出
すことができる。

よってこのコネクタ32を通じて取出した位相基準信号の
位相が全てのパフォーマンスボードで同一の位相となる
ように分配器15の各可変遅延素子16を調整する。

この調整によって分配器15とケーブルT₁，T₂・・・T_mを
含む位相基準信号の経路の遅延時間が一定値になるよう
に調整することができ、この結果パフォーマンスボード
10A〜10Nの各入力点30に入力される位相基準信号の位相
を揃えることができる。

コネクタ32までの位相調整が行なわれた状態でパフォー
マンスボード10A〜10Nに設けた可変遅延素子17の調整を
行なう。この調整を行なうには第２図に示すようにコネ
クタ32と入出力端子14をケーブル33によって接続し、リ
レー接点13をオンの状態に制御し、経路の遅延時間T_a
を測定する。

次にリレー接点13をオフにし、代ってリレー接点18をオ
ンに制御して経路の遅延時間T_bを測定する。T_a−T_bが
所定値となるように可変遅延素子17の遅延時間を調整す
る。この調整を各入出力端子毎に行なうことによって可
変遅延素子17を含む位相基準信号の経路の位相を合致
させることができる。

「考案の効果」 上述したようにこの考案によれば各パフォーマンスボー
ド10A〜10Nに位相基準信号を取出すための信号線路31と
コネクタ32を設けるだけの簡単な構造によって位相基準
信号の供給路の位相誤差をケーブルT₁，T₂・・・T_mの位
相誤差を含めて補正することができる。

この結果各パフォーマンスボード10A〜10Nの駆動回路11
と、信号取込回路12の各接続点Ｍに、位相誤差を含まな
い正確に位相が合致した位相基準信号を与えることがで
きる。

よってこの位相基準信号を用いることによって各パフォ
ーマンスボード10に実装して駆動回路11と信号取込回路
12の各経路の遅延時間を正確に調整することができ、高
速で動作するICの試験も精度よく行なうことができる。

【図面の簡単な説明】

第１図はこの考案の一実施例を示す接続図、第２図はこ
の考案によって付加した信号線路とコネクタを用いてパ
フォーマンスボードに実装した位相基準信号伝送路の可
変遅延素子の遅延時間を調整する方法を説明するための
接続図、第３図は従来の技術を説明するための接続図で
ある。 10A〜10N:パフォーマンスボード、11:駆動回路、12:信
号取込回路、13,18:リレー接点、14:入出力端子、15:分
配器、16,17:可変遅延素子、20:被試験IC、30:位相基準
信号入力点、31:信号線路、32:コネクタ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】A.被試験ICの端子に与える駆動回路及び被
   試験ICから出力される信号を取込む信号取込回路とが複
   数実装された複数のボードと、 B.この複数のボードの各駆動回路及び信号取込回路の接
   続点に位相基準信号を与える分配器と、 C.上記複数のボードのそれぞれに設けられ、各ボードの
   位相基準信号入力点に与えられる位相基準信号を直接取
   出すための信号線路及びこの信号線路から位相基準信号
   を取出すコネクタと、 を具備して成るIC試験装置。