JPH0980124A - 基準遅延時間の校正装置及び調整方法 - Google Patents

基準遅延時間の校正装置及び調整方法

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JPH0980124A
JPH0980124A JP7258136A JP25813695A JPH0980124A JP H0980124 A JPH0980124 A JP H0980124A JP 7258136 A JP7258136 A JP 7258136A JP 25813695 A JP25813695 A JP 25813695A JP H0980124 A JPH0980124 A JP H0980124A
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JP
Japan
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loop
calibration
delay time
gate
output terminal
Prior art date
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Application number
JP7258136A
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English (en)
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Shinichi Hashimoto
伸一 橋本
Atsushi Saito
敦 斉藤
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Advantest Corp
Original Assignee
Advantest Corp
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
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Abstract

(57)【要約】 【目的】 本発明は、ボード間の温度差による遅延時間
差の影響を受けない高精度タイミング調整手段を実現す
る。 【構成】 校正出力端６９ｎ迄、あるいは校正出力端６
９ｎ手前のゲート５６ｎ迄を含むループ形成回路を設け
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数箇所の校正出力
端で基準遅延時間のタイミングが必要とする装置におい
て、この複数の校正出力端における基準遅延時間のスキ
ューを低減する回路及び調整方法に関する。
【０００２】
【従来の技術】図３に、ＩＣテストシステムにおける従
来の基準遅延時間の校正回路の一例を示して説明する。
校正回路は、ループ遅延時間測定部８２と、分配部８４
と、制御部８６と、複数の同軸ケーブル４０ａ〜４０
ｎ、４５と、複数のピンエレボード６０ａ〜６０ｎで成
る。
【０００３】ピンエレボード６０ｎの場合の校正用ルー
プは、図３に示すように、ループ遅延時間測定部８２
と、ＯＲゲート７５と、バッファ７６と遅延素子７８ｎ
と、同軸ケーブル４０ｎと、ゲート５３ｎと、同軸ケー
ブル４５とによりループを形成する。ループ遅延時間測
定部８２は、前記のループ周波数を測定するものであ
る。
【０００４】基準遅延時間の校正は、ループ遅延時間測
定部８２の出力端から各ピンエレボードのコネクタ端５
４ｎ迄の遅延時間を基準の一定遅延時間Ｔstdとなるよ
うに、対応する遅延素子７８ｎを設定する。これを制御
部８６が順次実施して校正する。
【０００５】一方、校正後に使用に供する基準パルス信
号は、ＴＧ９０からのパルス信号を分配して各ピンエレ
ボードの校正出力端６９ｎの信号が使用される。このこ
とは、校正時にループを形成していないゲート５２ｎと
遅延素子５５ｎとゲート５６ｎのスキュー誤差の影響を
受けることを意味している。ここで各ピンエレボード
は、予め遅延素子５５ｎにより、入力端５１ｎから校正
出力端６９ｎ間を所望の一定遅延時間に調整されたボー
ドとして実装される。
【０００６】
【発明が解決しようとする課題】ところで、ゲート５２
ａ〜５２ｎと遅延素子５５ａ〜５５ｎとゲート５６ａ〜
５６ｎは、温度に対する遅延バラツキを有しており、予
め調整時とシステム実装時とでは、実装位置による温度
差等で遅延時間差を生じる為、十分なタイミング精度が
得られなかった。
【０００７】そこで、本発明が解決しようとする課題
は、ボード間の温度差等による遅延時間差の影響を受け
ない高精度タイミング調整手段の実現を目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、校正出力端６９ｎ迄、あるいは
校正出力端６９ｎ手前のゲート５６ｎ迄を含むループ形
成回路を設ける構成手段とする。そして、このループに
よるループ時間を測定して複数箇所の校正出力端６９ｎ
を同一遅延時間に調整設定する。これにより、ボード間
の温度差等による遅延時間差の影響を相殺した高精度タ
イミング調整手段を実現する。
【０００９】
【実施例】図１に、ＩＣテストシステムにおける基準遅
延時間の校正回路の一例を示して説明する。本発明例で
は、校正回路のループ形成手段として、各ピンエレボー
ドの校正出力端６９ｎを含むループを形成させた点にあ
る。即ち、ピンエレボード６０ｎの場合の校正用ループ
は、ループ遅延時間測定部８２と、ＯＲゲート７５と、
バッファ７６と遅延素子７８ｎと、同軸ケーブル４０ｎ
と、ゲート５２ｎと、遅延素子５５ｎと、ゲート５６ｎ
と、同軸ケーブル４５とによりループを形成する。この
ループ形成で、同様にして各ボードを順次調整して校正
実施する。
【００１０】この結果、現在のボード間の温度差等に起
因するゲート５２ａ〜５２ｎと遅延素子５５ａ〜５５ｎ
とゲート５６ａ〜５６ｎの遅延時間差の影響を相殺した
高精度タイミングを実現できることとなる。
【００１１】上記実施例の説明では、校正出力端６９ｎ
をコネクタ端５４ｎにも接続した回路例で説明していた
が、図２（ａ）に示すように差動のゲート５６ｎを使用
して一方の出力端を校正出力端６９ｎに接続し、他方の
出力端をコネクタ端５４ｎに接続する回路例がある。ま
た図２（ｂ）に示すように特性の良い同一パッケージの
２つのゲートを利用して回路を構成する例があり、いず
れも同様にして実施可能である。
【００１２】また上記実施例の説明では、ＩＣテストシ
ステムを例とした場合で説明したが、複数点供給する基
準遅延時間のタイミング信号が要求される他のアプリケ
ーション（例えば信号発生器等）の装置にも適用可能で
ある。
【００１３】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。各
ボードの校正出力端６９ｎを含むループを形成させ、こ
れにより校正実施する手段とすることにより、ボード間
の温度差等に起因するボード内遅延時間差の影響を受け
ない高精度タイミングを実現する効果が得られる。
【図面の簡単な説明】
【図１】本発明の、基準タイミング信号の校正回路例で
ある。
【図２】本発明の、（ａ）差動バッファゲート５６ｎで
２分岐した校正回路図例と、（ｂ）同一特性のゲート５
６ｎで２分岐した校正回路図例である。
【図３】従来の、基準タイミング信号の校正回路例であ
る。
【符号の説明】
４０ａ〜４０ｎ、４５ 同軸ケーブル ５２ａ〜５２ｎ、５３ａ〜５３ｎ、５６ａ〜５６ｎ ゲ
ート ５４ａ〜５４ｎ コネクタ端 ５５ａ〜５５ｎ、７８ａ〜７８ｎ 遅延素子 ６０ａ〜６０ｎ ピンエレボード ６９ａ〜６９ｎ 校正出力端 ７５ ＯＲゲート ７６ バッファ ８２ ループ遅延時間測定部 ８４ 分配部 ８６ 制御部 ９０ ＴＧ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ループ遅延時間測定部を有して、複数箇
    所の校正出力端で基準遅延時間のタイミング信号の校正
    装置において、 校正出力端迄、あるいは校正出力端手前のゲート迄を含
    むループ形成回路を設け、 以上を具備していることを特徴とした基準遅延時間の校
    正装置。
  2. 【請求項２】 ループ遅延時間測定部を有して、複数箇
    所の校正出力端で基準遅延時間のタイミング信号の校正
    装置において、 校正出力端迄、あるいは校正出力端手前のゲート迄を含
    むループ形成回路を設け、 前記ループ形成によるループ時間を測定して複数箇所の
    校正出力端を同一遅延時間に調整設定する校正手段を設
    け、 以上を具備していることを特徴とした基準遅延時間の調
    整方法。
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