JPH07152594A - 制御プロセッサのリトライ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、情報処理装置において、情報処理装
置において、ＲＡＳ機能の実行等を専用に行う制御プロ
セッサの機能拡大と信頼性とを両立する共に、エラーの
リトライ処理を行うのに有効な技術を提供することを目
的とする。 【構成】情報処理装置内の他の処理系から発行された処
理要求の実行を制御するマイクロ命令を格納する制御記
憶手段３と、前記マイクロ命令を実行するマイクロ命令
実行手段４と、マイクロ命令実行手段４が実行すべきマ
イクロ命令にエラーが存在するか否かを判別すると共に
エラー部分のデータを正常なデータへ訂正するエラー検
出・訂正手段５と、訂正後のマイクロ命令を前記制御記
憶手段３に再度書き込むと共に、前記処理要求の再実行
指示を出力するリトライ制御手段６と、前記処理要求の
実行動作及び再実行動作を制御する状態制御手段７とを
備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令処理装置の備える
制御プロセッサのリトライ方式に関する。

【０００２】

【従来の技術】最近では、情報処理技術の進歩が著し
く、この進歩に伴って様々な情報処理サービスが提供さ
れるようになってきている。これにより、情報処理装置
に対して処理速度の向上と同時にＲＡＳ（Reliability
Availability Serviceability;信頼性、可用性、保守
性）機能の向上を図ることが重要な課題となってきてい
る。

【０００３】このＲＡＳを実現する方法としては、デー
タのパリティチェック、ＣＳ（Control Storage;制御記
憶装置）のＥＣＣ（Error Check and Correction;誤り
検出・訂正機能）、エラー発生時の命令リトライ等が利
用されている。

【０００４】情報処理装置には、規定の命令を実行する
機能回路に加え、上記ＲＡＳ機能の実行等を専用に行う
制御プロセッサを設け、この制御プロセッサをマイクロ
コードにより制御するものが知られている。

【０００５】制御プロセッサを用いる場合には、制御プ
ロセッサと制御プロセッサ下位の制御部との間にはコマ
ンドやデータを転送する制御バスを設けると共に、制御
部のデータをセンスするセンスバスを設けることによ
り、制御プロセッサと下位制御部とのインターフェース
回路及び制御部の回路構造を簡略化することができると
いうメリットがある（図８参照）。

【０００６】さらに、制御プロセッサをマイクロコード
で制御することにより、高度な機能を容易に実現するこ
とができる。さらに、機能の変更及び機能の追加に柔軟
に対応することができる。

【０００７】また、制御プロセッサと下位の制御部との
それぞれの動作機能について、診断用のマイクロコード
を用いることにより機能の正常性を容易に確認できる。
上記の制御プロセッサでＲＡＳ機能を実現する場合に
は、制御プロセッサに対しても高い信頼性が要求され
る。

【０００８】ここで、図９に従来の制御プロセッサのリ
カバリ回路の一例を示す。同図において、制御記憶装置
（ＣＳ）１３０のエラー検出手段としてハミングコード
チェック部２０１を用いており、このハミングコードチ
ェック部２０１は、１ワードの中の１ビットエラーと２
ビットエラーの検出を行うものである。

【０００９】ハミングコードチェック部２０１は、制御
記憶部（ＣＳ）１３０から出力されるデータを１ワード
毎に解析し、ビットエラーが存在するか否かを判別す
る。ここで、ハミングコードチェック部２０１が１ビッ
トのエラーを検出すると、エラートリガ回路（ＥＲＲ
ＴＲＩＧ）２０５は補助回路１５０へエラー検出を通知
する。補助回路１５０は、割り込み制御等の受付を停止
すると共に当該制御プロセッサ各部の動作を制御し、制
御記憶装置（ＣＳ）１３０からの読出処理を抑止する。

【００１０】このとき、ＦＡＩＬアドレスレジスタ１０
２には、ハミングコードチェック回路２０１でエラーを
検出したときのエラーアドレスを保持し、ＣＳ読み出し
レジスタ１２０でエラーを検出したときのエラーワード
を保持する。

【００１１】１ビットエラーの場合は、補助回路１５０
の制御で以下の動作を行う。エラーを検出したときのシ
ンドロームであるシンドローム２０４から、シンドロー
ム解析部２０６がハミングコードチェック回路２０１で
エラーを検出したワードのシンドローム解析を行い、エ
ラービット位置を特定する。

【００１２】次に、シンドローム解析部２０６からのエ
ラービット位置情報により、１ビットエラー訂正回路２
０２がＣＳ読み出しレジスタ１２０に保持するエラーワ
ードを訂正する。そして、訂正後のワードをワードセレ
クタ２０３を経由して、ＣＳ読み出しレジスタ１２０に
再びセットする。そして、ＦＡＩＬアドレスレジスタ１
０２に保持するエラーアドレスをＣＳアドレスレジスタ
１０１に設定して、ＣＳ読み出しレジスタ１２０の訂正
ワードを制御記憶書込みレジスタ（ＣＳＷＲ）１１０を
経由して、制御記憶装置（ＣＳ）１３０のエラー発生ア
ドレスに正常なデータを再度書き込む。この再書込処理
が終了すると、ＣＳ読み出しレジスタ１２０に、制御記
憶装置（ＣＳ）１３０のエラーを検出したアドレスから
読み出しを再開する。

【００１３】２ビットエラーを検出した場合は、前記エ
ラー訂正動作は行わず、他の処理系統にエラー発生を通
知する。図１０にリカバリ回路の他の例を示す。

【００１４】同図では、制御記憶装置（ＣＳ）を制御記
憶モジュールＡ（ＣＳモジュールＡ）１３０と制御記憶
モジュールＢ（ＣＳモジュールＢ）の二つのモジュール
にわけ、双方の制御記憶モジュールに同一のエントリア
ドレスを割り付けると共に同一のデータを書き込むよう
にしている。そして、処理要求のあったデータを読み出
す場合には、要求に含まれるエントリアドレスに基づい
て双方の制御記憶モジュールから同一のデータを読み出
す。このとき、各々の制御記憶モジュールから読み出し
たデータのパリティチェック及びコンペアチェックを行
い、双方のデータが一致した場合には処理を続行する。
一方、双方のデータが不一致の場合には、正常なモジュ
ールのデータを用いて処理を続行する。

【００１５】出力データからエラーを発生した制御記憶
モジュールにおいて、エラー発生データのエントリアド
レスには正常データを出力した制御記憶モジュールから
正常なデータを複写する。この複写は、制御プロセッサ
の処理状況に基づいた適当なタイミングで行われる。従
って、図１０に示す方法によればエラー発生時に処理を
中断する必要がなく、エラー発生による処理遅延を防止
できるというメリットがある。

【００１６】ところで、制御プロセッサの制御系統は、
制御プロセッサ内部と下位制御部との階層構造を採用し
ている。つまり制御プロセッサは、下位制御部に対して
コマンドを送信し、下位制御部は前記コマンドを解析し
て指定の処理を実行する。

【００１７】しかし、図９に示すリカバリ制御におい
て、制御プロセッサは、ＣＳのエラーを検出した時に内
部処理を抑止するが、これと同時に下位制御部の処理を
抑止することが困難である。さらに、制御プロセッサと
下位制御部間で連続データの転送を行う場合、つまり制
御プロセッサと下位制御部とを同期させて動作させる場
合にリトライが困難になるという問題がある。

【００１８】一方、図１０に示すリカバリ制御におい
て、制御記憶装置（ＣＳ）を２重構造としているため、
同一のワード数を確保するのに前記図９の方法に比べて
２倍の物量を必要とする。また、同一の物量では半数の
ワード数しか確保できず、ワードの制限により、実現可
能な機能が制限されるという問題がある。

【００１９】さらに、図９、図１０の方法では、制御プ
ロセッサ内の制御記憶装置以外のエラーに対処すること
が困難である。

【００２０】

【発明が解決しようとする課題】そこで、本発明は、前
記問題点に鑑みてなされたものであり、情報処理装置に
おいて、ＲＡＳ機能の実行等を専用に行う制御プロセッ
サの扱うマイクロ命令のワード数の増加と信頼性の向上
とを両立すると共に、制御記憶装置（ＣＳ）以外のエラ
ーのリトライ処理をするために有効な技術を提供するこ
とを課題とする。

【００２１】

【課題を解決するための手段】本発明は、前記課題を解
決するために以下のようにした。これを図１の原理図に
基づいて説明する。

【００２２】すなわち、本発明は、制御プロセッサ１
に、処理要求記憶手段２、制御記憶手段３、マイクロ命
令実行手段４、エラー検出・訂正手段５、リトライ制御
手段６、及び状態制御手段７を備えるようにした。

【００２３】上記処理要求記憶手段２は、前記情報処理
装置の他の処理系統から受けた処理要求を一旦格納する
ものであり、具体的にはレジスタを用いる。上記制御記
憶手段３は、例えば制御記憶装置（Control Storage）
であり、処理要求の処理を制御するマイクロ命令を格納
するものである。

【００２４】マイクロ命令実行手段４は、前記処理要求
の実行を制御するマイクロ命令を実行するものである。
エラー検出・訂正手段５は、制御記憶手段３から前記マ
イクロ命令実行手段４へ読み出されるマイクロ命令をワ
ード単位に検査し、エラーが存在するか否かを判別する
と共に、このマイクロ命令を正常なデータへ訂正する機
能を有している。 リトライ制御手段６は、エラー検出
・訂正手段５の訂正動作を制御し、訂正後のマイクロ命
令を制御記憶手段３に再度書き込むと共に、前記処理要
求の再実行指示を状態制御手段７へ出力するものであ
る。

【００２５】状態制御手段７は、前記各部の動作を制御
して制御プロセッサ１の動作状態を管理するものであ
る。特に、リトライ制御手段６から処理要求の再実行指
示を入力すると、制御プロセッサ１に前記処理要求を再
実行させる機能を有する。

【００２６】また、マイクロ命令実行手段４には、制御
記憶手段３から読み出したマイクロ命令を受けた時に、
このマイクロ命令が前記下位制御部８に対するものであ
るか否かを判別する機能と、前記マイクロ命令が下位制
御部８に対する命令である場合にマイクロ命令を解析し
て実行対象の下位制御部８を選択すると共に前記マイク
ロ命令を下位制御部８が処理可能なコマンド形式に変換
して選択した下位制御部８へ発行する機能とを有する。

【００２７】さらに、状態制御手段７は、当該処理要求
の実行を制御するマイクロ命令を正常に実行終了する
と、処理要求記憶手段２の内容をリセットする機能を備
えるようにしてもよい。

【００２８】また、リトライ制御手段６は、エラー検出
・訂正手段５の検出するエラー以外のハードウェアエラ
ー、あるいは下位制御部８におけるエラーを検出する
と、前記エラー発生により中断された実行プロセスの再
実行指示を状態制御手段７へ発行する機能を有する。こ
の場合、リトライ制御手段６は、状態制御手段７へ再実
行指示を発行する前に、処理要求記憶手段２の記憶内容
を参照して処理要求が更新されているか否かを判別し、
未更新であれば前記処理要求にかかる実行プロセスの再
実行指示を状態制御手段７へ発行するものとする。

【００２９】さらに、リトライ制御手段６は、エラーの
属性を識別するエラー識別情報を登録する機能を備える
ようにしてもよい。このエラー識別情報は、エラー検出
・訂正手段５がマイクロ命令中から検出したエラーであ
るか、マイクロ命令実行手段４がマイクロ命令を実行し
ている際に発生したエラーであるか、あるいは下位制御
部８が前記マイクロ命令に対応するコマンドを実行して
いる際に発生したエラーであるかを識別する情報であ
る。これらのエラー識別情報は、エラーを検出した手段
がリトライ制御手段６へ通知するものとする。そして、
リトライ制御手段６は、エラー識別情報を参照し、エラ
ーに属性に対応する処理を実行する。

【００３０】また、リトライ制御手段６には、処理要求
の実行プロセスを再実行した回数を計数するリトライカ
ウンタ６ａを備えるようにしてもよい。

【００３１】

【作用】本発明のリトライ制御方式では、制御プロセッ
サ１は、共通化した以下の処理手順を実行する。

【００３２】制御プロセッサ１では、他の処理系からの
処理要求が処理要求記憶手段２にセットされると、これ
を状態制御手段７が認識する。そして、状態制御手段７
は、当該制御プロセッサ１の各部を順次起動する。

【００３３】詳細には、制御記憶手段３を起動し、前記
処理要求の実行を制御するマイクロ命令を１ワード毎に
読み出し、マイクロ命令実行手段４へ送出する。このと
き、エラー検出・訂正手段５は、制御記憶手段３から読
み出されたマイクロ命令を１ワード毎に検査し、マイク
ロ命令中にエラーが存在するか否かを判別する。

【００３４】前記マイクロ命令中にエラーが存在しなけ
れば、すなわち前記マイクロ命令が正常なデータなら
ば、前記マイクロ命令はマイクロ命令実行手段４で実行
される。ここで、前記マイクロ命令が下位制御部８に対
するコマンドの場合には、マイクロ命令実行手段４は、
前記マイクロ命令を解析し、実行対象の下位制御部８を
選択すると共に、前記マイクロ命令を下位制御部が実行
可能なコマンド形式に変換し、変換後のコマンドを選択
した下位制御部８へ発行する。

【００３５】さらに、状態制御手段７は、当該処理要求
を正常に実行終了すると、つまり、前記処理要求の実行
を制御するマイクロ命令をマイクロ命令実行手段４ある
いは下位制御部８が正常に実行終了すると、処理要求記
憶手段２の記憶内容をリセットする。

【００３６】一方、エラー検出・訂正手段５が前記マイ
クロ命令からエラーを検出すると、リトライ制御手段６
にエラー検出を通知する。リトライ制御手段６は、エラ
ー検出・訂正手段５からエラー検出通知を受けると、制
御プロセッサ１及び下位制御部８におけるマイクロ命令
の実行を抑止し、状態制御手段７へ制御プロセッサ１の
動作停止を指示する。そして、リトライ制御手段６は、
エラー検出・訂正手段５に対して前記マイクロ命令にお
けるエラー部分の訂正を依頼すると共に、制御記憶手段
３における前記マイクロ命令の格納位置を判別する。さ
らに、リトライ制御手段６は、制御記憶手段３の前記格
納位置へアクセスし、訂正後のマイクロ命令を再度書き
込むリカバリ処理を行う。

【００３７】リカバリ処理が終了すると、リトライ制御
手段６は、処理要求記憶手段２の記憶内容がリセットさ
れているか否かを判別する。すなわち、エラー検出時に
処理を中断した処理要求が処理要求記憶手段２に記憶さ
れているか否かを判別する。処理要求記憶手段２の記憶
内容がリセットされていなければ、前記処理要求の実行
プロセスを再実行する。具体的には、リトライ制御手段
６は、前記処理要求の再実行を状態制御手段７へ指示
し、状態制御手段７は、制御プロセッサ１の各部を再起
動し、制御プロセッサ１では制御記憶手段３が前記処理
要求の実行を制御するマイクロ命令を１ワード毎に順次
読み出し、マイクロ命令実行手段４へ送出する。これに
より、マイクロ命令実行手段４は、マイクロ命令に従っ
て前記処理要求の実行プロセスを再実行することができ
る。

【００３８】一方、処理を中断した処理要求が処理要求
記憶手段２から消去されている場合、すなわち、処理要
求記憶手段２の記憶内容がリセットされている場合に
は、当該エラー発生を前記処理要求の要求元である処理
系に通知する。

【００３９】尚、マイクロ命令実行手段４及び下位制御
部８において、マイクロ命令実行中にエラーが発生する
と、このエラー発生をリトライ制御手段６へ通知する。
この場合は、上記同様に、前記処理要求の実行プロセス
を再実行する。

【００４０】また、リトライ制御手段６がリトライカウ
ンタ６ａを備えている場合には、制御プロセッサ１を再
起動する前にリトライカウンタ６ａを参照し、このカウ
ンタ値が特定値未満の場合に限り制御プロセッサ１を再
起動する。尚、カウンタ値が特定値と等しい場合には、
リトライ制御手段６は、制御プロセッサ１のプロセスリ
トライ実行不可能を判定し、エラー発生を前記処理要求
の要求元である処理系へ通知する。

【００４１】

【実施例】本発明の実施例について図面に沿って説明す
る。図２は、本実施例における制御プロセッサ９の構成
ブロック図である。

【００４２】制御プロセッサ９は、情報処理装置の他の
処理系からの処理要求をビット単位に保持する処理要求
レジスタ１０、この処理要求レジスタ１０に保持された
処理要求の実行を制御するマイクロプログラムを記憶す
る制御記憶回路（ＣＳ）１１、この制御記憶回路（Ｃ
Ｓ）１１のマイクロプログラムに従って処理要求を実行
する機能回路１２、制御記憶回路（ＣＳ）１１から機能
回路１２へ転送されるマイクロ命令を検査しエラーが存
在するか否かを検査するハミングコードチェック回路１
３、エラーの属性を識別するエラー識別情報を登録する
リトライ制御レジスタ１５、上記各部の動作を制御する
補助回路１４を備える。さらに、機能回路１２には、制
御部（１）１７と制御部（２）１８とをコントロールバ
ス及びセンサーバスにより接続している。この制御部の
数は必要に応じて定義されるものとする。

【００４３】以下、前記各部の機能について詳細に説明
する。上記の制御記憶回路（ＣＳ）１１は、本発明の制
御記憶手段を実現するものであり、書込回路１１ａ、読
出訂正回路１１ｂ、及びＣＳアドレスレジスタ（ＣＳＡ
Ｒ）１１ｃを備える。

【００４４】制御記憶回路１１は、後述する機能回路１
２が実行すべき処理を制御するマイクロプログラムを格
納し、ＲＡＭ（RAMDOM ACCESS MEMORY)で構成される。
書込回路１１ａは、ＣＳアドレスレジスタ（ＣＳＡＲ）
１１ｃの指定するアドレスへ所定のマイクロプログラム
を書き込む機能を有している。

【００４５】読出訂正回路１１ｂは、ＣＳアドレスレジ
スタ（ＣＳＡＲ）１１ｃの指定するアドレスから所定の
マイクロ命令を読み出す機能と、読み出したマイクロ命
令に１ビットのエラーが存在する場合にこのエラー部分
のデータを正常なデータへ訂正する機能とを有してい
る。

【００４６】ＣＳアドレスレジスタ（ＣＳＡＲ）１１ｃ
は、制御記憶回路（ＣＳ）１１にマイクロプログラムの
書き込み及び読み出しを行う際に使用され、制御記憶回
路（ＣＳ）１１においてアクセスすべきアドレスを指定
するものである。具体的には、当該制御プロセッサ９に
対する処理要求の受け付けを認識すると、マイクロプロ
グラムのエントリアドレスを、後述する補助回路１４の
指示にしたがって設定する。その後、補助回路１４が当
該制御プロセッサ９を起動し、当該制御プロセッサ９が
停止状態から動作状態へ状態遷移すると、読出訂正回路
１１ｂは、ＣＳアドレスレジスタ（ＣＳＡＲ）１１ｃに
設定されたエントリアドレスに従って、マイクロ命令を
読み出す。

【００４７】制御プロセッサ９の実行状態において、Ｃ
Ｓアドレスレジスタ（ＣＳＡＲ）１１ｃは、一つのマイ
クロ命令を読み出すと、設定されたエントリアドレスを
１インクリメントする。つまり、マイクロ命令の制御手
順をＣＳアドレスの増加方向に規定してある。但し、無
条件マイクロ分岐命令の場合、または条件マイクロ命令
の条件が成立した場合は、マイクロ分岐命令の指示する
分岐アドレスをＣＳアドレスレジスタ（ＣＳＡＲ）１１
ｃに設定し、処理すべきマイクロプログラムを切り替え
る。これらの動作は、制御プロセッサ９が停止状態へ状
態遷移するまで継続して行う。

【００４８】機能回路１２は、本発明のマイクロ命令実
行手段を実現する回路であり、上記の読出訂正回路１１
ｂが読み出したマイクロ命令を順次実行するものであ
る。マイクロ命令には主に以下の機能が用意される。

【００４９】命令レジスタスタック１６の二つのオペ
ランドデータ間での加算、減算、比較演算、及び論理演
算を行い、演算結果をレジスタスタック１６に格納する
演算命令 レジスタスタック１６の単一オペランドデータのシフ
トを行い、その結果をレジスタスタック１６に格納する
シフト命令 処理要求レジスタ１０、リトライ制御レジスタ１５、
及び制御部（１）１７・制御部（２）１８の各種状態フ
ラグをセンサバスでセンスし、その結果をレジスタスタ
ック１６に格納するセンス命令 処理要求レジスタ１０、リトライ制御レジスタ１５、
及び制御部（１）１７・制御部（２）１８の各種状態フ
ラグをコントロールバスによりセット／リセットするコ
ントロール命令 上記演算命令及びシフト命令の演算結果に基づいてマ
イクロ分岐を実行する条件分岐命令 無条件にマイクロ分岐を実行する無条件分岐命令 また、上記ハミングコードチェック回路１３は、制御記
憶回路（ＣＳ）１１から読み出されたマイクロ命令の正
常性を１ワード単位に検査するものである。このハミン
グコードチェック回路１３は、マイクロ命令の１ビット
エラーと２ビットエラーを検出する機能と、１ビットエ
ラー検出時にエラービットのビット位置を指摘するシン
ドロームコードを出力する機能とを有する。さらに、こ
のハミングコードチェック回路１３には、シンドローム
コードをデコードしてエラービットのビット位置情報、
すなわち訂正対象ビットのビット位置情報を読出訂正回
路１１ｂへ通知するエラー解析部１３ａを備えている。

【００５０】リトライ制御レジスタ１５は、エラー発生
時に、エラーの属性を特定するエラー識別情報を登録す
る機能と、処理要求実行プロセスのプロセスリトライを
制御する機能と、プロセスリトライの実行回数を計数す
る機能とを有する。詳細には、リカバリリクエストラッ
チ１５ａ、プロセスリトライラッチ１５ｂ、プロセスリ
トライ禁止ラッチ１５ｃ、プロセスリトライカウンタ１
５ｄから構成している（図３参照）。

【００５１】上記のリカバリリクエストラッチ１５ａ
は、マイクロ命令ワードのハミングコードチェックでの
エラー発生、当該制御プロセッサ９内の各レジスタのパ
リティエラー発生、及び制御部（１）１７・制御部
（２）１８のハードエラー発生を識別するフラグを登録
するものであり、ハミングコードチェック回路１３、制
御プロセッサ９におけるパリティエラー検出回路（図示
せず）、あるいは制御部（１）１７・制御部（２）１８
におけるハードエラー検出回路（図示せず）がセット
し、補助回路１４がリセットする。

【００５２】プロセスリトライラッチ１５ｂは、プロセ
スリトライの実行を識別するフラグを登録するものであ
り、補助回路１４がセット／リセットを行う。プロセス
リトライ禁止ラッチ１５ｃは、プロセスリトライを禁止
するフラグを登録するものであり、マイクロ命令の実行
によって機能回路１２がセットし、補助回路１４がリセ
ットする。具体的には、当該制御プロセッサ９におい
て、所定の処理要求実行プロセスをリトライする場合
に、処理要求レジスタ１０に登録されている処理要求が
不可欠であり、この処理要求レジスタ１０をマイクロプ
ログラムで更新した後ではプロセスリトライの実行が不
可能になる。このような場合に機能回路１２は、当該プ
ロセスリトライ禁止ラッチ１５ｃにプロセスリトライを
禁止するフラグをセットする。

【００５３】プロセスリトライカウンタ１５ｄは、プロ
セスのリトライ回数を計数するカウンタであり、補助回
路１４がカウンタ値のインクリメント及びリセットを行
う。レジスタスタック１６は、機能回路１２の実行結果
を格納する複数の結果レジスタ、及び実行時に参照すべ
きオペランドデータを格納する複数のオペランドレジス
タから構成される。

【００５４】補助回路１４は、本発明の状態制御手段を
実現するものであり、上記各部の動作を制御する機能を
有している。次に、本実施例における制御プロセッサ９
の動作過程について説明する。

【００５５】本実施例における制御プロセッサ９は、共
通化された以下の処理手順を実行する。通常、制御プロ
セッサ９は停止状態にあり、処理要求レジスタ１０にあ
る処理要求がセットされると起動される。起動から処理
要求実行までの動作過程を図４のフローチャート図に沿
って説明する。

【００５６】補助回路１４は、処理要求レジスタ１０に
他の処理系からの処理要求がセットされたことを認識す
ると（ステップ４０１）、制御プロセッサ９の各部を起
動する（ステップ４０２）。

【００５７】制御プロセッサ９は、補助回路１４の指示
に従ってマイクロ命令を順次実行し、マイクロプログラ
ム制御を開始する。すなわちマイクロプログラムにより
処理要求レジスタ１０をセンスし、処理要求を解析する
（ステップ４０３）。そして、処理要求により要求され
る各処理を実行する（ステップ４０４）。

【００５８】さらに制御プロセッサ９は、前記処理要求
の処理を正常に実行終了すると、処理要求レジスタ１０
の処理要求フラグをリセットする（ステップ４０５）。
そして、補助回路１４は、制御プロセッサ９を停止すべ
くマイクロ命令を実行し、当該制御プロセッサ９の動作
を停止させる（ステップ４０６）。

【００５９】次に、上記ステップ４０３、４０４、及び
４０５におけるマイクロ命令の実行過程について図５の
フローチャート図に沿って説明する。補助回路１４は、
制御プロセッサ９を起動する際に、ＣＳアドレスレジス
タ（ＣＳＡＲ）１１ｃに対して実行すべきマイクロ命令
の制御記憶回路（ＣＳ）１１におけるアドレスを指示す
る。そして、ＣＳアドレスレジスタ（ＣＳＡＲ）１１ｃ
は、前記補助回路１４の指示にしたがって実行すべきマ
イクロ命令のアドレスをセットする。制御記憶回路１１
は、ＣＳアドレスレジスタ（ＣＳＡＲ）１１ｃにセット
されたアドレスに従ってマイクロ命令を読み出す（ステ
ップ５０１）。

【００６０】制御記憶回路（ＣＳ）１１から送出された
マイクロ命令は、ハミングコードチェック回路１３によ
るエラーチェックを経て読出訂正回路１１ｂへ転送され
るこのとき、ハミングコードチェック回路１３は、制御
記憶回路（ＣＳ）１１から送出されたマイクロ命令を検
査し、マイクロ命令中にハミングコードエラーが存在す
るか否かを判別する（ステップ５０２）。そして、前記
マイクロ命令にハミングコードエラーが存在しなけれ
ば、読出訂正回路１１ｂは、当該マイクロ命令を機能回
路１２へ通知する。

【００６１】そして、機能回路１２は、当該マイクロ命
令を実行する。ただし、当該マイクロ命令が制御部
（１）１７・制御部（２）１８を実行対象とする場合に
は、当該マイクロ命令を制御部（１）１７・制御部
（２）１８に実行させる（ステップ５０３）。

【００６２】ここで、機能回路１２、あるいは制御部
（１）１７・制御部（２）１８が当該マイクロ命令を正
常に実行終了すると、補助回路１４は、ＣＳアドレスレ
ジスタ（ＣＳＡＲ）１１ｃに対してＣＳアドレスの更新
を指示し、制御プロセッサ９は次マイクロ命令の読み出
しを行う（ステップ５０５）。

【００６３】一方、前述のステップ５０２において、ハ
ミングコードチェック回路１３が前記マイクロ命令から
１ビットエラーあるいは２ビットエラーを検出すると、
補助回路１４は、制御プロセッサ９の処理を中断して前
記ハミングコードエラーのリカバリ処理を行わせる（ス
テップ５０６）。

【００６４】そして、前記ハミングコードエラーのリカ
バリ処理が終了すると、制御プロセッサ９は、前記ハミ
ングコードエラーにより中断した処理の実行プロセスを
再度実行する（ステップ５０７）。

【００６５】また、前述のステップ５０４において、機
能回路１２あるいは制御部（１）１７・制御部（２）１
８において、前記マイクロ命令の実行中にハードエラー
が発生すると、補助回路１４は制御プロセッサ９の処理
を中断し、中断した処理の実行プロセスを再度実行させ
る（ステップ５０７）。

【００６６】以上の処理において、実際のハードウェア
では、マイクロ命令実行処理と次のマイクロ命令の読み
出し処理とをオーバーラップして行い、制御プロセッサ
９の処理性能の向上を図っている。

【００６７】次に、前記ステップ５０６におけるリカバ
リ処理の処理過程について図６のフローチャート図に沿
って説明する。ここで、本実施例における制御プロセッ
サ９は、ＣＳアドレスレジスタ（ＣＳＡＲ）１１ｃにセ
ットされたＣＳアドレスをＦＡＩＬアードレジスタ（Ｆ
ＡＩＬ−ＣＳＡＲ）１３ｂが保持している。

【００６８】前述のステップ５０２において、ハミング
コードチェック回路１３は、マイクロ命令からハミング
コードエラーを検出すると、リトライ制御レジスタ１５
のリカバリリクエストラッチ１５ａにフラグをセットす
る。補助回路１４は、リカバリリクエストラッチ１５ａ
にフラグがセットされると、リカバリの対象となるマイ
クロ命令のＣＳアドレスをＦＡＩＬアドレスレジスタ
（ＦＡＩＬ−ＣＳＡＲ）１３ｂからＣＳアドレスレジス
タ（ＣＳＡＲ）１１ｃに再度セットさせる（ステップ６
０１）。

【００６９】ここで、ハミングコードチェック回路１３
のエラー解析部１３ａは、前記マイクロ命令のエラービ
ット位置情報を判別し、このエラービット位置情報を読
出訂正回路１１ｂへ通知する。

【００７０】読出訂正回路１１ｂは、ＣＳアドレスレジ
スタ（ＣＳＡＲ）１１ｃが指示するアドレスのマイクロ
命令、つまりエラーを発生したマイクロ命令を制御記憶
回路（ＣＳ）１１から読み出し、当該ハミングコードエ
ラーが１ビットエラーであるか２ビットエラーであるか
否かを判別する（ステップ６０２、６０３）。

【００７１】ここで、当該ハミングコードエラーが１ビ
ットエラーの場合に限り、読出訂正回路１１ｂは、エラ
ー解析部１３ａから通知されたエラービット位置情報に
基づいて前記マイクロ命令のエラービットを正常なビッ
トデータへ訂正する（ステップ６０４）。一方、当該ハ
ミングコードエラーが２ビットエラーの場合には訂正処
理を行わない。

【００７２】読出訂正回路１１ｂは、訂正後のマイクロ
命令を書込回路１１ａへ転送する。書込回路１１ａは、
読出訂正回路１１ｂから転送されてきたマイクロ命令を
受け取ると、ＣＳアドレスレジスタ（ＣＳＡＲ）１１ｃ
に設定されているアドレスに基づいて制御記憶回路（Ｃ
Ｓ）１１へ書込アクセスを実行する。そして、制御記憶
回路（ＣＳ）１１において、前記ＣＳアドレスに記憶さ
れているマイクロ命令を読出訂正回路１１ｂから受け取
ったマイクロ命令へ書き換える（ステップ６０５）。

【００７３】補助回路１４は、マイクロ命令の書換え処
理が終了すると、リカバリリクエストラッチ１５ａにお
いて、前記マイクロ命令のエラーに対応するエラー識別
フラグをリセットする（ステップ６０６）。以上のリカ
バリ処理を終了した後、補助回路１４は、前記マイクロ
命令のエラーにより中断した処理要求実行プロセスのリ
トライ処理を起動する。

【００７４】図７にプロセスリトライ処理における制御
プロセッサ９の動作過程を示す。補助回路１４は、プロ
セスリトライ処理を起動する際に、リトライ制御レジス
タ１５のプロセスリトライラッチ１５ｂに、プロセスリ
トライ実行状態を示すフラグをセットする（ステップ７
０１）。

【００７５】そして、補助回路１４は、プロセスリトラ
イ禁止ラッチ１５ｃの状態を参照し、プロセスリトライ
が実行可能か否かを判別する（ステップ７０２）。ここ
で、プロセスリトライ禁止ラッチ１５ｃにプロセスリト
ライ禁止フラグがセットされていなければ、補助回路１
４は、リトライ制御レジスタ１５のプロセスリトライカ
ウンタ１５ｄのカウンタ値を参照し、このカウンタ値が
特定値未満であるか否かを判別する（ステップ７０
３）。

【００７６】ここで、プロセスリトライカウンタ１５ｄ
のカウンタ値が特定値未満であれば、補助回路１４は、
プロセスリトライカウンタ１５ｄのカウンタ値を”１”
インクリメントしする（ステップ７０４）。

【００７７】次に、補助回路１４は、制御プロセッサ９
を起動し、エラー発生により中断したプロセス、すなわ
ち処理要求レジスタ１０に設定されている処理要求の実
行を制御するマイクロプログラムの実行プロセスを再起
動する（ステップ７０５）。

【００７８】以後、マイクロ命令を順次読み出し、機能
回路１２及び制御部（１）１７・制御部（２）１８にお
いて前記マイクロ命令の指示する処理を実行する。この
とき、ハミングコードチェック回路１３、制御回路９、
あるいは制御部（１）１７・制御部（２）１８において
再度エラーを検出した場合には（ステップ７０６）、当
該処理要求の実行を制御するマイクロプログラムを正常
に実行終了するまで、またはプロセスリトライカウンタ
１５ｄのカウンタ値が特定値に達するまで、上記と同様
の処理を繰り返し行う。

【００７９】そして、当該処理要求の実行を制御するマ
イクロプログラムを正常に実行終了すると、補助回路１
４は処理要求レジスタ１０の処理要求フラグをリセット
する（ステップ７０７）と共に、リトライ制御レジスタ
１５のプロセスリトライラッチ１５ｂをリセットする
（ステップ７０８）。

【００８０】さらに、補助回路１４は、制御プロセッサ
９の動作を停止させるマイクロ命令を実行し、制御プロ
セッサ９の動作を停止させる（ステップ７０９）。尚、
制御記憶回路（ＣＳ）１１の複数のワードにハミングコ
ードエラーが存在する場合でも、プロセスリトライカウ
ンタ１５ｄの機能によりプロセスリトライを行うことが
できる。

【００８１】

【発明の効果】本発明によれば、制御プロセッサにおい
て、マイクロ命令のハミングコードエラーと、制御プロ
セッサ内のハードエラー、あるいは下位制御部における
ハードエラーとに対応することができる。従って制御プ
ロセッサの取り扱うマイクロ命令のワード数の増加と信
頼性の向上とを両立することができる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本実施例における制御プロセッサの構成ブロッ
ク図

【図３】本実施例におけるリトライ制御レジスタの構成
ブロック図

【図４】制御プロセッサの処理手順を示すフローチャー
ト図

【図５】マイクロ命令の実行過程を示すフローチャート
図

【図６】リカバリ処理を示すフローチャート図

【図７】プロセスリトライ処理を示すフローチャート図

【図８】従来の制御プロセッサの構成ブロック図

【図９】従来のリカバリ回路の構成ブロック図（１）

【図１０】従来のリカバリ回路の構成ブロック図（２）

【符号の説明】

１・・制御プロセッサ ２・・処理要求記憶手段 ３・・制御記憶手段 ４・・マイクロ命令実行手段 ５・・エラー検出・訂正手段 ６・・リトライ制御手段 ６ａ・・リトライカウンタ ７・・状態制御手段 ８・・下位制御部 ９・・制御プロセッサ １０・・処理要求レジスタ １１・・制御記憶回路（ＣＳ） １１ａ・・書込回路 １１ｂ・・読出訂正回路 １１ｃ・・ＣＳアドレスレジスタ（ＣＳＡＲ） １２・・機能回路 １３・・ハミングコードチェック回路 １３ａ・・エラー解析部 １３ｂ・・ＦＡＩＬアドレスレジスタ（ＦＡＩＬ−ＣＳ
ＡＲ） １４・・補助回路 １５・・リトライ制御レジスタ １５ａ・・リカバリリクエストラッチ １５ｂ・・プロセスリトライラッチ １５ｃ・・プロセスリトライ禁止ラッチ １５ｄ・・プロセスリトライカウンタ １６・・レジスタスタック １７・・制御部（１） １８・・制御部（２）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 情報処理装置内で、各処理部に対する制
   御インターフェースを備えた下位制御部（８）を介して
   情報処理装置の保守・管理機能を実行する制御プロセッ
   サ（１）の制御方式において、 前記情報処理装置内の他の処理系から発行された処理要
   求を一時格納する処理要求記憶手段（２）と、 前記処理要求の実行を制御するマイクロ命令を格納する
   制御記憶手段（３）と、 前記処理要求に対応するマイクロ命令を実行するマイク
   ロ命令実行手段（４）と、 前記制御記憶手段（３）から前記マイクロ命令実行手段
   （４）へ読み出されるマイクロ命令を監視してエラーが
   存在するか否かを判別すると共に、エラー部分のデータ
   を正常なデータへ訂正するエラー検出・訂正手段（５）
   と、 前記エラー検出・訂正手段（５）の訂正動作を制御し、
   訂正後のマイクロ命令を前記制御記憶手段（３）へ再度
   書き込むと共に、前記処理要求の再実行指示を出力する
   リトライ制御手段（６）と、 前記処理要求の実行動作を制御すると共に、前記リトラ
   イ制御手段（６）から再実行指示が出力されたときに前
   記処理要求の再実行動作を制御する状態制御手段（７）
   とを備え、 前記状態制御手段（７）は、前記処理要求記憶手段
   （２）に所定の処理要求が書き込まれると、前記制御プ
   ロセッサ（１）を起動し、 前記制御プロセッサ（１）では、前記制御記憶手段
   （３）は、前記処理要求の実行を制御するマイクロ命令
   を前記マイクロ命令実行手段へ順次送出し、 前記エラー検出・訂正手段（５）は、前記制御記憶手段
   （３）から送出されるマイクロ命令を監視して、マイク
   ロ命令中にエラーが存在するか否かを判別し、 前記マイクロ命令中にエラーを検出した場合には、エラ
   ー発生を前記リトライ制御手段（６）へ通知し、 前記リトライ制御手段（６）は、エラー検出・訂正手段
   （５）へ前記エラー部分の訂正指示を発行すると共に、
   前記マイクロ命令の前記制御記憶手段（３）における格
   納位置を判別して訂正後のマイクロ命令を再書込した
   後、前記処理要求の実行プロセスを前記制御プロセッサ
   に再度実行させ、 前記マイクロ命令にエラーが存在しない場合には、前記
   マイクロ命令を前記マイクロ命令実行手段（４）へ転送
   し、 前記マイクロ命令実行手段（４）は、前記マイクロ命令
   に従って前記処理要求を実行することを特徴とする制御
   プロセッサのリトライ制御方式。
2. 【請求項２】 前記請求項１において、前記マイクロ命
   令実行手段（４）は、前記制御記憶手段からマイクロ命
   令を受け取った時に、前記マイクロ命令が前記下位制御
   部（８）に対する命令であるか否かを判別し、 前記マイクロ命令が前記下位制御部（８）に対する命令
   ならば、前記マイクロ命令を前記下位制御部（８）が処
   理可能なコマンド形態へ変換した後、前記下位制御部
   （８）へ発行することを特徴とする制御プロセッサのリ
   トライ制御方式。
3. 【請求項３】 前記請求項１において、前記状態制御手
   段（７）は、前記処理要求を正常に実行終了すると、前
   記処理要求記憶手段（２）の記憶内容をリセットするこ
   とを特徴とする制御プロセッサのリトライ制御方式。
4. 【請求項４】 前記請求項１において、前記リトライ制
   御手段（６）は、前記マイクロ命令実行手段（４）ある
   いは前記下位制御部（８）において、前記マイクロ命令
   の実行途中にエラーが発生すると、 前記処理要求の実行プロセスを前記制御プロセッサ
   （１）に再実行させることを特徴とする制御プロセッサ
   のリトライ制御方式。
5. 【請求項５】 前記請求項１あるいは請求項２におい
   て、前記リトライ制御手段（６）は、前記実行プロセス
   の再実行回数を計数するリトライカウンタ（６ａ）を備
   え、 前記プロセスを再実行させるときに、前記リトライカウ
   ンタ（６ａ）のカウンタ値を参照し、特定値未満であれ
   ば前記処理要求の実行プロセスを再実行させ、 前記カウンタ値が特定値と等しい場合には、前記処理系
   統へエラー発生を通知することを特徴とする制御プロセ
   ッサのリトライ制御方式。