JPH07153261A

JPH07153261A - 半導体記憶装置

Info

Publication number: JPH07153261A
Application number: JP6219183A
Authority: JP
Inventors: Kazuyasu Fujishima; 一康藤島; Yoshio Matsuda; 吉雄松田; Mikio Asakura; 幹雄朝倉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-09-13
Filing date: 1994-09-13
Publication date: 1995-06-16
Anticipated expiration: 2012-10-08
Also published as: JP2660488B2

Abstract

(57)【要約】【目的】キャッシュのヒット率を高くし、さらに、ア
クセスタイムを高速化することである。【構成】メインメモリであるＤＲＡＭメモリセルアレ
イ１と、キャッシュメモリであるＳＲＡＭメモリセルア
レイ１２とが、同じ複数列単位の複数のブロックに分割
されている。メインメモリからブロック単位で読出され
た情報は、センスアンプ部４、ブロックトランスファゲ
ート部１１、内部Ｉ／Ｏ帯４１およびウェイトランスフ
ァゲート部４２を介してＳＲＡＭメモリセルアレイ１２
に転送される。その転送において、ウェイデコーダ１４
によって、ブロック単位の情報が、ＳＲＡＭメモリセル
アレイのいずれかのブロックへ転送される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、メインメモリおよびキャッシュメモリを同一
チップ上に集積化し、それらのメモリの間での情報の転
送部分に特徴を有する半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】従来より、コンピュータシステムのコス
トパフォーマンスを向上させるために、低速で大容量、
したがって低コストのＤＲＡＭで構成したメインメモリ
と、中央演算処理装置（ＣＰＵ）との間に、高速のバッ
ファとして小容量の高速メモリを設けることがよく行な
われている。この高速のバッファは、キャッシュメモリ
と呼ばれ、ＣＰＵが必要とする可能性が高いデータのブ
ロックが、メインメモリからコピーされて記憶されてい
る。

【０００３】ＣＰＵがアクセスしようとしたＤＲＡＭの
アドレスに記憶されているデータがキャッシュメモリに
存在するときはヒットと呼ばれ、ＣＰＵが高速のキャッ
シュメモリに対してアクセスする。

【０００４】一方、ＣＰＵがアクセスしようとしたアド
レスに記憶されているデータがキャッシュメモリに存在
しないときは、キャッシュミスと呼ばれ、ＣＰＵが低速
のメインメモリにアクセスすると同時に、そのデータの
属するブロックをキャッシュメモリに転送する。

【０００５】しかしながら、このようなキャッシュメモ
リシステムは、高価な高速メモリを必要とするので、コ
ストを重視する小型のシステムでは使用することができ
なかった。そこで、従来は、汎用のＤＲＡＭが有してい
るページモードまたはスタティックコラムモードを利用
して簡易キャッシュシステムを構成していた。

【０００６】図５は、ページモードまたはスタティック
コラムモードの実行が可能な従来のＤＲＡＭ素子の基本
構成を示すブロック図である。

【０００７】図５において、メモリセルアレイ１には、
複数のワード線および複数のビット線対が互いに交差す
るように配置されており、それらの各交点にメモリセル
が設けられている。

【０００８】メモリセルアレイ１のワード線は、ワード
ドライバ２を介して行デコーダ部３に接続されている。
また、メモリセルアレイ１のビット線対は、センスアン
プ部４およびＩ／Ｏスイッチ部５を介して列デコーダ部
６に接続されている。

【０００９】行デコーダ部３には、行アドレスバッファ
７が接続され、列デコーダ部６には列アドレスバッファ
８が接続されている。これらの行アドレスバッファ７お
よび列アドレスバッファ８には、行アドレス信号ＲＡお
よび列アドレス信号ＣＡをマルチプレクスしたマルチプ
レクスアドレス信号ＭＰＸＡが与えられる。さらに、Ｉ
／Ｏスイッチ部５には、出力バッファ９および入力バッ
ファ１０が接続されている。

【００１０】図６の（Ａ），（Ｂ），（Ｃ）にそれぞれ
ＤＲＡＭの通常の読出サイクル、ページモードサイクル
およびスタティックコラムモードサイクルの動作波形図
を示す。

【００１１】図６の（Ａ）に示す通常の読出サイクルに
おいては、まず、行アドレスバッファ７が、行アドレス
ストローブ信号／ＲＡＳの降下エッジでマルチプレクス
アドレス信号ＭＰＸＡを取込んで、行アドレス信号ＲＡ
として行デコーダ部３に与える。

【００１２】行デコーダ部３は、その行アドレス信号Ｒ
Ａに応じて、複数のワード線のうち１本を選択する。こ
れにより、この選択されたワード線に接続された複数の
メモリセル内の情報が各ビット線に読出され、その情報
がセンスアンプ部４により検知、増幅される。この時点
で、１行分のメモリセルの情報がセンスアンプ部４にラ
ッチされている。

【００１３】次に、列アドレスバッファ８が、コラムア
ドレスストローブ信号／ＣＡＳの降下エッジでマルチプ
レクスアドレス信号ＭＰＸＡを取込んで、列アドレス信
号ＣＡとして列デコーダ部６に与える。

【００１４】列デコーダ部６は、その列アドレス信号Ｃ
Ａに応じて、センスアンプ部４にラッチされている１行
分の情報のうち１つを選択する。この選択された情報
は、Ｉ／Ｏスイッチ部５および出力バッファ９を介して
出力データＤ_OUTとして外部に取出される。

【００１５】この場合のアクセスタイム（／ＲＡＳタイ
ム）ｔ_RACは、ロウアドレスストローブ信号／ＲＡＳの
降下エッジから出力データＤ_OUTが有効となるまでの時
間である。また、この場合のサイクルタイムｔ_Cは、素
子がアクティブ状態となっている時間と、／ＲＡＳプリ
チャージ時間ｔ_RPとの和となり、標準的な値としては、
ｔ_RAC＝１００ｎｓの場合でｔ_C＝２００ｎｓとなって
いる。

【００１６】図６の（Ｂ）および（Ｃ）に示すページモ
ードおよびスタティックコラムモードは、同一行上のメ
モリセルを列アドレス信号ＣＡを変化させてアクセスす
るものである。

【００１７】ページモードにおいては、コラムアドレス
ストローブ信号／ＣＡＳの降下エッジで列アドレス信号
ＣＡをラッチする。スタティックコラムモードにおいて
は、スタティックＲＡＭ（ＳＲＡＭ）のように列アドレ
ス信号ＣＡの変化のみでアクセスする。

【００１８】ページモードおよびスタティックコラムモ
ードの／ＣＡＳアクセスタイムｔ_CA _Cおよびアドレスア
クセスタイムｔ_AAは、／ＲＡＳアクセスタイムｔ_RACの
ほぼ１／２の値となり、ｔ_RAC＝１００ｎｓに対して５
０ｎｓ程度となる。

【００１９】この場合、サイクルタイムも高速になり、
ページモードの場合は／ＣＡＳプリチャージ時間ｔ_CPの
値によるが、スタティックコラムモードと同様の５０ｎ
ｓ程度の値が得られている。

【００２０】図７は、図５のＤＲＡＭ素子のページモー
ドあるいはスタティックコラムモードを利用した簡易キ
ャッシュシステムの構成を示すブロック図である。ま
た、図８は、図７の簡易キャッシュシステムの動作波形
図である。

【００２１】図７において、メインメモリ２０は、１Ｍ
×１構成の８個のＤＲＡＭ素子２１により１Ｍバイトに
構成されている。この場合、行アドレス信号ＲＡと、列
アドレス信号ＣＡとは合計２０ビット（２²⁰＝１０４８
５７６＝１Ｍ）必要となる。

【００２２】アドレスマルチプレクサ２２は、１０ビッ
トの行アドレス信号ＲＡと、１０ビットの列アドレス信
号ＣＡとを２回に分けてメインメモリ２０に与えるもの
である。このアドレスマルチプレクサ２２は、２０ビッ
トのアドレス信号を受ける２０本のアドレス線Ａ₀〜Ａ
₁₉と、マルチプレクスされた１０ビットのアドレス信号
（マルチプレクスアドレス信号ＭＰＸＡ）をＤＲＡＭ素
子２１に与える１０本のアドレス線Ａ₀〜Ａ₉とを有し
ている。

【００２３】アドレスジェネレータ２３は、ＣＰＵ２４
が必要とするデータに対応するアドレス信号を発生す
る。ラッチ（ＴＡＧ）２５は、前のサイクルで選択され
たデータに対応する行アドレス信号ＲＡを保持してい
る。

【００２４】コンパレータ２６は、２０ビットのアドレ
ス信号のうち１０ビットの行アドレス信号ＲＡと、ＴＡ
Ｇ２５に保持されている行アドレス信号ＲＡＬとを比較
する。両者が一致すれば、前のサイクルと同じ行がアク
セスされた（ヒットした）ことになり、コンパレータ２
６は高レベルのキャッシュヒット（ＣａｃｈｅＨｉ
ｔ）信号ＣＨを発生する。

【００２５】ステートマシン２７は、キャッシュヒット
信号ＣＨに応答して、ロウアドレスストローブ信号／Ｒ
ＡＳを低レベルに保ったままコラムアドレスストローブ
信号／ＣＡＳをトグルするページモード制御を行なう。
それに応答して、アドレスマルチプレクサ２２は、ＤＲ
ＡＭ素子２１に列アドレス信号ＣＡを与える（図８参
照）。

【００２６】このようにヒットした場合には、ＤＲＡＭ
素子２１からアクセスタイムｔ_CACで高速に出力データ
が得られることになる。

【００２７】一方、アドレスジェネレータ２３から発生
された行アドレス信号ＲＡと、ＴＡＧ２５が保持してい
た行アドレス信号ＲＡＬとが不一致のときは、前のサイ
クルと異なる行がアクセスされた（キャッシュミスし
た）ことになる。この場合、コンパレータ２６は、高レ
ベルのキャッシュヒット信号ＣＨを発生しない。

【００２８】この場合、ステートマシン２７は、通常の
読出サイクルの／ＲＡＳおよび／ＣＡＳ制御を行ない、
アドレスマルチプレクサ２２は、行アドレス信号ＲＡお
よび列アドレス信号ＣＡを順にＤＲＡＭ素子２１に与え
る（図８参照）。

【００２９】このようにキャッシュミスした場合には、
／ＲＡＳのプリチャージから始まる通常の読出サイクル
を行ない、低速のアクセスタイムｔ_RACで出力データが
得られることになるので、ステートマシン２７は、ウエ
イト信号Ｗａｉｔを発生し、ＣＰＵ２４に待機をかけ
る。

【００３０】キャッシュミスの場合は、ＴＡＧ２５に新
しい行アドレス信号ＲＡが保持される。

【００３１】このように、図７の簡易キャッシュシステ
ムにおいては、ＤＲＡＭ素子のメモリセルアレイの１行
分（１Ｍビット素子の場合は１０２４ビット）のデータ
が１ブロックとなる。このため、図７の簡易キャッシュ
システムは、ブロックサイズが不必要に大きく、ＴＡＧ
２５に保持されるブロック数（エントリ数）が不足する
（図７のシステムでは１エントリ）ことになり、キャッ
シュのヒット率が低いという問題があった。

【００３２】なお、その他の従来例として、米国特許第
４，５７７，２９３号に開示されたような簡易キャッシ
ュシステムもある。この簡易キャッシュシステムは、１
行分のデータを保持するレジスタをメモリセルアレイ外
に設け、ヒットした場合は直接このレジスタからデータ
を取出すことによりアクセスの高速化を図ったものであ
る。

【００３３】しかしながら、この特許公報に開示された
簡易キャッシュシステムも、外部レジスタはメモリセル
アレイの１行分のデータを保持するものである。このた
め、この簡易キャッシュシステムも、ブロックサイズが
不必要に大きく、図５および図７に示す従来例と同様
に、キャッシュのヒット率が低いという問題を生じる。

【００３４】そこで提案されたのが、図９に示すキャッ
シュメモリ内蔵ＤＲＡＭ素子である。

【００３５】このＤＲＡＭ素子が図５のＤＲＡＭ素子と
異なるのは以下の点にある。すなわち、ＤＲＡＭメモリ
セルアレイ１は、そのアドレス空間上で複数のメモリセ
ルからなる複数のブロックに分割されている。図９にお
いては、４つのブロックＢ１〜Ｂ４に分割されている。

【００３６】そして、センスアンプ部４と、Ｉ／Ｏスイ
ッチ部５との間にトランスファゲート部１１およびＳＲ
ＡＭメモリセルアレイ１２が設けられ、さらに、ブロッ
クデコーダ１３およびウエイデコーダ１４が設けられて
いる。

【００３７】ブロックデコーダ１３には、ブロック数に
応じて列アドレスバッファ８から列アドレス信号ＣＡの
一部が供給されるが、その活性化はキャッシュヒット信
号ＣＨにより制御される。

【００３８】また、ウエイデコーダ１４には、ウエイア
ドレスバッファ１５を介してウエイアドレス信号ＷＡが
与えられる。ウエイデコーダ１４は、ウエイアドレス信
号ＷＡに応じてＳＲＡＭメモリセルアレイ１２のワード
線を選択駆動する。

【００３９】図１０は、図９のＤＲＡＭ素子の一部の構
成を詳細に示した図である。図１０において、センスア
ンプ部４、トランスファゲート部１１、ＳＲＡＭメモリ
セルアレイ１２、Ｉ／Ｏスイッチ部および列デコーダ部
６は、ＤＲＡＭメモリセルアレイ１の複数のビット線対
ＢＬ，／ＢＬに対応して、それぞれ複数のセンスアンプ
４０、トランスファゲート１１０、ＳＲＡＭメモリセル
１２０、Ｉ／Ｏスイッチ５０および列デコーダ６０から
なる。

【００４０】また、ＤＲＡＭメモリセルアレイ１の各ブ
ロックに対応してブロックデコーダ１３が配置されてい
る。各センスアンプ４０は、各ビット線対ＢＬ，／ＢＬ
間に接続されている。そして、各ビット線対ＢＬ，／Ｂ
Ｌは、ＮチャネルＭＯＳＦＥＴＱ１，Ｑ２からなるトラ
ンスファゲート１１０を介して、ＳＲＡＭメモリセルア
レイ１２のビット線対ＳＢＬ，／ＳＢＬに接続されてい
る。

【００４１】ＳＲＡＭメモリセルアレイ１２のビット線
対ＳＢＬ，／ＳＢＬは、ＮチャネルＭＯＳＦＥＴＱ３，
Ｑ４を介して、それぞれＩ／ＯバスＩ／Ｏ，／Ｉ／Ｏに
接続されている。

【００４２】トランスファゲート１１０のＭＯＳＦＥＴ
Ｑ１，Ｑ２のゲートには、ブロックデコーダ１３により
各ブロックごとに共通の転送信号が与えられる。また、
各Ｉ／Ｏスイッチ５０のＭＯＳＦＥＴＱ３，Ｑ４のゲー
トには、対応する列デコーダ６０によりコラム選択信号
が与えられる。

【００４３】このＤＲＡＭ素子においては、ブロックデ
コーダ１３が各ブロックに対応するトランスファゲート
１１０に転送信号を与えることにより、ＤＲＡＭメモリ
セルアレイ１からブロック単位で同一行上のデータがＳ
ＲＡＭメモリセルアレイ１２に転送される。

【００４４】ウエイデコーダ１４によりＳＲＡＭメモリ
セルアレイ１２のワード線Ｗ₁〜Ｗ _nのいずれかが選択
されると、そのワード線に接続されたＳＲＡＭメモリセ
ル１２０に記憶されたデータが各ビット線対ＳＢＬ，／
ＳＢＬ上に読出される。

【００４５】ビット線対ＳＢＬ，／ＳＢＬ上に読出され
たデータは、列デコーダ６０からＩ／Ｏスイッチ５０に
コラム選択信号が与えられることによって、Ｉ／Ｏバス
Ｉ／Ｏ，／Ｉ／Ｏに読出される。

【００４６】このＤＲＡＭ素子によると、複数列の１行
のデータを１つのデータブロックとして、異なる行上の
複数のデータブロックが複数のＳＲＡＭメモリセル１２
０に保持される上に、同一列の異なる行上のデータブロ
ックが同時にＳＲＡＭメモリセルアレイ１２上に保持さ
れる（アソシアティビティ）。

【００４７】したがって、このＳＲＡＭメモリセルアレ
イをキャッシュメモリとして利用すれば、データのエン
トリ数を増すことができ、その結果、キャッシュのヒッ
ト率を向上することができる。

【００４８】さらに、ＳＲＡＭメモリセルアレイ１２の
ワード線Ｗ₁〜Ｗ_nを非活性状態に保っておけば、ＤＲ
ＡＭメモリセルアレイ１への書込動作時およびＤＲＡＭ
メモリセルアレイ１からの読出動作時にも、キャッシュ
メモリへの転送を行なわない構成が可能となり、キャッ
シュメモリシステムへの応用に自由度が増すという利点
が生じる。

【００４９】図１１は、図９のＤＲＡＭ素子を利用した
簡易キャッシュシステムの構成を示すブロック図であ
る。

【００５０】図１１において、メインメモリ３０は、１
Ｍ×１構成の８個のＤＲＡＭ素子３１により１Ｍバイト
に構成されている。

【００５１】図１１のメモリシステムが図７のメモリシ
ステムと相違するのは、ＤＲＡＭ素子３１のブロック分
けの数およびＳＲＡＭメモリセルアレイ１２のワード線
の本数（セット数）に対応してＴＡＧ２５およびコンパ
レータ２６の数が増加している点、および、コンパレー
タ２６からの出力であるキャッシュヒット信号ＣＨおよ
びウエイアドレス信号ＷＡがＤＲＡＭ素子３１に入力さ
れている点である。ここでは、ウエイアドレス信号は２
ビットである。

【００５２】図１１の簡易キャッシュシステムの動作を
従来の簡易キャッシュシステムの説明で用いた図６の
（Ａ）〜（Ｃ）および図１２の動作波形図を参照しなが
ら説明する。

【００５３】ＴＡＧ２５には、各ブロック別に最も新し
いサイクルで選択された行に対応する行アドレスが複数
組キャッシュ用アドレスセットとして保持されている。
ここでは、ウエイアドレス信号として２ビットを考えて
いるので、４組の行アドレスが保持されている。

【００５４】したがって、ブロック数を４とすると、１
６組のアドレスセットがＴＡＧ２５に記憶されているこ
とになる。また、よく使用されるアドレスの組を固定的
にＴＡＧ２５に保持させておいてもよい。

【００５５】まず、ＣＰＵ２４が必要とするデータに対
応するアドレス信号をアドレスジェネレータ２３が発生
する。コンパレータ２６は、２０ビットのアドレス信号
のうち１０ビットの行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡのうちブロック分けに相当する複数ビット
（図９に示す例では２ビット）と、ＴＡＧ２５に保持さ
れたアドレスセットとを比較する。

【００５６】そして、両者が一致すれば、キャッシュに
ヒットしたことになり、コンパレータ２６は高レベルの
キャッシュヒット信号ＣＨおよびヒットしたブロックの
ウエイアドレス信号ＷＡを発生する。

【００５７】ステートマシン２７は、このキャッシュヒ
ット信号ＣＨに応答して、ロウアドレスストローブ信号
／ＲＡＳを低レベルに保ったままコラムアドレスストロ
ーブ信号／ＣＡＳをトグルする。そして、それに応答し
て、アドレスマルチプレクサ２２は、ＤＲＡＭ素子３１
に１０ビットの列アドレス信号ＣＡを与える（図１２参
照）。

【００５８】このとき、ＤＲＡＭ素子３１においては、
図９に示したように、キャッシュヒット信号ＣＨによる
制御により、列アドレス信号ＣＡはブロックデコーダ１
３には供給されない。

【００５９】したがって、ＤＲＡＭメモリセルアレイ１
と、ＳＲＡＭメモリセルアレイ１２とは分離された状態
を保つ。そして、ウエイアドレス信号ＷＡに対応した１
行分のＳＲＡＭメモリセル１２０から各ビット線対ＳＢ
Ｌ，／ＳＢＬ上にデータが読出される。

【００６０】また、列アドレス信号ＣＡに応じたＩ／Ｏ
スイッチ５０が、列デコーダ６０によって導通状態にさ
れる。これにより、列アドレス信号ＣＡおよびウエイア
ドレス信号ＷＡに対応するＳＲＡＭメモリセル１２０内
のデータが、Ｉ／ＯバスＩ／Ｏ，／Ｉ／Ｏおよび出力バ
ッファ９を介して出力される。このようにヒットした場
合には、ＳＲＡＭメモリセル１２０からページモードの
ようにアクセスタイムｔ_CACで高速に出力データが得ら
れることになる。

【００６１】一方、アドレスジェネレータ２３から発生
されたアドレス信号と、ＴＡＧ２５に保持されたキャッ
シュ用アドレスセットとが不一致のときは、キャッシュ
ミスしたことになり、コンパレータ２６は高レベルのキ
ャッシュヒット信号ＣＨを発生しない。

【００６２】この場合、ステートマシン２７は、通常の
読出サイクルの／ＲＡＳおよび／ＣＡＳ制御を行ない、
アドレスマルチプレクサ２２は行アドレス信号ＲＡおよ
び列アドレス信号ＣＡを順にＤＲＡＭ素子３１に供給す
る（図１２参照）。

【００６３】このようにキャッシュミスした場合には、
低速のアクセスタイムｔ_RACで出力データが得られるこ
とになるので、ステートマシン２７はウエイト信号Ｗａ
ｉｔを発生し、ＣＰＵ２４に待機をかける。

【００６４】キャッシュミスの場合は、そのときにアク
セスされたメモリセルを含むブロックのデータが、ブロ
ックデコーダ１３により導通状態とされるトランスファ
ゲート１１０を介して、ＤＲＡＭメモリセルアレイ１の
ビット線ＢＬ，／ＢＬから、ウエイアドレス信号ＷＡに
より選択されたＳＲＡＭメモリセル１２０のブロックに
一括転送される。

【００６５】これにより、このブロックのＳＲＡＭメモ
リセル１２０の記憶内容が書換えられる。また、そのブ
ロックの対応するウエイアドレス信号ＷＡに関するＴＡ
Ｇ２５には、新しいアドレスセットが保持される。

【００６６】このように、図９のＤＲＡＭ素子を用いた
簡易キャッシュシステムにおいては、キャッシュメモリ
としてのＳＲＡＭメモリセルアレイ１２に複数のブロッ
クのデータが保持される。このため、ＴＡＧ２５へのデ
ータのエントリ数を増加することが可能となり、キャッ
シュのヒット率が高くなる。

【００６７】また、ここでは、キャッシュミスした場合
に、ＤＲＡＭメモリセルアレイにアクセスすると同時に
ＳＲＡＭメモリセルアレイからなるキャッシュメモリに
データを転送する例を示した。しかし、これに限らず、
ＳＲＡＭメモリセルアレイのすべてのワード線を非選択
状態にすることで、この転送を禁止することもできる。

【００６８】同様に、ＤＲＡＭメモリセルアレイへの書
込動作の場合も、ＳＲＡＭメモリセルアレイへ転送する
か否かを選択することも可能である。なお、図１１に示
した例は、４ウエイセットアソシアティブキャッシュシ
ステムに相当する。

【００６９】しかし、この簡易キャッシュシステムにお
いては、キャッシュヒットした場合、キャッシュメモリ
としてのＳＲＡＭメモリセルアレイ１２をアクセスする
ためのアドレス信号のうちウエイアドレス信号ＷＡは、
コンパレータ２６での比較後に出力される。

【００７０】したがって、ウエイアドレス信号ＷＡのＤ
ＲＡＭ素子３１への供給が遅れるため、ＳＲＡＭメモリ
セルアレイ１２のワード線の駆動が遅れる。このため、
高速のＳＲＡＭメモリセルアレイ１２をキャッシュメモ
リとして使用できる装置でありながら、ヒット時のアク
セスタイムを高速にできないという欠点があった。

【００７１】

【発明が解決しようとする課題】以上に説明したよう
に、従来のキャッシュシステムには、キャッシュのヒッ
ト率が低いことおよびアクセスタイムが高速でないこと
等の種々の問題があった。

【００７２】この発明の目的は、キャッシュのヒット率
を高くすることが可能であり、アクセスタイムを高速化
し得る半導体記憶装置を提供することである。

【００７３】

【課題を解決するための手段】請求項１に記載の本発明
は、メインメモリ、キャッシュメモリ、転送手段および
転送制御手段を備える。

【００７４】メインメモリは、複数行および複数列に配
列され、各々が情報を記憶する複数のメモリセルを有
し、複数列単位の複数のブロックに分割されている。キ
ャッシュメモリは、複数列に配列され、各々が情報を記
憶する複数の記憶素子を有し、メインメモリの各ブロッ
クにおける複数列と同数の複数列単位の複数のブロック
に分割され、メインメモリからブロック単位で読出され
た情報をブロック単位で記憶する。

【００７５】転送手段は、メインメモリとキャッシュメ
モリとの間に接続され、メインメモリからブロック単位
で読出された情報をブロック単位でキャッシュメモリに
転送するためのものである。転送制御手段は、転送手段
がメインメモリからブロック単位で読出された情報を、
キャッシュメモリの複数のブロックのいずれかのブロッ
クに選択的に転送するように転送手段を制御するための
ものである。

【００７６】請求項２に記載の本発明は、請求項１に記
載の発明において、キャッシュメモリの複数の記憶素子
が複数行に配列されている。

【００７７】請求項３に記載の本発明は、請求項１また
は２に記載の発明において、キャッシュメモリの各記憶
素子がスタティック形メモリセルである。

【００７８】請求項４に記載の本発明は、請求項１ない
し３のいずれかに記載の発明において、転送手段が、キ
ャッシュメモリに記憶され、ブロック単位で読出された
情報をブロック単位でメインメモリに転送し、転送制御
手段が、転送手段がキャッシュメモリからブロック単位
で読出された情報を、メインメモリの複数のブロックの
いずれかのブロックに選択的に転送するように転送手段
を制御する。

【００７９】請求項５に記載の本発明は、請求項１ない
し３のいずれかに記載の発明において、転送線、複数の
メインメモリ側トランスファゲート部および複数のキャ
ッシュメモリ側トランスファゲート部を備える。

【００８０】転送線は、メインメモリの各ブロックにお
ける複数列と同数設けられる。複数のメインメモリ側ト
ランスファゲート部は、メインメモリの各ブロックに対
応して設けられ、それぞれがメインメモリの対応したブ
ロックの対応した列と複数の転送線の対応した転送線と
の間に接続されたトランスファゲートを複数有する。

【００８１】複数のキャッシュメモリ側トランスファゲ
ート部は、キャッシュメモリの各ブロックに対応して設
けられ、それぞれがキャッシュメモリの対応したブロッ
クの対応した列と複数の転送線の対応した転送線との間
に接続されたトランスファゲートを複数有する。

【００８２】請求項６に記載の本発明は、請求項１ない
し５のいずれかに記載の発明において、キャッシュメモ
リにおける複数のブロックの数と、メインメモリにおけ
る複数のブロックの数とが等しい。

【００８３】請求項７に記載の本発明は、請求項１ない
し６のいずれかに記載の発明において、メインメモリ
が、行選択手段および第１の列選択手段を含み、キャッ
シュメモリが、第２の列選択手段を含む。

【００８４】メインメモリに含まれる行選択手段は、複
数のメモリセルのうちの所定の行に配列された複数のメ
モリセルを選択するためのものである。メインメモリに
含まれる第１の列選択手段は、複数のメモリセルのうち
の所定の列に配列された複数のメモリセルを選択するた
めのものである。キャッシュメモリに含まれる第２の列
選択手段は、複数の記憶素子のうちの所定の列に配列さ
れた記憶素子を選択するためのものである。

【００８５】請求項８に記載の本発明は、請求項１ない
し６のいずれかに記載の発明において、メインメモリ
が、第１の行選択手段および第１の列選択手段を含み、
キャッシュメモリが、第２の行選択手段および第２の列
選択手段を含む。

【００８６】メインメモリに含まれる第１の行選択手段
は、複数のメモリセルのうちの所定の行に配列された複
数のメモリセルを選択するためのものである。メインメ
モリに含まれる第１の列選択手段は、複数のメモリセル
のうちの所定の列に配列された複数のメモリセルを選択
するためのものである。

【００８７】キャッシュメモリに含まれる第２の行選択
手段は、複数の記憶素子のうちの所定の行に配列された
複数の記憶素子を選択するためのものである。キャッシ
ュメモリに含まれる第２の列選択手段は、複数の記憶素
子のうちの所定の列に配列された記憶素子を選択するた
めのものである。

【００８８】請求項９に記載の本発明は、請求項８に記
載の発明において、第１の行選択手段に与えられる行ア
ドレスの入力端子と第２の行選択手段に与えられる行ア
ドレスの入力端子とは別に設けられ、第１の列選択手段
に与えられる列アドレスの入力端子と第２の列選択手段
に与えられる列アドレスの入力端子とは別に設けられ
る。

【００８９】請求項１０に記載の本発明は、請求項８ま
たは９に記載の発明において、メインメモリが、メイン
メモリの複数のブロックのいずれかのブロックを選択す
るためのブロック選択手段を含む。

【００９０】請求項１１に記載の本発明は、請求項１な
いし１０のいずれかに記載の発明において、メインメモ
リの複数のブロックのそれぞれは、半導体基板上に物理
的に固まって形成されるとともに、半導体基板上におけ
る隣接するブロック間に境界領域が設けられる。

【００９１】

【作用】請求項１に記載の本発明によれば、メインメモ
リとキャッシュメモリとは、同じ複数列単位の複数のブ
ロックに分割されている。メインメモリからブロック単
位で読出された情報は、転送手段によってブロック単位
でキャッシュメモリへ転送される。

【００９２】転送手段は転送制御手段によって制御され
る。その制御によって、メインメモリからのブロック単
位の情報は、キャッシュメモリのいずれかのブロックへ
転送される。そのように転送されたブロック単位の情報
は、ブロック単位でキャッシュメモリに記憶される。

【００９３】このように、メインメモリからブロック単
位で読出された情報がキャッシュメモリの任意のブロッ
クにブロック単位で記憶されるようにしたため、たとえ
ば、メインメモリの同一列における異なる行のブロック
単位の情報を複数組同時に、キャッシュメモリの異なる
ブロックに記憶することができる。したがって、データ
のエントリ数を増加させ得る。その結果、キャッシュの
ヒット率を向上することができ、さらに、キャッシュメ
モリのアクセスタイムを高速化することができる。

【００９４】請求項２に記載の本発明によれば、キャッ
シュメモリの複数の記憶素子が複数行に配列されている
ため、キャッシュメモリが、メモリセルからブロック単
位で読出された情報を複数の行にそれぞれブロック単位
で記憶することが可能である。

【００９５】請求項３に記載の本発明によれば、キャッ
シュメモリの複数の各記憶素子がスタティック形メモリ
セルである場合において、キャッシュのヒット率を高く
することが可能であり、さらに、アクセスタイムを高速
化することが可能である。

【００９６】請求項４に記載の本発明によれば、キャッ
シュメモリからブロック単位で読出された情報が、転送
手段によってブロック単位でメインメモリに転送され
る。その転送の際には、転送制御手段によって転送手段
が制御される。その制御によって、キャッシュメモリか
らのブロック単位の情報がメインメモリのいずれかのブ
ロックに転送される。

【００９７】このように、キャッシュメモリからブロッ
ク単位で読出された情報をメインメモリの任意のブロッ
クにブロック単位で転送することが可能である。

【００９８】請求項５に記載の本発明によれば、メイン
メモリの各ブロックにおける複数列と同数の転送線と、
複数のメインメモリ側トランスファゲート部と、複数の
キャッシュメモリ側トランスファゲート部とが含まれ
る。

【００９９】メインメモリから読出されたブロック単位
の情報がキャッシュメモリに転送される際には、その情
報が、メインメモリのブロックに対応した列からメイン
メモリ側トランスファゲート部の対応するトランスファ
ゲートを介して対応する転送線に転送される。そして、
その転送線から、情報の行先のキャッシュメモリのブロ
ックに対応する列に、キャッシュメモリ側トランスファ
ゲート部の対応するトランスファゲートを介して情報が
転送される。

【０１００】請求項６に記載の本発明によれば、ブロッ
クの数が等しいメインメモリおよびキャッシュメモリの
間でブロック単位の情報が転送される。

【０１０１】請求項７に記載の本発明によれば、メイン
メモリのメモリセルが行選択手段および第１の列選択手
段によって選択され、キャッシュメモリの記憶素子が第
２の列選択手段によって選択される。

【０１０２】請求項８に記載の本発明によれば、メイン
メモリのメモリセルが、第１の行選択手段および第１の
列選択手段によって選択され、キャッシュメモリの記憶
素子が第２の行選択手段および第２の列選択手段によっ
て選択される。

【０１０３】請求項９に記載の本発明によれば、メイン
メモリにおける第１の行選択手段と、キャッシュメモリ
における第２の行選択手段とには、異なる入力端子から
行アドレスが与えられる。メインメモリにおける第１の
列選択手段と、キャッシュメモリにおける第２の列選択
手段とには、異なる入力端子から列アドレスが与えられ
る。したがって、メインメモリのメモリセルと、キャッ
シュメモリの記憶素子とは、異なるアドレス信号によっ
て選択され得る。

【０１０４】請求項１０に記載の本発明によれば、メイ
ンメモリの複数のブロックは、ブロック選択手段によっ
ていずれかが選択される。

【０１０５】請求項１１に記載の本発明によれば、メイ
ンメモリの複数のブロックは、それぞれ半導体基板上に
物理的に固まって形成され、隣接するブロック間が境界
領域によって隔てられる。

【０１０６】

【実施例】以下、この発明の一実施例を図面を用いて説
明する。

【０１０７】図１は、この発明の一実施例によるＤＲＡ
Ｍ素子の構成を示すブロック図である。

【０１０８】この実施例は以下の点を除いて図９に示す
ＤＲＡＭ素子と同様であり、相当部分には同一の参照番
号を付し、適宜その説明を省略する。

【０１０９】図１において、メインメモリであるＤＲＡ
Ｍメモリセルアレイ１は、そのアドレス空間上で複数の
ブロックに分割されている。この実施例では、４つのブ
ロックＢＫ１〜ＢＫ４に分割されている。

【０１１０】一方、キャッシュメモリであるＳＲＡＭメ
モリセルアレイ１２は、複数列単位の複数のブロックで
ある複数のウエイに分割されている。この実施例では、
４つのウエイＡ〜Ｄに分割されている。ただし、ＤＲＡ
Ｍメモリセルアレイ１のブロック数と、ＳＲＡＭメモリ
セルアレイ１２のウエイ数とは異なっていてもよい。

【０１１１】ＤＲＡＭメモリセルアレイ１と、ＳＲＡＭ
メモリセルアレイ１２との間には、転送手段を構成す
る、センスアンプ部４、ブロックトランスファゲート部
１１、内部Ｉ／Ｏ帯４１、およびウエイトランスファゲ
ート部４２が配置されている。

【０１１２】ブロックトランスファゲート部１１は、Ｄ
ＲＡＭメモリセルアレイ１側のトランスファゲート部で
あり、ＤＲＡＭメモリセルアレイ１のいずれかのブロッ
クの１行のデータを、転送線である内部Ｉ／Ｏ帯４１に
転送するものである。

【０１１３】ブロック選択手段であるブロックデコーダ
１３は、列アドレス信号ＣＡのうちの一部（この実施例
の場合２ビット）に応答して、ＤＲＡＭメモリセルアレ
イ１のどのブロックのデータを転送するかをブロックト
ランスファゲート部１１に指令するものである。

【０１１４】ウエイトランスファゲート部４２は、ＳＲ
ＡＭメモリセルアレイ１２側のトランスファゲート部で
あり、内部Ｉ／Ｏ帯４１に転送されたデータを、ＳＲＡ
Ｍメモリセルアレイ１２のいずれかのウエイに転送する
ものである。

【０１１５】転送制御手段であるウエイデコーダ１４
は、ウエイアドレスバッファ１５を介して与えられるウ
エイアドレス信号ＷＡに応答して、内部Ｉ／Ｏ帯４１の
データを、ＳＲＡＭメモリセルアレイ１２のどのウエイ
に転送するかをウエイトランスファゲート部４２に指令
するものである。

【０１１６】ＳＲＡＭメモリセルアレイ１２には、キャ
ッシュ行デコーダ４３、キャッシュＩ／Ｏスイッチ部４
４およびキャッシュ列デコーダ４５が設けられている。

【０１１７】キャッシュ行デコーダ４３は、キャッシュ
アドレスバッファ４６から与えられるキャッシュ行アド
レス信号に応答して、ＳＲＡＭメモリセルアレイ１２の
１行を選択するものである。キャッシュ列デコーダ部４
５は、キャッシュアドレスバッファ４６から与えられる
キャッシュ列アドレス信号に応答して、各ウエイ内の１
列を選択するものである。

【０１１８】キャッシュアドレスバッファ４６は、ＤＲ
ＡＭメモリセルアレイ１に与えられる列アドレス信号Ｃ
Ａをキャッシュアドレス信号ＣＣＡとして入力し、その
一部をキャッシュ行デコーダ４３にキャッシュ行アドレ
ス信号として与え、その他をキャッシュ列デコーダ４３
にキャッシュ列アドレス信号として与えるものである。

【０１１９】キャッシュＩ／Ｏスイッチ部４４には、Ｓ
ＲＡＭメモリセルアレイ１２の各ウエイに対応する複数
のＳＲＡＭ用センスアンプ４７がそれぞれＩ／Ｏ線対Ｉ
／Ｏ _A〜Ｉ／Ｏ_Dを介して接続されている。

【０１２０】キャッシュ行デコーダ４３およびキャッシ
ュ列デコーダ部４５により各ウエイごとに選択されたＳ
ＲＡＭメモリセルアレイ１２内のデータが、それぞれ対
応するＳＲＡＭ用センスアンプ４７により検知、増幅さ
れる。

【０１２１】ウエイセレクタ４８は、ウエイアドレスバ
ッファ１５から与えられるウエイアドレス信号ＷＡに応
答して、複数のＳＲＡＭ用センスアンプ４７により与え
られたデータのうちの１つを選択して、出力バッファ９
ｂを介してキャッシュ出力データＤ_OUTとして外部に出
力するものである。

【０１２２】キャッシュ入力データＤ_INとして入力バッ
ファ１０ｂに与えられたデータをＳＲＡＭメモリセルア
レイ１２の１つのメモリセルに書込む場合は、上記と逆
の経路で行なわれる。図１においては、ＤＲＡＭメモリ
セルアレイ１のブロックＢＫ１の各行のデータＡ₁，Ｂ
₁，Ｃ₁およびＤ₁が、ＳＲＡＭメモリセルアレイ１２
の各ウエイＡ，Ｂ，ＣおよびＤの同一行にそれぞれ転送
された状態が示されている。

【０１２３】図２は、図１の一部分の構成を詳細に示す
図である。ＤＲＡＭメモリセルアレイ１の各ブロックＢ
Ｋ１〜ＢＫ４において、センスアンプ部４およびブロッ
クトランスファゲート部１１は、ｎ組のビット線対ＢＬ
₁〜ＢＬ_nに対応してそれぞれｎ個のセンスアンプ部４
０およびｎ個のブロックトランスファゲート１１０から
なる。また、内部Ｉ／Ｏ帯４１は、ｎ組のＩ／Ｏ線対Ｉ
／Ｏ₁〜Ｉ／Ｏ_nからなる。これらのブロックＢＫ１〜
ＢＫ４は、隣接するブロック間が境界領域によって隔て
られる。

【０１２４】各ブロックのビット線対ＢＬ₁〜ＢＬ
_nは、センスアンプ４０およびブロックトランスファゲ
ート１１０を介して対応するＩ／Ｏ線対Ｉ／Ｏ₁〜Ｉ／
Ｏ_nにそれぞれ接続されている。

【０１２５】一方、ＳＲＡＭメモリセルアレイ１２は、
４つのウエイに分割されている。各ウエイは、ｎ列のＳ
ＲＡＭメモリセル１２０、すなわち、ｎ組のビット線対
ＳＢＬ₁〜ＳＢＬ_nからなる。

【０１２６】各ウエイにおいて、ウエイトランスファゲ
ート部４２は、ｎ組のビット線対ＳＢＬ₁〜ＳＢＬ_nに
対応してそれぞれｎ個のウエイトランスファゲート４２
０からなる。

【０１２７】各ウエイにおけるｎ組のビット線対ＳＢＬ
₁〜ＳＢＬ_nは、それぞれウエイトランスファゲート４
２０を介して内部Ｉ／Ｏ帯４１の対応するＩ／Ｏ線対Ｉ
／Ｏ ₁〜Ｉ／Ｏ_nにそれぞれ接続されている。

【０１２８】キャッシュＩ／Ｏスイッチ部４４は、ＳＲ
ＡＭメモリセルアレイ１２の各ビット線対ＳＢＬ₁〜Ｓ
ＢＬ_nに対応する複数のキャッシュＩ／Ｏスイッチ４４
０および各ウエイに対応する４組のＩ／Ｏ線Ｉ／Ｏ_A〜
Ｉ／Ｏ_Dからなる。

【０１２９】各ウエイに属するｎ組のビット線対ＳＢＬ
₁〜ＳＢＬ_nは、それぞれキャッシュＩ／Ｏスイッチ４
４０を介して、そのウエイに対応するＩ／Ｏ線に接続さ
れている。たとえば、ウエイＣに属するビット線対ＳＢ
Ｌ₁〜ＳＢＬ_nは、すべてＩ／Ｏ線対Ｉ／Ｏ_Cに接続さ
れている。

【０１３０】また、各ウエイごとにキャッシュ列デコー
ダ部４５が設けられている。各ウエイのキャッシュ列デ
コーダ部４５は、各列に対応するｎ個のキャッシュ列デ
コーダ４５０からなる。各キャッシュ列デコーダ４５０
は、対応するキャッシュＩ／Ｏスイッチ４４０のＭＯＳ
トランジスタのゲートに接続されている。

【０１３１】図３は、図１のＤＲＡＭ素子を利用した簡
易キャッシュシステムの構成を示すブロック図である。

【０１３２】図３において、メインメモリ３０は、１Ｍ
×１構成の、８個のＤＲＡＭ素子３１により１Ｍバイト
に構成されている。

【０１３３】図３のメモリシステムが図１１のメモリシ
ステムと相違するのは、コンパレータ２６からの出力で
あるキャッシュヒット信号ＣＨの代わりに、マルチプレ
クサ２２によりマルチプレクスされる前の列アドレス信
号に相当する１０ビットのアドレス信号がキャッシュア
ドレス信号ＣＣＡとしてＤＲＡＭ素子３１に入力されて
いる点、および、キャッシュヒット信号ＣＨに応答して
ステートマシン２７が発生するデータセレクト信号ＤＳ
がデータセレクタ５１に入力されている点である。

【０１３４】データセレクタ５１は、データセレクト信
号ＤＳに応答して、ＤＲＡＭ素子３１から与えられるＤ
ＲＡＭデータＤＤまたはキャッシュデータＣＤを選択し
て出力するものである。

【０１３５】図３の簡易キャッシュシステムの動作を図
４に示す動作波形図を参照しながら説明する。

【０１３６】ＴＡＧ２５には、各ブロック別に最も新し
いサイクルで選択された行に対応する行アドレスが複数
組キャッシュ用アドレスセットして保持されている。

【０１３７】ここでは、ウエイアドレス信号ＷＡとして
２ビットを考えているので、４組の行アドレスが保持さ
れている。したがって、ブロックを４とすると、１６組
のアドレスセットがＴＡＧ２５に記憶されていることに
なる。

【０１３８】また、よく使用されるアドレスを固定的に
ＴＡＧ２５に保持させておいてもよい。その理由は、キ
ャッシュメモリの使用効率を高くするためである。それ
を図１のＤＲＡＭ素子において実現する場合は、複数の
ブロックに分割されているＳＲＡＭメモリセルアレイ１
２の一部のブロック（たとえば１つのブロック）のデー
タを固定データにすればよい。

【０１３９】まず、ＣＰＵ２４が必要とするデータに対
応するアドレス信号をアドレスジェネレータ２３が発生
する。コンパレータ２６は、２０ビットのアドレス信号
のうち１０ビットの行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡのうちブロック分けに相当する複数ビット
（図３に示す例では２ビット）と、ＴＡＧ２５に保持さ
れたアドレスセットとを比較する。

【０１４０】そして、両者が一致すればキャッシュがヒ
ットしたことになり、コンパレータ２６は、高レベルの
キャッシュヒット信号ＣＨおよびヒットしたブロックの
ウエイアドレス信号ＷＡを発生する。

【０１４１】このコンパレータ２６によるアドレス信号
の比較に先立って、キャッシュヒットすることを前提
に、ＤＲＡＭ素子３１へは１０ビットのキャッシュアド
レス信号ＣＣＡが入力され、ＳＲＡＭメモリセルの読出
動作が進行している。

【０１４２】ここでは、４ウエイを考えているので、４
ビットの読出動作が進行している。したがって、キャッ
シュにヒットしたときは、ウエイアドレス信号ＷＡが入
力されると、高速に所望のデータがキャッシュデータＣ
Ｄとしてキャッシュ出力バッファ９ｂを介して出力さ
れ、キャッシュヒット信号ＣＨに応答して発生されるデ
ータセレクト信号ＤＳによって、データセレクタ５１か
らキャッシュメモリのデータが得られることになる。

【０１４３】逆に、コンパレータ２６に入力されたアド
レス信号がＴＡＧ２５に保持されたアドレスセットと不
一致のときは、キャッシュミスしたことになり、コンパ
レータ２６はキャッシュヒット信号ＣＨを発生しない。
これにより、ＳＲＡＭメモリセルから出力されるキャッ
シュデータＣＤは無視されることになる。

【０１４４】この場合、ステートマシン２７は通常の読
出サイクルの／ＲＡＳおよび／ＣＡＳ制御を行ない、ア
ドレスマルチプレクサ２２は行アドレス信号ＲＡおよび
列アドレス信号ＣＡを順にＤＲＡＭ素子３１に供給する
（図４参照）。

【０１４５】このようにキャッシュミスした場合には、
低速のアクセスタイムｔ_RACで出力データが得られるこ
とになるので、ステートマシン２７はウエイト信号Ｗａ
ｉｔを発生し、ＣＰＵ２４に待機をかける。

【０１４６】キャッシュミスの場合は、そのときにアク
セスされたメモリセルを含むブロックのデータが、ブロ
ックデコーダ１３により導通状態とされるブロックトラ
ンスファゲート１１０を介して、内部Ｉ／Ｏ帯４１のＩ
／Ｏ線対Ｉ／Ｏ₁〜Ｉ／Ｏ_nに転送される。

【０１４７】そして、それらのデータはウエイアドレス
信号ＷＡにより選択されるウエイトランスファゲート４
２０を介してＳＲＡＭメモリセルアレイ１２の適当なウ
エイに転送され、キャッシュ行デコーダ４３により選択
された行上のＳＲＡＭメモリセル１２０の記憶内容が書
き換えられる。

【０１４８】また、そのデータのブロックの対応するウ
エイに関するＴＡＧ２５には、今回アクセスされた新し
いアドレスセットが保持される。

【０１４９】以上説明したように、上記実施例では、キ
ャッシュメモリとしてのＳＲＡＭメモリセルアレイ１２
０に複数ブロック分のデータが保持される。このため、
ＴＡＧ２５へのデータのエントリ数を増すことができ、
その結果、ヒットの確率を向上させることができ、か
つ、キャッシュメモリのアクセスタイムが高速になると
いう効果がある。

【０１５０】

【発明の効果】請求項１に記載の本発明によれば、メイ
ンメモリとキャッシュメモリとが同じ複数列単位の複数
のブロックに分割されており、メインメモリからブロッ
ク単位で読出された情報がキャッシュメモリのいずれか
の任意のブロックにブロック単位で転送されて記憶され
るようにした。

【０１５１】このため、ブロックサイズを不必要に大き
くすることなく、データのエントリ数を効率的に増加す
ることができる。その結果、キャッシュのヒット率を向
上することができ、さらに、アクセスタイムを高速にす
ることができる。

【０１５２】したがって、この発明の半導体記憶装置を
用いれば、キャッシュのヒット率が高く、高速な簡易セ
ットアソシアティブキャッシュシステムを構成すること
ができる。

【０１５３】請求項２に記載の本発明によれば、キャッ
シュメモリの複数の記憶素子が複数行に配列されている
ため、キャッシュメモリにおいて、メインメモリからブ
ロック単位で読出された情報を複数の行にそれぞれブロ
ック単位で記憶することができる。

【０１５４】請求項３に記載の本発明によれば、キャッ
シュメモリの複数の各記憶素子がスタティック形メモリ
セルである場合において、キャッシュのヒット率を高く
することができ、さらに、アクセスタイムを高速化する
ことができる。

【０１５５】請求項４に記載の本発明によれば、さら
に、キャッシュメモリからブロック単位で読出された情
報をメインメモリの任意のブロックにブロック単位で転
送することができる。

【０１５６】請求項５に記載の本発明によれば、メイン
メモリから読出されたブロック単位の情報がキャッシュ
メモリに転送される際に、情報を、メインメモリのブロ
ックに対応した列からメインメモリ側トランスファゲー
ト部の対応するトランスファゲートを介して対応する転
送線に転送することができる。そして、その転送線か
ら、情報の行先のキャッシュメモリのブロックに対応す
る列に、キャッシュメモリ側トランスファゲート部の対
応するトランスファゲートを介して情報を転送すること
ができる。

【０１５７】請求項６に記載の本発明によれば、さら
に、ブロックの数が等しいメインメモリおよびキャッシ
ュメモリの間でブロック単位の情報を転送することがで
きる。

【０１５８】請求項７に記載の本発明によれば、メイン
メモリのメモリセルを行選択手段および第１の列選択手
段によって選択することができ、キャッシュメモリの記
憶素子を第２の列選択手段によって選択することができ
る。

【０１５９】請求項８に記載の本発明によれば、さら
に、メインメモリのメモリセルを第１の行選択手段およ
び第２の列選択手段によって選択することができ、キャ
ッシュメモリの記憶素子を第２の行選択手段および第２
の列選択手段によって選択することができる。

【０１６０】請求項９に記載の本発明によれば、メイン
メモリのメモリセルと、キャッシュメモリの記憶素子と
を、異なるアドレス信号によって選択し得る。

【０１６１】請求項１０に記載の本発明によれば、さら
に、メインメモリの複数のブロックのうちのいずれかの
ブロックをブロック選択手段によって選択することがで
きる。

【０１６２】請求項１１に記載の本発明によれば、メイ
ンメモリの複数のブロックが、それぞれ半導体基板上に
物理的に固まって形成され、隣接するブロック間が境界
領域によって隔てられた構成において、請求項１ないし
１０に記載の発明の効果と同様の効果を得ることができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置の
構成を示すブロック図である。

【図２】図１の半導体記憶装置の一部分の構成を詳細
に示すブロック図である。

【図３】図１の半導体記憶装置を利用した簡易セット
アソシアティブキャッシュシステムの構成を示すブロッ
ク図である。

【図４】図３の簡易キャッシュシステムの動作波形図
である。

【図５】従来のＤＲＡＭ素子の構成を示すブロック図
である。

【図６】従来のＤＲＡＭ素子における通常の読出サイ
クル、ページモードサイクルおよびスタティックコラム
モードサイクルのそれぞれの動作波形図である。

【図７】図５のＤＲＡＭ素子を利用した簡易キャッシ
ュシステムの構成を示すブロック図である。

【図８】図７の簡易キャッシュシステムの動作波形図
である。

【図９】キャッシュメモリ内蔵ＤＲＡＭ素子の構成を
示すブロック図である。

【図１０】図９のＤＲＡＭ素子の一部分の構成を詳細
に示すブロック図である。

【図１１】図９のＤＲＡＭ素子を利用した簡易キャッ
シュシステムの構成を示すブロック図である。

【図１２】図１１の簡易キャッシュシステムの動作波
形図である。

【符号の説明】

１ＤＲＡＭメモリセルアレイ、２ワードドライバ、
３行デコーダ部、４センスアンプ部、５Ｉ／Ｏスイ
ッチ部、６列デコーダ部、１１ブロックトランスフ
ァゲート部、１２ＳＲＡＭメモリセルアレイ、１３
ブロックデコーダ、１４ウエイデコーダ、１５ウエ
イアドレスバッファ、４１内部Ｉ／Ｏ帯、４２ウエ
イトランスファゲート部、４３キャッシュ行デコー
ダ、４４キャッシュＩ／Ｏスイッチ部、４５キャッシ
ュ列デコーダ部、４８ウエイセレクタ。

Claims

【特許請求の範囲】

【請求項１】複数行および複数列に配列され、各々が
情報を記憶する複数のメモリセルを有し、複数列単位の
複数のブロックに分割されたメインメモリと、複数列に配列され、各々が情報を記憶する複数の記憶素
子を有し、前記メインメモリの各ブロックにおける複数
列と同数の複数列単位の複数のブロックに分割され、前
記メインメモリからブロック単位で読出された情報をブ
ロック単位で記憶するキャッシュメモリと、前記メインメモリと前記キャッシュメモリとの間に接続
され、前記メインメモリからブロック単位で読出された
情報をブロック単位で前記キャッシュメモリに転送する
ための転送手段と、前記転送手段が前記メインメモリからブロック単位で読
出された情報を、キャッシュメモリの複数のブロックの
いずれかのブロックに選択的に転送するように前記転送
手段を制御するための転送制御手段とを備えた、半導体
記憶装置。
【請求項２】前記キャッシュメモリの複数の記憶素子
は複数行に配列されている、請求項１記載の半導体記憶
装置。
【請求項３】前記キャッシュメモリの各記憶素子はス
タティック形メモリセルである、請求項１または請求項
２記載の半導体記憶装置。
【請求項４】前記転送手段は、前記キャッシュメモリ
に記憶され、ブロック単位で読出された情報をブロック
単位で前記メインメモリに転送し、前記転送制御手段は、前記転送手段が前記キャッシュメ
モリからブロック単位で読出された情報を、メインメモ
リの複数のブロックのいずれかのブロックに選択的に転
送するように前記転送手段を制御する、請求項１ないし
請求項３のいずれかに記載の半導体記憶装置。
【請求項５】前記転送手段は、前記メインメモリの各ブロックにおける複数列と同数の
転送線と、前記メインメモリの各ブロックに対応して設けられ、そ
れぞれが前記メインメモリの対応したブロックの対応し
た列と前記複数の転送線の対応した転送線との間に接続
されたトランスファゲートを複数有する複数のメインメ
モリ側トランスファゲート部と、前記キャッシュメモリの各ブロックに対応して設けら
れ、それぞれが前記キャッシュメモリの対応したブロッ
クの対応した列と前記複数の転送線の対応した転送線と
の間に接続されたトランスファゲートを複数有する複数
のキャッシュメモリ側トランスファゲート部とを備え
た、請求項１ないし請求項３のいずれかに記載の半導体
記憶装置。
【請求項６】前記キャッシュメモリにおける複数のブ
ロックの数と、前記メインメモリにおける複数のブロッ
クの数とが等しい、請求項１ないし請求項５のいずれか
に記載の半導体記憶装置。
【請求項７】前記メインメモリは、前記複数のメモリセルのうちの所定の行に配列された複
数のメモリセルを選択するための行選択手段と、前記複数のメモリセルのうちの所定の列に配列された複
数のメモリセルを選択するための第１の列選択手段とを
含み、前記キャッシュメモリは、前記複数の記憶素子のうちの所定の列に配列された記憶
素子を選択するための第２の列選択手段を含む、請求項
１ないし請求項６のいずれかに記載の半導体記憶装置。
【請求項８】前記メインメモリは、前記複数のメモリセルのうちの所定の行に配列された複
数のメモリセルを選択するための第１の行選択手段と、前記複数のメモリセルのうちの所定の列に配列された複
数のメモリセルを選択するための第１の列選択手段とを
含み、前記キャッシュメモリは、前記複数の記憶素子のうちの所定の行に配列された複数
の記憶素子を選択するための第２の行選択手段と、前記複数の記憶素子のうちの所定の列に配列された記憶
素子を選択するための第２の列選択手段とを含む、請求
項１ないし請求項６のいずれかに記載の半導体記憶装
置。
【請求項９】前記第１の行選択手段に与えられる行ア
ドレスの入力端子と前記第２の行選択手段に与えられる
行アドレスの入力端子とは別に設けられ、前記第１の列選択手段に与えられる列アドレスの入力端
子と前記第２の列選択手段に与えられる列アドレスの入
力端子とは別に設けられる、請求項８記載の半導体記憶
装置。
【請求項１０】前記メインメモリは、前記メインメモリの複数のブロックのいずれかのブロッ
クを選択するためのブロック選択手段を含む、請求項８
または請求項９記載の半導体記憶装置。
【請求項１１】前記メインメモリの複数のブロックの
それぞれは、半導体基板上に物理的に固まって形成され
るとともに、前記半導体基板上における隣接するブロッ
ク間に境界領域が設けられる、請求項１ないし請求項１
０のいずれかに記載の半導体記憶装置。