JPH07154229A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH07154229A JPH07154229A JP5298671A JP29867193A JPH07154229A JP H07154229 A JPH07154229 A JP H07154229A JP 5298671 A JP5298671 A JP 5298671A JP 29867193 A JP29867193 A JP 29867193A JP H07154229 A JPH07154229 A JP H07154229A
- Authority
- JP
- Japan
- Prior art keywords
- input buffer
- buffer circuit
- power supply
- nmos transistor
- potential
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】入力バッファ回路のしきい電位を任意に選定可
能にする。 【構成】一端が電源配線ＶＣＣに接続された負荷抵抗Ｒ
１と、ソースが入力端とされ、ドレインが負荷抵抗Ｒ１
の他端に接続され且つ出力端とされたｎＭＯＳトランジ
スタ１０と、電位ＶＧ出力端がｎＭＯＳトランジスタ１
０のゲートに接続された定電圧生成回路１２とを有す
る。ｎＭＯＳトランジスタ１０のしきい電圧をＶＴとす
ると、入力バッファ回路のしきい電位ＶＴＴはＶＧ−Ｖ
Ｔとなる。
能にする。 【構成】一端が電源配線ＶＣＣに接続された負荷抵抗Ｒ
１と、ソースが入力端とされ、ドレインが負荷抵抗Ｒ１
の他端に接続され且つ出力端とされたｎＭＯＳトランジ
スタ１０と、電位ＶＧ出力端がｎＭＯＳトランジスタ１
０のゲートに接続された定電圧生成回路１２とを有す
る。ｎＭＯＳトランジスタ１０のしきい電圧をＶＴとす
ると、入力バッファ回路のしきい電位ＶＴＴはＶＧ−Ｖ
Ｔとなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ回路又はＢｉ
−ＣＭＯＳ回路に用いられる入力バッファ回路に関す
る。
−ＣＭＯＳ回路に用いられる入力バッファ回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路に
用いられる従来の入力バッファ回路では、入力段に、ソ
ースが低電位側電源配線に接続されたｎＭＯＳトランジ
スタが用いられている。
用いられる従来の入力バッファ回路では、入力段に、ソ
ースが低電位側電源配線に接続されたｎＭＯＳトランジ
スタが用いられている。
【０００３】
【発明が解決しようとする課題】このｎＭＯＳトランジ
スタのしきい電圧ＶＴは、低電位側電源配線の電位を基
準として定まり、かつ、入力バッファ回路のしきい電位
がＶＴに等しくなるため、製造ばらつきによるしきい電
圧ＶＴのばらつき及び電源電圧の低電圧化により、ノイ
ズ等で回路が誤動作する原因となる。
スタのしきい電圧ＶＴは、低電位側電源配線の電位を基
準として定まり、かつ、入力バッファ回路のしきい電位
がＶＴに等しくなるため、製造ばらつきによるしきい電
圧ＶＴのばらつき及び電源電圧の低電圧化により、ノイ
ズ等で回路が誤動作する原因となる。
【０００４】本発明の目的は、このような問題点に鑑
み、しきい電位を任意に選定することができる入力バッ
ファ回路を提供することにある。
み、しきい電位を任意に選定することができる入力バッ
ファ回路を提供することにある。
【０００５】
【課題を解決するための手段及びその作用】図１は、本
発明に係る入力バッファ回路の原理構成を示す。この入
力バッファ回路は、一端が第１電源配線ＶＣＣに接続さ
れた負荷抵抗Ｒ１と、ソースが入力端とされ、ドレイン
が負荷抵抗Ｒ１の他端に接続され且つ出力端とされたｎ
ＭＯＳトランジスタ１０と、電位出力端がｎＭＯＳトラ
ンジスタ１０のゲートに接続された定電圧生成回路１２
とを有する。
発明に係る入力バッファ回路の原理構成を示す。この入
力バッファ回路は、一端が第１電源配線ＶＣＣに接続さ
れた負荷抵抗Ｒ１と、ソースが入力端とされ、ドレイン
が負荷抵抗Ｒ１の他端に接続され且つ出力端とされたｎ
ＭＯＳトランジスタ１０と、電位出力端がｎＭＯＳトラ
ンジスタ１０のゲートに接続された定電圧生成回路１２
とを有する。
【０００６】しきい電位を任意に選定することができ
る。本発明によれば、定電圧生成回路の出力電位ＶＧを
選定することにより、入力バッファ回路のしきい電位Ｖ
ＴＴ＝ＶＧ−ＶＴを、ｎＭＯＳトランジスタ１０のしき
い電圧ＶＴで制限されずに任意に選定でき、これによ
り、ｎＭＯＳトランジスタ１０のしきい電圧ＶＴに製造
ばらつきがあっても、また、低電源電圧を用いても、定
電圧生成回路の出力電位ＶＧを適当に選定することによ
り、ノイズによる誤動作を防止することが可能となる。
る。本発明によれば、定電圧生成回路の出力電位ＶＧを
選定することにより、入力バッファ回路のしきい電位Ｖ
ＴＴ＝ＶＧ−ＶＴを、ｎＭＯＳトランジスタ１０のしき
い電圧ＶＴで制限されずに任意に選定でき、これによ
り、ｎＭＯＳトランジスタ１０のしきい電圧ＶＴに製造
ばらつきがあっても、また、低電源電圧を用いても、定
電圧生成回路の出力電位ＶＧを適当に選定することによ
り、ノイズによる誤動作を防止することが可能となる。
【０００７】本発明の第１態様では、例えば図２に示す
如く、ｎＭＯＳトランジスタ１０のドレインが入力端に
接続されたＣＭＯＳインバータ１４を有する。このＣＭ
ＯＳインバータにより、その出力電位ＶＸを電源配線の
電位に近づけることができる。本発明の第２態様では、
例えば図２に示す如く、定電圧生成回路１２Ａは、一端
が第１電源配線ＶＣＣに接続された電流制限用抵抗Ｒ２
と、１つ又は順方向に直列接続された複数のダイオード
Ｄ１〜Ｄ３を有し、初段のダイオードＤ１のアノードが
電流制限用抵抗Ｒ２の他端に接続され、最終段のダイオ
ードＤ３のカソードが第１電源配線ＶＣＣより電位が低
い第２電源配線ＶＳＳに接続されたレベルシフタとを有
する。
如く、ｎＭＯＳトランジスタ１０のドレインが入力端に
接続されたＣＭＯＳインバータ１４を有する。このＣＭ
ＯＳインバータにより、その出力電位ＶＸを電源配線の
電位に近づけることができる。本発明の第２態様では、
例えば図２に示す如く、定電圧生成回路１２Ａは、一端
が第１電源配線ＶＣＣに接続された電流制限用抵抗Ｒ２
と、１つ又は順方向に直列接続された複数のダイオード
Ｄ１〜Ｄ３を有し、初段のダイオードＤ１のアノードが
電流制限用抵抗Ｒ２の他端に接続され、最終段のダイオ
ードＤ３のカソードが第１電源配線ＶＣＣより電位が低
い第２電源配線ＶＳＳに接続されたレベルシフタとを有
する。
【０００８】本発明の第３態様では、例えば図３に示す
如く、ダイオードは、ＮＰＮ型トランジスタのコレクタ
とベースとが直結されて構成されている。
如く、ダイオードは、ＮＰＮ型トランジスタのコレクタ
とベースとが直結されて構成されている。
【０００９】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図２は、第１実施例の入力バッファ回路
を示す。入力段のｎＭＯＳトランジスタ１０は、ソース
が入力端とされ、ドレインが負荷抵抗Ｒ１を介して高電
位側電源配線ＶＣＣに接続されている。この入力端の電
位をＶＩと表記する。
する。 ［第１実施例］図２は、第１実施例の入力バッファ回路
を示す。入力段のｎＭＯＳトランジスタ１０は、ソース
が入力端とされ、ドレインが負荷抵抗Ｒ１を介して高電
位側電源配線ＶＣＣに接続されている。この入力端の電
位をＶＩと表記する。
【００１０】定電圧生成回路１２Ａは、電流制限用の抵
抗Ｒ２の一端が高電位側電源配線ＶＣＣに接続され、そ
の他端がダイオードＤ１のアノードに接続され、ダイオ
ードＤ１のカソードがダイオードＤ２のアノードに接続
され、ダイオードＤ２のカソードがダイオードＤ３のア
ノードに接続され、ダイオードＤ３のカソードが低電位
側電源配線ＶＳＳに接続されている。ダイオードＤ１、
Ｄ２及びＤ３はレベルシフト用であり、ダイオードＤ１
のアノードが定電圧出力端とされ、ｎＭＯＳトランジス
タ１０のゲートに接続されている。これにより、ｎＭＯ
Ｓトランジスタ１０のゲート電位ＶＧは、約２．４Ｖと
なる。ｎＭＯＳトランジスタ１０のドレインは、出力段
のＣＭＯＳインバータ１４の入力端に接続されている。
抗Ｒ２の一端が高電位側電源配線ＶＣＣに接続され、そ
の他端がダイオードＤ１のアノードに接続され、ダイオ
ードＤ１のカソードがダイオードＤ２のアノードに接続
され、ダイオードＤ２のカソードがダイオードＤ３のア
ノードに接続され、ダイオードＤ３のカソードが低電位
側電源配線ＶＳＳに接続されている。ダイオードＤ１、
Ｄ２及びＤ３はレベルシフト用であり、ダイオードＤ１
のアノードが定電圧出力端とされ、ｎＭＯＳトランジス
タ１０のゲートに接続されている。これにより、ｎＭＯ
Ｓトランジスタ１０のゲート電位ＶＧは、約２．４Ｖと
なる。ｎＭＯＳトランジスタ１０のドレインは、出力段
のＣＭＯＳインバータ１４の入力端に接続されている。
【００１１】ＣＭＯＳインバータ１４は、その出力電位
ＶＸを約ＶＣＣ又は約ＶＳＳにするためのものであり、
ｐＭＯＳトランジスタ１６のソースが高電位側電源配線
ＶＣＣに接続され、ｎＭＯＳトランジスタ１８のソー
ス、ドレイン及びゲートがそれぞれ低電位側電源配線Ｖ
ＳＳ、ｐＭＯＳトランジスタ１６のドレイン及びｐＭＯ
Ｓトランジスタ１６のゲートに接続されている。
ＶＸを約ＶＣＣ又は約ＶＳＳにするためのものであり、
ｐＭＯＳトランジスタ１６のソースが高電位側電源配線
ＶＣＣに接続され、ｎＭＯＳトランジスタ１８のソー
ス、ドレイン及びゲートがそれぞれ低電位側電源配線Ｖ
ＳＳ、ｐＭＯＳトランジスタ１６のドレイン及びｐＭＯ
Ｓトランジスタ１６のゲートに接続されている。
【００１２】次に、上記の如く構成された本第１実施例
の動作を説明する。ｎＭＯＳトランジスタ１０のしきい
電圧をＶＴとすると、ＶＧ−ＶＩ＞ＶＴ、すなわちＶＩ
＜ＶＧ−ＶＴのときｎＭＯＳトランジスタ１０がオンに
なり、電位ＶＯが低レベル、出力電位ＶＸが高レベルと
なる。逆に、ＶＧ−ＶＩ＜ＶＴ、すなわちＶＩ＞ＶＧ−
ＶＴのときｎＭＯＳトランジスタ１０がオフになり、電
位ＶＯが高レベル、出力電位ＶＸが低レベルとなる。
の動作を説明する。ｎＭＯＳトランジスタ１０のしきい
電圧をＶＴとすると、ＶＧ−ＶＩ＞ＶＴ、すなわちＶＩ
＜ＶＧ−ＶＴのときｎＭＯＳトランジスタ１０がオンに
なり、電位ＶＯが低レベル、出力電位ＶＸが高レベルと
なる。逆に、ＶＧ−ＶＩ＜ＶＴ、すなわちＶＩ＞ＶＧ−
ＶＴのときｎＭＯＳトランジスタ１０がオフになり、電
位ＶＯが高レベル、出力電位ＶＸが低レベルとなる。
【００１３】例えば、ＶＴ＝０．８Ｖのとき、入力バッ
ファ回路のしきい電位ＶＴＴ＝ＶＧ−ＶＴは約１．６Ｖ
となる。ＶＣＣ−ＶＳＳは、例えば３．３Ｖである。本
第１実施例によれば、定電圧生成回路の出力電位ＶＧを
選定することにより、入力バッファ回路のしきい電位Ｖ
ＴＴ＝ＶＧ−ＶＴを、ｎＭＯＳトランジスタ１０のしき
い電圧ＶＴで制限されずに任意に選定できる。これによ
り、ｎＭＯＳトランジスタ１０のしきい電圧ＶＴに製造
ばらつきがあっても、また、低電源電圧を用いても、定
電圧生成回路の出力電位ＶＧを適当に選定することによ
り、ノイズによる誤動作を防止することが可能となる。
ファ回路のしきい電位ＶＴＴ＝ＶＧ−ＶＴは約１．６Ｖ
となる。ＶＣＣ−ＶＳＳは、例えば３．３Ｖである。本
第１実施例によれば、定電圧生成回路の出力電位ＶＧを
選定することにより、入力バッファ回路のしきい電位Ｖ
ＴＴ＝ＶＧ−ＶＴを、ｎＭＯＳトランジスタ１０のしき
い電圧ＶＴで制限されずに任意に選定できる。これによ
り、ｎＭＯＳトランジスタ１０のしきい電圧ＶＴに製造
ばらつきがあっても、また、低電源電圧を用いても、定
電圧生成回路の出力電位ＶＧを適当に選定することによ
り、ノイズによる誤動作を防止することが可能となる。
【００１４】［第２実施例］図３は、第２実施例の入力
バッファ回路を示す。図２と同一構成要素には、同一符
号を付してその説明を省略する。この回路では、図２に
示すダイオードＤ１、Ｄ２及びＤ３の代わりに、コレク
タとベースを短絡したＮＰＮトランジスタＱ１、Ｑ２及
びＱ３を用いた、定電圧生成回路１２Ｂを使用してい
る。他の点は、上記第１実施例と同一である。
バッファ回路を示す。図２と同一構成要素には、同一符
号を付してその説明を省略する。この回路では、図２に
示すダイオードＤ１、Ｄ２及びＤ３の代わりに、コレク
タとベースを短絡したＮＰＮトランジスタＱ１、Ｑ２及
びＱ３を用いた、定電圧生成回路１２Ｂを使用してい
る。他の点は、上記第１実施例と同一である。
【００１５】
【発明の効果】以上説明した如く、本発明に係る入力バ
ッファ回路によれば、定電圧生成回路の出力電位を選定
することにより、入力バッファ回路のしきい電位を、ｎ
ＭＯＳトランジスタのしきい電圧で制限されずに任意に
選定でき、これにより、ｎＭＯＳトランジスタのしきい
電圧に製造ばらつきがあっても、また、低電源電圧を用
いても、定電圧生成回路の出力電位を適当に選定するこ
とにより、ノイズによる誤動作を防止することが可能と
なるという効果を奏する。
ッファ回路によれば、定電圧生成回路の出力電位を選定
することにより、入力バッファ回路のしきい電位を、ｎ
ＭＯＳトランジスタのしきい電圧で制限されずに任意に
選定でき、これにより、ｎＭＯＳトランジスタのしきい
電圧に製造ばらつきがあっても、また、低電源電圧を用
いても、定電圧生成回路の出力電位を適当に選定するこ
とにより、ノイズによる誤動作を防止することが可能と
なるという効果を奏する。
【図１】本発明に係る入力バッファ回路の原理構成図で
ある。
ある。
【図２】本発明の第１実施例の入力バッファ回路を示す
図である。
図である。
【図３】本発明の第２実施例の入力バッファ回路を示す
図である。
図である。
１０、１８ ｎＭＯＳトランジスタ １２、１２Ａ、１２Ｂ 定電圧生成回路 １４ ＣＭＯＳインバータ １６ ｐＭＯＳトランジスタ
Claims (4)
- 【請求項１】 一端が第１電源配線（ＶＣＣ）に接続さ
れた負荷抵抗（Ｒ１）と、 ソースが入力端とされ、ドレインが該負荷抵抗の他端に
接続され且つ出力端とされたｎＭＯＳトランジスタ（１
０）と、 電位出力端が該ｎＭＯＳトランジスタのゲートに接続さ
れた定電圧生成回路（１２）と、 を有することを特徴とする入力バッファ回路。 - 【請求項２】 前記ｎＭＯＳトランジスタ（１０）のド
レインが入力端に接続されたＣＭＯＳインバータ（１
４）を有することを特徴とする請求項１記載の入力バッ
ファ回路 - 【請求項３】 前記定電圧生成回路は、 一端が前記第１電源配線（ＶＣＣ）に接続された電流制
限用抵抗（Ｒ２）と、 １つ又は順方向に直列接続された複数のダイオード（Ｄ
１〜Ｄ３）を有し、初段の該ダイオードのアノードが該
電流制限用抵抗の他端に接続され、最終段の該ダイオー
ドのカソードが該第１電源配線より電位が低い第２電源
配線（ＶＳＳ）に接続されたレベルシフタと、 を有することを特徴とする請求項１又は２記載の入力バ
ッファ回路。 - 【請求項４】 前記ダイオード（Ｄ１〜Ｄ３）は、ＮＰ
Ｎ型トランジスタ（Ｑ１〜Ｑ３）のコレクタとベースと
が直結されて構成されていることを特徴とする請求項３
記載の入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298671A JPH07154229A (ja) | 1993-11-29 | 1993-11-29 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298671A JPH07154229A (ja) | 1993-11-29 | 1993-11-29 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154229A true JPH07154229A (ja) | 1995-06-16 |
Family
ID=17862765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298671A Pending JPH07154229A (ja) | 1993-11-29 | 1993-11-29 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
-
1993
- 1993-11-29 JP JP5298671A patent/JPH07154229A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030804 |