JPH07154258A - Ａ／ｄコンバータをテストする方法と装置 - Google Patents
Ａ／ｄコンバータをテストする方法と装置Info
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- JPH07154258A JPH07154258A JP6168604A JP16860494A JPH07154258A JP H07154258 A JPH07154258 A JP H07154258A JP 6168604 A JP6168604 A JP 6168604A JP 16860494 A JP16860494 A JP 16860494A JP H07154258 A JPH07154258 A JP H07154258A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/109—Measuring or testing for DC performance, i.e. static testing
-
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-
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Abstract
(57)【要約】
【目的】 Ａ／Ｄコンバータに内蔵され、自己テストが
可能で、全てのコードが生成されているか否かのテスト
装置、及び方法を提供する。 【構成】 本発明のＡ／Ｄコンバータのテスト装置のテ
スト方法は、このＡ／Ｄコンバータに、Ａ／Ｄコンバー
タが適切に動作しているときには、テスト用に全てのコ
ードの個別の一つを生成するように変化する電圧を印加
する。Ａ／Ｄコンバータの出力は、カウンタの出力と比
較される。このカウンタの出力は、Ａ／Ｄコンバータの
出力コードが、カウンタのカウントに等しいとき毎に、
そのカウントを単純に増分するように、動作する。その
入力電圧の、各値において、Ａ／Ｄコンバータは適切に
動作していると、その異なるコードの対応する一つを生
成する。かくして、カウンタのカウントが所定のカウン
ト（ｎビット幅のＡ／Ｄコンバータに置いては、２n−
１）を所定の期間内に超えると、Ａ／Ｄコンバータは、
その全てのコードを生成し、それゆえに適切に機能して
いることになる。
可能で、全てのコードが生成されているか否かのテスト
装置、及び方法を提供する。 【構成】 本発明のＡ／Ｄコンバータのテスト装置のテ
スト方法は、このＡ／Ｄコンバータに、Ａ／Ｄコンバー
タが適切に動作しているときには、テスト用に全てのコ
ードの個別の一つを生成するように変化する電圧を印加
する。Ａ／Ｄコンバータの出力は、カウンタの出力と比
較される。このカウンタの出力は、Ａ／Ｄコンバータの
出力コードが、カウンタのカウントに等しいとき毎に、
そのカウントを単純に増分するように、動作する。その
入力電圧の、各値において、Ａ／Ｄコンバータは適切に
動作していると、その異なるコードの対応する一つを生
成する。かくして、カウンタのカウントが所定のカウン
ト（ｎビット幅のＡ／Ｄコンバータに置いては、２n−
１）を所定の期間内に超えると、Ａ／Ｄコンバータは、
その全てのコードを生成し、それゆえに適切に機能して
いることになる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログからデジタル
へのＡ／Ｄ変換装置、すなわち、Ａ／Ｄ変換装置のよう
な素子により、生成される全てのコードの存在を検知す
るテスト装置と、テスト方法に関する。
へのＡ／Ｄ変換装置、すなわち、Ａ／Ｄ変換装置のよう
な素子により、生成される全てのコードの存在を検知す
るテスト装置と、テスト方法に関する。
【０００２】
【従来の技術】データ処理、通信技術のような、電子シ
ステムにおいては、デジタル回路がアナログ回路に取っ
て代わりつつある。このようなデジタルシステムにおい
ても、ときどきアナログ信号を処理する必要がある。例
えば、アナログビデオ信号、又は、アナログ音声信号
で、それらの電圧は、０からＶボルトまで変化する。電
子システム内のデジタル回路による処理を容易にするた
めに、アナログ回路は、Ａ／Ｄ変換装置により、デジタ
ル信号に変換されて、所定の時点でのアナログ信号の振
幅に対応するデジタルワード（すなわち、コード）を生
成する。このアナログ信号を、より適切に近似するため
に、Ａ／Ｄコンバータは、アナログ信号を周期的にサン
プリングする。このようなＡ／Ｄコンバータは、公知で
ある。
ステムにおいては、デジタル回路がアナログ回路に取っ
て代わりつつある。このようなデジタルシステムにおい
ても、ときどきアナログ信号を処理する必要がある。例
えば、アナログビデオ信号、又は、アナログ音声信号
で、それらの電圧は、０からＶボルトまで変化する。電
子システム内のデジタル回路による処理を容易にするた
めに、アナログ回路は、Ａ／Ｄ変換装置により、デジタ
ル信号に変換されて、所定の時点でのアナログ信号の振
幅に対応するデジタルワード（すなわち、コード）を生
成する。このアナログ信号を、より適切に近似するため
に、Ａ／Ｄコンバータは、アナログ信号を周期的にサン
プリングする。このようなＡ／Ｄコンバータは、公知で
ある。
【０００３】このＡ／Ｄコンバータの機能は、全てのコ
ード（すなわち、ｎビット幅のＡ／Ｄコンバータに対し
ては、２nのコードの全て）を生成できる能力に依存し
ている。言い替えると、このＡ／Ｄコンバータは０から
Ｖボルトまでの、アナログ電圧を、それに対応するデジ
タルコードに変換することができる。特定のアナログ電
圧を、対応するデジタルコードに、変換することができ
ないと、Ａ／Ｄコンバータの動作に影響を及ぼすエラー
となる。
ード（すなわち、ｎビット幅のＡ／Ｄコンバータに対し
ては、２nのコードの全て）を生成できる能力に依存し
ている。言い替えると、このＡ／Ｄコンバータは０から
Ｖボルトまでの、アナログ電圧を、それに対応するデジ
タルコードに変換することができる。特定のアナログ電
圧を、対応するデジタルコードに、変換することができ
ないと、Ａ／Ｄコンバータの動作に影響を及ぼすエラー
となる。
【０００４】
【発明が解決しようとする課題】今日まで、Ａ／Ｄコン
バータが、全てのコードを生成できるか否かを、内臓型
で自己テスト可能な装置は、存在しない。従って、本発
明の目的は、Ａ／Ｄコンバータに内蔵され、自己テスト
が可能で、全てのコードが生成されているか否かのテス
ト装置、及び方法を提供する。
バータが、全てのコードを生成できるか否かを、内臓型
で自己テスト可能な装置は、存在しない。従って、本発
明の目的は、Ａ／Ｄコンバータに内蔵され、自己テスト
が可能で、全てのコードが生成されているか否かのテス
ト装置、及び方法を提供する。
【０００５】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タのテスト装置は、Ａ／Ｄコンバータ内に内蔵され、自
己テストが可能なものである。本発明のＡ／Ｄコンバー
タのテスト方法は、このＡ／Ｄコンバータに、Ａ／Ｄコ
ンバータが適切に動作しているときには、テスト用に全
てのコードの個別の一つを生成するように変化する電圧
を印加する。言い替えると、入力電圧は０からＶボルト
にまで変化し、この電圧は、Ａ／Ｄコンバータが少なく
とも１回、そのコードの各々を生成させるような値の一
つを取る。Ａ／Ｄコンバータの出力は、カウンタの出力
と比較される。このカウンタの出力はＡ／Ｄコンバータ
の出力コードが、カウンタのカウントに等しいときごと
に、そのカウントを単純に増分するように、動作するも
のである。その入力電圧の、各値において、Ａ／Ｄコン
バータは適切に動作していると、その異なるコードの対
応する一つを生成する。前述したように、このカウンタ
は、Ａ／Ｄコンバータのコードがカウンタのカウントに
等しいときのみ、増分する。かくして、カウンタのカウ
ントが所定のカウント（ｎビット幅のＡ／Ｄコンバータ
においては、２n−１）を所定の期間内に超えると、Ａ
／Ｄコンバータは、その全てのコードを生成し、それゆ
えに適切に機能していることになる。本発明の実施に必
要な要素（すなわち比較器とカウンタ）は、Ａ／Ｄコン
バータ内にパッケージされる。かくして、このＡ／Ｄコ
ンバータは内臓型で、自己テスト可能なテスト装置を有
する。
タのテスト装置は、Ａ／Ｄコンバータ内に内蔵され、自
己テストが可能なものである。本発明のＡ／Ｄコンバー
タのテスト方法は、このＡ／Ｄコンバータに、Ａ／Ｄコ
ンバータが適切に動作しているときには、テスト用に全
てのコードの個別の一つを生成するように変化する電圧
を印加する。言い替えると、入力電圧は０からＶボルト
にまで変化し、この電圧は、Ａ／Ｄコンバータが少なく
とも１回、そのコードの各々を生成させるような値の一
つを取る。Ａ／Ｄコンバータの出力は、カウンタの出力
と比較される。このカウンタの出力はＡ／Ｄコンバータ
の出力コードが、カウンタのカウントに等しいときごと
に、そのカウントを単純に増分するように、動作するも
のである。その入力電圧の、各値において、Ａ／Ｄコン
バータは適切に動作していると、その異なるコードの対
応する一つを生成する。前述したように、このカウンタ
は、Ａ／Ｄコンバータのコードがカウンタのカウントに
等しいときのみ、増分する。かくして、カウンタのカウ
ントが所定のカウント（ｎビット幅のＡ／Ｄコンバータ
においては、２n−１）を所定の期間内に超えると、Ａ
／Ｄコンバータは、その全てのコードを生成し、それゆ
えに適切に機能していることになる。本発明の実施に必
要な要素（すなわち比較器とカウンタ）は、Ａ／Ｄコン
バータ内にパッケージされる。かくして、このＡ／Ｄコ
ンバータは内臓型で、自己テスト可能なテスト装置を有
する。
【０００６】
【実施例】図１において、本発明の装置１０は、ｎビッ
ト幅のＡ／Ｄコンバータ１２（あるいは、ｎビット幅の
コードを生成する同様の装置）をテストして、このＡ／
Ｄコンバータ１２が全て可能なコードを生成できるか否
かを検査する。本発明の装置１０は、０ボルトからＶボ
ルトまで変化するアナログ電圧Ｖtを生成する電圧源１
４を有する。この電圧Ｖtは、Ａ／Ｄコンバータ１２が
正常に動作しているときに、所定の間、テスト用に可能
なコードを生成するように変化する。例えば、電圧源１
４は、電圧Ｖtが、鋸波形状を有するよう形成される。
別法として、電圧源１４は、白色ノイズ生成器でも良
い。必要なこととしては、電圧Ｖtは、０ボルトからＶ
ボルトまで変化して、Ａ／Ｄコンバータ１２の対応する
コードにマッチングするアナログ電圧が、所定の間隔で
生成できるもので有れば良い。
ト幅のＡ／Ｄコンバータ１２（あるいは、ｎビット幅の
コードを生成する同様の装置）をテストして、このＡ／
Ｄコンバータ１２が全て可能なコードを生成できるか否
かを検査する。本発明の装置１０は、０ボルトからＶボ
ルトまで変化するアナログ電圧Ｖtを生成する電圧源１
４を有する。この電圧Ｖtは、Ａ／Ｄコンバータ１２が
正常に動作しているときに、所定の間、テスト用に可能
なコードを生成するように変化する。例えば、電圧源１
４は、電圧Ｖtが、鋸波形状を有するよう形成される。
別法として、電圧源１４は、白色ノイズ生成器でも良
い。必要なこととしては、電圧Ｖtは、０ボルトからＶ
ボルトまで変化して、Ａ／Ｄコンバータ１２の対応する
コードにマッチングするアナログ電圧が、所定の間隔で
生成できるもので有れば良い。
【０００７】多重化装置１６は、自己テスト期間以外の
間すなわち、正常動作中、電圧源１４からの出力電圧Ｖ
tと、Ａ／Ｄコンバータ１２に通常供給されるアナログ
信号Ｋとを多重化する。この多重化装置１６は、信号Ｍ
ＵＸにより、制御されて、テスト期間中、Ａ／Ｄコンバ
ータ１２は、電圧Ｖtが供給される。逆に、非テスト期
間中は、Ａ／Ｄコンバータ１２には、信号Ｋが供給され
る。
間すなわち、正常動作中、電圧源１４からの出力電圧Ｖ
tと、Ａ／Ｄコンバータ１２に通常供給されるアナログ
信号Ｋとを多重化する。この多重化装置１６は、信号Ｍ
ＵＸにより、制御されて、テスト期間中、Ａ／Ｄコンバ
ータ１２は、電圧Ｖtが供給される。逆に、非テスト期
間中は、Ａ／Ｄコンバータ１２には、信号Ｋが供給され
る。
【０００８】Ａ／Ｄコンバータ１２の出力は、ｎビット
幅の比較器１８の第一入力Ａ（０，ｎ−１）に接続さ
れ、この比較器１８は、その第一入力で受信された、Ａ
／Ｄコンバータのコードと、その第２入力Ｂ（０，ｎ−
１）で受信されたコードとを比較する。入力Ａ（０，ｎ
−１）とＢ（０，ｎ−１）で受信されたコードが等しい
ときには、比較器１８は、その出力ＥＱに論理ハイ、す
なわち１レベルの信号を生成する。その入力Ａ（０，ｎ
−１）とＢ（０，ｎ−１）での信号が等しくない場合に
は、比較器１８は、その出力ＥＱに論理ロウ、すなわち
０レベルの信号を生成する。
幅の比較器１８の第一入力Ａ（０，ｎ−１）に接続さ
れ、この比較器１８は、その第一入力で受信された、Ａ
／Ｄコンバータのコードと、その第２入力Ｂ（０，ｎ−
１）で受信されたコードとを比較する。入力Ａ（０，ｎ
−１）とＢ（０，ｎ−１）で受信されたコードが等しい
ときには、比較器１８は、その出力ＥＱに論理ハイ、す
なわち１レベルの信号を生成する。その入力Ａ（０，ｎ
−１）とＢ（０，ｎ−１）での信号が等しくない場合に
は、比較器１８は、その出力ＥＱに論理ロウ、すなわち
０レベルの信号を生成する。
【０００９】比較器１８の出力ＥＱは、増分カウンタ２
０の増分入力ＩＮＣに接続される。このＩＮＣ入力にお
ける信号が、論理ハイ、すなわち１レベルである間、増
分カウンタ２０は、増分カウンタ２０のクロック入力図
示せずに入力される周期クロック信号ごとにそのカウン
トを連続的に増分し変化する増分カウンタ２０のＩＮＣ
入力における信号が、論理ハイ、すなわち１レベルでな
いときには、増分カウンタ２０は、カウントしない。増
分カウンタ２０が、ｎビット１１１．．．１n- 1までカ
ウントアップすると、その後、クロック信号の次の変化
時に、増分カウンタ２０は、その桁上げ出力桁上げ出力
に論理ハイ、すなわち１レベルの信号ビットを生成す
る。増分カウンタ２０のカウントは、その出力Ｑ（０，
ｎ−１）にあらわれ、比較器１８の第２入力Ｂ（０，ｎ
−１）に入力される。
０の増分入力ＩＮＣに接続される。このＩＮＣ入力にお
ける信号が、論理ハイ、すなわち１レベルである間、増
分カウンタ２０は、増分カウンタ２０のクロック入力図
示せずに入力される周期クロック信号ごとにそのカウン
トを連続的に増分し変化する増分カウンタ２０のＩＮＣ
入力における信号が、論理ハイ、すなわち１レベルでな
いときには、増分カウンタ２０は、カウントしない。増
分カウンタ２０が、ｎビット１１１．．．１n- 1までカ
ウントアップすると、その後、クロック信号の次の変化
時に、増分カウンタ２０は、その桁上げ出力桁上げ出力
に論理ハイ、すなわち１レベルの信号ビットを生成す
る。増分カウンタ２０のカウントは、その出力Ｑ（０，
ｎ−１）にあらわれ、比較器１８の第２入力Ｂ（０，ｎ
−１）に入力される。
【００１０】増分カウンタ２０に供給されるクロック信
号は、Ａ／Ｄコンバータ１２のクロック信号と同期し
て、Ａ／Ｄコンバータ１２と増分カウンタ２０との間の
同期をはずさないようにしている。Ａ／Ｄコンバータ１
２と増分カウンタ２０との間の、完全な同期を確保する
ために、Ａ／Ｄコンバータ１２により生成されるデータ
リレイ（deta realy：ＤＲ）を用いて、アナログ電圧
が、対応するデジタルコードに、完全に変換したか否か
の指示を提供することができる。この点に関しては、Ａ
ＮＤゲート２２点線で表示が具備されて、比較器１８の
出力信号と、遅延ゲート２３により遅延されたＡ／Ｄコ
ンバータ１２からのＤＲ信号点線で表示とのＡＮＤをと
おって、比較器１８の出力信号のかわりに、増分カウン
タ２０のＩＮＣ入力に供給される信号が得られる。Ａ／
Ｄコンバータ１２が、その出力点で、デジタルコードを
生成する論理ハイ、すなわち１レベルのＤＲ信号により
あらわされるとし、かつ、比較器１８が、Ａ／Ｄコンバ
ータ１２から新たに生成されたコードが、増分カウンタ
２０のカウントと等しいと決定すると、ＡＮＤゲート２
２は、その出力点に、論理ハイ、すなわち１レベルの信
号を生成して、増分カウンタ２０が、そのクロック信号
の次の変化時点において、増分するようにする。そのＩ
ＮＣ入力の信号が、論理ロウ、すなわち０レベルにある
間は、増分カウンタ２０は、カウントするのを中止して
いる。
号は、Ａ／Ｄコンバータ１２のクロック信号と同期し
て、Ａ／Ｄコンバータ１２と増分カウンタ２０との間の
同期をはずさないようにしている。Ａ／Ｄコンバータ１
２と増分カウンタ２０との間の、完全な同期を確保する
ために、Ａ／Ｄコンバータ１２により生成されるデータ
リレイ（deta realy：ＤＲ）を用いて、アナログ電圧
が、対応するデジタルコードに、完全に変換したか否か
の指示を提供することができる。この点に関しては、Ａ
ＮＤゲート２２点線で表示が具備されて、比較器１８の
出力信号と、遅延ゲート２３により遅延されたＡ／Ｄコ
ンバータ１２からのＤＲ信号点線で表示とのＡＮＤをと
おって、比較器１８の出力信号のかわりに、増分カウン
タ２０のＩＮＣ入力に供給される信号が得られる。Ａ／
Ｄコンバータ１２が、その出力点で、デジタルコードを
生成する論理ハイ、すなわち１レベルのＤＲ信号により
あらわされるとし、かつ、比較器１８が、Ａ／Ｄコンバ
ータ１２から新たに生成されたコードが、増分カウンタ
２０のカウントと等しいと決定すると、ＡＮＤゲート２
２は、その出力点に、論理ハイ、すなわち１レベルの信
号を生成して、増分カウンタ２０が、そのクロック信号
の次の変化時点において、増分するようにする。そのＩ
ＮＣ入力の信号が、論理ロウ、すなわち０レベルにある
間は、増分カウンタ２０は、カウントするのを中止して
いる。
【００１１】本発明の装置１０のテスト方法を、以下に
記載する。テストの開始にあたって、増分カウンタ２０
は、そのリセット入力に、論理ハイ、すなわち１レベル
の信号が、入力されて、リセットし、増分カウンタ２０
のカウントは、０００．．．０n-1に初期化される。こ
の増分カウンタ２０のカウントを全て１にプリセット
し、その後、カウンタにクロック入力して、この増分カ
ウンタ２０がオーバーフローし、この増分カウンタ２０
が、キャリィビット（carry ビット）が、トグル（tog
gled）するようにしておくのがよい。その後、適当なレ
ベルのＭＵＸ信号が、多重化装置１６に入力されて、信
号Ｋではなく、電圧Ｖtが、Ａ／Ｄコンバータ１２に加
わる。電圧Ｖtが、０とＶボルトの間で変化するに応じ
て、Ａ／Ｄコンバータ１２は、適切に動作していると、
必ずしも連続ではないが、その各コードを生成する。Ａ
／Ｄコンバータ１２により生成された各コードは、比較
器１８により増分カウンタ２０のカウントと比較され
る。電圧Ｖtが、ゼロ振幅値にあると、Ａ／Ｄコンバー
タ１２は、０００．．．０n-1のカウントを生成し、増
分カウンタ２０のカウントは、この時点において、比較
器１８の出力コードと等しく、これにより、増分カウン
タ２０は増分する。
記載する。テストの開始にあたって、増分カウンタ２０
は、そのリセット入力に、論理ハイ、すなわち１レベル
の信号が、入力されて、リセットし、増分カウンタ２０
のカウントは、０００．．．０n-1に初期化される。こ
の増分カウンタ２０のカウントを全て１にプリセット
し、その後、カウンタにクロック入力して、この増分カ
ウンタ２０がオーバーフローし、この増分カウンタ２０
が、キャリィビット（carry ビット）が、トグル（tog
gled）するようにしておくのがよい。その後、適当なレ
ベルのＭＵＸ信号が、多重化装置１６に入力されて、信
号Ｋではなく、電圧Ｖtが、Ａ／Ｄコンバータ１２に加
わる。電圧Ｖtが、０とＶボルトの間で変化するに応じ
て、Ａ／Ｄコンバータ１２は、適切に動作していると、
必ずしも連続ではないが、その各コードを生成する。Ａ
／Ｄコンバータ１２により生成された各コードは、比較
器１８により増分カウンタ２０のカウントと比較され
る。電圧Ｖtが、ゼロ振幅値にあると、Ａ／Ｄコンバー
タ１２は、０００．．．０n-1のカウントを生成し、増
分カウンタ２０のカウントは、この時点において、比較
器１８の出力コードと等しく、これにより、増分カウン
タ２０は増分する。
【００１２】Ａ／Ｄコンバータ１２に供給される電圧Ｖ
tが、Ａ／Ｄコンバータ１２の次のコードすなわち００
０．．．０n-1に対応するレベルに到達すると、Ａ／Ｄ
コンバータ１２は、そのクロックを生成する。この条件
下で、Ａ／Ｄコンバータ１２のコードと、増分カウンタ
２０のカウントとは、再び等しくなり、増分カウンタ２
０は再び増分する。増分カウンタ２０のカウントが、Ａ
／Ｄコンバータ１２の新たに生成されたコードに等しく
なるごとに、増分カウンタ２０は、増分する。増分カウ
ンタ２０とＡ／Ｄコンバータ１２とは、両方ともｎビッ
ト幅を有するので、増分カウンタ２０は、Ａ／Ｄコンバ
ータ１２がそのコードの全て、ただし、最後の一つを除
いて、生成するときに、増分カウンタ２０は、１１
１．．．１n-1のカウントを生成する。
tが、Ａ／Ｄコンバータ１２の次のコードすなわち００
０．．．０n-1に対応するレベルに到達すると、Ａ／Ｄ
コンバータ１２は、そのクロックを生成する。この条件
下で、Ａ／Ｄコンバータ１２のコードと、増分カウンタ
２０のカウントとは、再び等しくなり、増分カウンタ２
０は再び増分する。増分カウンタ２０のカウントが、Ａ
／Ｄコンバータ１２の新たに生成されたコードに等しく
なるごとに、増分カウンタ２０は、増分する。増分カウ
ンタ２０とＡ／Ｄコンバータ１２とは、両方ともｎビッ
ト幅を有するので、増分カウンタ２０は、Ａ／Ｄコンバ
ータ１２がそのコードの全て、ただし、最後の一つを除
いて、生成するときに、増分カウンタ２０は、１１
１．．．１n-1のカウントを生成する。
【００１３】Ａ／Ｄコンバータ１２により生成されたコ
ードが、増分カウンタ２０のカウントに再びマッチする
と、増分カウンタ２０は、１１１．．．１n-1の次の一
つをカウントする。その結果、増分カウンタ２０のカウ
ントは、０００．．．０n-1となり、増分カウンタ２０
の桁上げ出力にあらわれるキャリィビットは、論理ハ
イ、すなわち１となり、オーバーフロー条件の存在を指
示する。ある場合においては、クロックするか、あるい
は、増分カウンタ２０がオーバーフローした後は、カウ
ントを続けないようにすることもできる。これは、ＡＮ
Ｄゲート２２で、増分カウンタ２０の桁上げ出力点にお
ける信号インバータ２４により反転した信号と、比較器
１８の出力信号と共に、遅延ゲート２３により遅延され
たＡ／Ｄコンバータ１２からのＤＲ信号のＡＮＤをとる
ことにより行われる。
ードが、増分カウンタ２０のカウントに再びマッチする
と、増分カウンタ２０は、１１１．．．１n-1の次の一
つをカウントする。その結果、増分カウンタ２０のカウ
ントは、０００．．．０n-1となり、増分カウンタ２０
の桁上げ出力にあらわれるキャリィビットは、論理ハ
イ、すなわち１となり、オーバーフロー条件の存在を指
示する。ある場合においては、クロックするか、あるい
は、増分カウンタ２０がオーバーフローした後は、カウ
ントを続けないようにすることもできる。これは、ＡＮ
Ｄゲート２２で、増分カウンタ２０の桁上げ出力点にお
ける信号インバータ２４により反転した信号と、比較器
１８の出力信号と共に、遅延ゲート２３により遅延され
たＡ／Ｄコンバータ１２からのＤＲ信号のＡＮＤをとる
ことにより行われる。
【００１４】Ａ／Ｄコンバータ１２が、その全てのコー
ドを生成すると、増分カウンタ２０の桁上げ出力におけ
る信号すなわちビットは、論理ハイ、すなわち１レベル
になる。しかし、Ａ／Ｄコンバータ１２の機能の真の測
定方法は、Ａ／Ｄコンバータ１２が全てのコードを生成
できるように、電圧Ｖtが０ボルトとＶボルトの間で、
変化することを条件に、予め決められた期間内に、Ａ／
Ｄコンバータ１２が全てのコードを生成するか否かであ
る。一般的に、この期間は、電圧Ｖtの変動に依存す
る。たとえば、Ｖtが、ｓｉｎ波、あるいは鋸波の振幅
を有すると、増分カウンタ２０の桁上げ出力点における
信号は、電圧Ｖtの少なくとも２サイクルの間、モニタ
ーされて、増分カウンタ２０がオーバーフローしたか否
か、すなわち、Ａ／Ｄコンバータ１２がその全てのコー
ドを生成したか否かを決定される。電圧Ｖtが、任意に
変化する振幅を有する場合には、ある有限の期間、例え
ば、数秒間観察して、Ａ／Ｄコンバータ１２が全てのコ
ードを生成したか否かを決定するために、増分カウンタ
２０の桁上げ出力におけるビットが、その状態を変化さ
せたか否かをチェックする必要がある。
ドを生成すると、増分カウンタ２０の桁上げ出力におけ
る信号すなわちビットは、論理ハイ、すなわち１レベル
になる。しかし、Ａ／Ｄコンバータ１２の機能の真の測
定方法は、Ａ／Ｄコンバータ１２が全てのコードを生成
できるように、電圧Ｖtが０ボルトとＶボルトの間で、
変化することを条件に、予め決められた期間内に、Ａ／
Ｄコンバータ１２が全てのコードを生成するか否かであ
る。一般的に、この期間は、電圧Ｖtの変動に依存す
る。たとえば、Ｖtが、ｓｉｎ波、あるいは鋸波の振幅
を有すると、増分カウンタ２０の桁上げ出力点における
信号は、電圧Ｖtの少なくとも２サイクルの間、モニタ
ーされて、増分カウンタ２０がオーバーフローしたか否
か、すなわち、Ａ／Ｄコンバータ１２がその全てのコー
ドを生成したか否かを決定される。電圧Ｖtが、任意に
変化する振幅を有する場合には、ある有限の期間、例え
ば、数秒間観察して、Ａ／Ｄコンバータ１２が全てのコ
ードを生成したか否かを決定するために、増分カウンタ
２０の桁上げ出力におけるビットが、その状態を変化さ
せたか否かをチェックする必要がある。
【００１５】本発明の装置１０の利点は、その主要要素
すなわち、比較器１８と増分カウンタ２０が、Ａ／Ｄコ
ンバータ１２と共に、一体にパッケージされ、あるい
は、単一のパッケージ図示せず内で、別個のチップとし
て、あるいは、単一の半導体基板図示せず上の個別の回
路として形成できる点である。このようにして、Ａ／Ｄ
コンバータ１２は、内臓型の自己テストが可能となる。
比較器１８と増分カウンタ２０とをＡ／Ｄコンバータ１
２に追加する点は、例えば、単一のシリコン基板の場合
には、ｎ＝８で、全体として約３％のオーバーヘッドが
増加するだけである。
すなわち、比較器１８と増分カウンタ２０が、Ａ／Ｄコ
ンバータ１２と共に、一体にパッケージされ、あるい
は、単一のパッケージ図示せず内で、別個のチップとし
て、あるいは、単一の半導体基板図示せず上の個別の回
路として形成できる点である。このようにして、Ａ／Ｄ
コンバータ１２は、内臓型の自己テストが可能となる。
比較器１８と増分カウンタ２０とをＡ／Ｄコンバータ１
２に追加する点は、例えば、単一のシリコン基板の場合
には、ｎ＝８で、全体として約３％のオーバーヘッドが
増加するだけである。
【００１６】また、高度のファールトトレランスが必要
な場合には、さらに、比較器１８´と増分カウンタ２０
´を本発明の装置１０に追加することにより行われる。
言い替えると、比較器１８´は、その第１入力で、Ａ／
Ｄコンバータ１２の出力を、その第２入力で増分カウン
タ２０´の出力を受信する。比較器１８´の出力は、増
分カウンタ２０´のＩＮＣに接続されて、比較器１８´
の第１入力と第２入力における信号が、等しいときに、
増分カウンタ２０´を増分させる。この増分カウンタ２
０´は、その桁上げ出力における出力信号を、ＡＮＤゲ
ート２６を介して、増分カウンタ２０の桁上げ出力信号
と、論理的にＡＮＤがとられる。
な場合には、さらに、比較器１８´と増分カウンタ２０
´を本発明の装置１０に追加することにより行われる。
言い替えると、比較器１８´は、その第１入力で、Ａ／
Ｄコンバータ１２の出力を、その第２入力で増分カウン
タ２０´の出力を受信する。比較器１８´の出力は、増
分カウンタ２０´のＩＮＣに接続されて、比較器１８´
の第１入力と第２入力における信号が、等しいときに、
増分カウンタ２０´を増分させる。この増分カウンタ２
０´は、その桁上げ出力における出力信号を、ＡＮＤゲ
ート２６を介して、増分カウンタ２０の桁上げ出力信号
と、論理的にＡＮＤがとられる。
【００１７】増分カウンタ２０の桁上げ出力が、本発明
の装置１０の出力として機能させずに、今度は、ＡＮＤ
ゲート２６の出力が、その機能を実行する。このＡＮＤ
ゲート２６は、増分カウンタ２０と増分カウンタ２０´
の両方が、オーバーフローしたときのみ、論理ハイ、す
なわち１レベルをその出力信号として提供する。本発明
の装置１０が故障しているすなわち比較器１８および比
較器１８´と増分カウンタ２０および増分カウンタ２０
´のいずれかが故障としていると、ＡＮＤゲートにより
提供される出力信号は、論理ロウ、すなわち０レベルの
ままである。それゆえに、比較器１８´と増分カウンタ
２０´とＡＮＤゲート２６を追加することにより、本発
明の装置１０の故障は、Ａ／Ｄコンバータ１２の肯定的
誤り（false positiveな）テスト結果を起こさせること
はない。
の装置１０の出力として機能させずに、今度は、ＡＮＤ
ゲート２６の出力が、その機能を実行する。このＡＮＤ
ゲート２６は、増分カウンタ２０と増分カウンタ２０´
の両方が、オーバーフローしたときのみ、論理ハイ、す
なわち１レベルをその出力信号として提供する。本発明
の装置１０が故障しているすなわち比較器１８および比
較器１８´と増分カウンタ２０および増分カウンタ２０
´のいずれかが故障としていると、ＡＮＤゲートにより
提供される出力信号は、論理ロウ、すなわち０レベルの
ままである。それゆえに、比較器１８´と増分カウンタ
２０´とＡＮＤゲート２６を追加することにより、本発
明の装置１０の故障は、Ａ／Ｄコンバータ１２の肯定的
誤り（false positiveな）テスト結果を起こさせること
はない。
【００１８】以上述べたように、本発明の方法及び装置
は、Ａ／Ｄコンバータ１２を、変動する電圧ＶtをＡ／
Ｄコンバータ１２にかけ、その後、比較器１８を介し
て、カウンタのカウントごとに増分するような増分カウ
ンタ２０により生成される出力コードと、Ａ／Ｄコンバ
ータ１２のコードが、等しいか否かを比較する。比較器
１８と増分カウンタ２０とをＡ／Ｄコンバータ１２と一
体にパッケージすることにより、Ａ／Ｄコンバータ１２
は、内臓型の自己テストが可能となる。
は、Ａ／Ｄコンバータ１２を、変動する電圧ＶtをＡ／
Ｄコンバータ１２にかけ、その後、比較器１８を介し
て、カウンタのカウントごとに増分するような増分カウ
ンタ２０により生成される出力コードと、Ａ／Ｄコンバ
ータ１２のコードが、等しいか否かを比較する。比較器
１８と増分カウンタ２０とをＡ／Ｄコンバータ１２と一
体にパッケージすることにより、Ａ／Ｄコンバータ１２
は、内臓型の自己テストが可能となる。
【００１９】上記の説明は、正の論理を用いて記載した
が、負の論理で実現することも可能である。
が、負の論理で実現することも可能である。
【００２０】
【発明の効果】以上述べたように、本発明によれば、Ａ
／Ｄコンバータに内蔵され、自己テストが可能で、全て
のコードが生成されているか否かのテスト装置、及び方
法が提供できる。
／Ｄコンバータに内蔵され、自己テストが可能で、全て
のコードが生成されているか否かのテスト装置、及び方
法が提供できる。
【図１】Ａ／Ｄコンバータが、全てのコードを生成した
か否かをテストする、本発明の装置のブロック図。
か否かをテストする、本発明の装置のブロック図。
１０ 本発明の装置 １２ Ａ／Ｄコンバータ １４ 電圧源 １６ 多重化装置 １８、１８´ 比較器 ２０、２０´ 増分カウンタ ２２ ＡＮＤゲート ２３ 遅延ゲート ２４ インバータ ２６ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ ルイス レワンドウスキー アメリカ合衆国、08536 ニュージャージ ー、プレインスボロー、クウェイル リッ ジ ドライブ 508 (72)発明者 ビクター ジュリアン ベラスコ アメリカ合衆国、08540 ニュージャージ ー、プリンストン、ブルー スプリング ロード 712 (72)発明者 シアンリング ウー アメリカ合衆国、08648 ニュージャージ ー、ローレンスビル、 アールアール15、 マーガレット コート ６
Claims (9)
- 【請求項１】 アナログ電圧の振幅に応じて、一組のコ
ードの一つを生成するｎビット幅のＡ／Ｄコンバータ
（１２）が、その全てのコードを生成しているか否かを
テストする方法において、 （ａ）Ａ／Ｄコンバータが適切に動作しているときに、
印加電圧Ｖtは、Ａ／Ｄコンバータがその全てのコード
を連続的に生成するように、このＡ／Ｄコンバータに、
０からＶボルトまで変化する振幅を有する電圧Ｖtをか
けるステップと、 （ｂ）Ａ／Ｄコンバータにより、生成された各コード
と、ゼロに初期化されたｎビットカウンタ（２０）のカ
ウントとを比較するステップと、 （ｃ）Ａ／Ｄコンバータにより生成されたコードが、前
記カウンタのカウントにマッチするごとに、カウンタの
カウントを増分するステップと、 （ｄ）所定期間後、前記カウンタがＡ／Ｄコンバータが
適切に動作しているときに、発生するオーバーフロー条
件を意味する、桁上げビットを生成するか否かをチェッ
クするステップとからなることを特徴とする、Ａ／Ｄコ
ンバータの試験方法。 - 【請求項２】 前記電圧Ｖtは、周期的に変化し、なめ
らかに変化する振幅を有することを特徴とする請求項１
の方法。 - 【請求項３】 前記電圧Ｖtは、任意に変化する振幅を
有することを特徴とする請求項１の方法。 - 【請求項４】 前記カウンタは、動作の開始時に、リセ
ット信号が入力されることにより、初期化されることを
特徴とする請求項１の方法。 - 【請求項５】 アナログ電圧の振幅に応じて、一組のコ
ードの一つを生成するｎビット幅のＡ／Ｄコンバータ
（１２）が、その全てのコードを生成しているか否かを
テストする装置において、 前記Ａ／Ｄコンバータが、適切に動作しているときに、
全てのコードを生成するように、前記Ａ／Ｄコンバータ
に０ボルトからＶボルトまで変化する振幅を有する電圧
Ｖtを印加する手段（１６）とゼロで初期化され、カウ
ンタが増分するごとに単調に増分するｎビットカウント
を生成し、その状態が、前記カウンタのカウントが２n
−１を超えて増分することをあらわすときに、桁上げビ
ットを生成するカウンタ（２０）と前記Ａ／Ｄコンバー
タにより生成されるコードと、前記カウンタのカウント
とを比較し、前記カウンタのカウントと、前記Ａ／Ｄコ
ンバータにより生成されるコードがマッチしたときに、
カウンタを増分する比較器（１８）とからなることを特
徴とするＡ／Ｄコンバータのテスト装置。 - 【請求項６】前記電圧供給手段は０からＶボルトに変化
する振幅を有する電圧を生成する電圧源（１４）と、
前記電圧源から供給される電圧と、非テスト期間
の間Ａ／Ｄコンバータに通常供給される信号Ｋとを多重
化する装置（１６）とを有し、 前記Ａ／Ｄコンバータは、非テスト期間に信号Ｋを受信
し、テスト期間に、電圧源から電圧を受信することを特
徴とする請求項５の装置。 - 【請求項７】 前記電圧源により供給される電圧は、平
滑に変化する振幅を有することを特徴とする請求項６の
装置。 - 【請求項８】 前記カウンタが、そのカウントが、２n
−１を超えたときに、カウントを中止させる手段をさら
に有することを特徴とする請求項５の装置。 - 【請求項９】 前記中止手段は、比較器の出力信号と、
カウンタの桁上げビットとを結合する論理ゲート（２
２）を有し前記Ａ／Ｄコンバータの出力コードと、カウ
ンタのカウントとがマッチし、そして、カウンタのカウ
ントが２n以下の時のみ、カウンタを増分させるような
増分信号を生成させることを特徴とする請求項８の装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/084,855 US5332996A (en) | 1993-06-30 | 1993-06-30 | Method and apparatus for all code testing |
| US084855 | 1993-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154258A true JPH07154258A (ja) | 1995-06-16 |
Family
ID=22187649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6168604A Pending JPH07154258A (ja) | 1993-06-30 | 1994-06-29 | Ａ／ｄコンバータをテストする方法と装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5332996A (ja) |
| EP (1) | EP0633666A3 (ja) |
| JP (1) | JPH07154258A (ja) |
| KR (1) | KR950002246A (ja) |
| CA (1) | CA2119507C (ja) |
| TW (1) | TW248623B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013100468A1 (ko) * | 2011-12-30 | 2013-07-04 | 한국항공우주연구원 | 신호 처리 장치 및 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644309A (en) * | 1995-04-10 | 1997-07-01 | Harris Corporation | Digital comonent testing apparatus and method |
| KR100489144B1 (ko) * | 1996-06-17 | 2005-09-30 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 아날로그-디지탈컨버터테스트방법및집적회로 |
| US6320528B1 (en) | 1999-10-15 | 2001-11-20 | Koninklijke Philips Electronics Nv | Built-in self test for integrated digital-to-analog converters |
| US6828779B2 (en) * | 2000-07-24 | 2004-12-07 | Microstrain, Inc. | Circuit for compensating for time variation of temperature in an inductive sensor |
| JP2003338756A (ja) * | 2002-05-21 | 2003-11-28 | Mitsubishi Electric Corp | 試験方法および試験回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3154738A (en) * | 1961-11-09 | 1964-10-27 | Bell Telephone Labor Inc | Automatic encoder test set for pcm encoders |
| US3603772A (en) * | 1969-09-09 | 1971-09-07 | Nasa | Analog-to-digital converter analyzing system |
| US3816813A (en) * | 1972-01-24 | 1974-06-11 | Spacetac Inc | Automatic converter tester |
| IT7923478A0 (it) * | 1979-06-12 | 1979-06-12 | Sits Soc It Telecom Siemens | Disposizione circuitale per il collaudo di un convertitore analogico-digitale di un sistema di telecomunicazioni. |
| JPS56126319A (en) * | 1980-03-10 | 1981-10-03 | Hitachi Ltd | Self-correcting analog-digital converter |
| US4616329A (en) * | 1983-08-26 | 1986-10-07 | Bio-Rad Laboratories, Inc. | Self-calibrating adaptive ranging apparatus and method |
| JPS61137429A (ja) * | 1984-12-07 | 1986-06-25 | Matsushita Electric Ind Co Ltd | Ａｄ変換器試験回路 |
| US4897650A (en) * | 1988-04-05 | 1990-01-30 | General Electric Company | Self-characterizing analog-to-digital converter |
| DE69124709T2 (de) * | 1990-03-15 | 1997-05-28 | At & T Corp | Eingebaute Selbstprüfung für Analog-Digitalumsetzer |
-
1993
- 1993-06-30 US US08/084,855 patent/US5332996A/en not_active Expired - Lifetime
-
1994
- 1994-03-19 TW TW083102406A patent/TW248623B/zh active
- 1994-03-21 CA CA002119507A patent/CA2119507C/en not_active Expired - Fee Related
- 1994-04-26 KR KR1019940008806A patent/KR950002246A/ko not_active Ceased
- 1994-06-22 EP EP94304523A patent/EP0633666A3/en not_active Withdrawn
- 1994-06-29 JP JP6168604A patent/JPH07154258A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013100468A1 (ko) * | 2011-12-30 | 2013-07-04 | 한국항공우주연구원 | 신호 처리 장치 및 방법 |
| KR101388477B1 (ko) * | 2011-12-30 | 2014-04-23 | 한국항공우주연구원 | 신호 처리 장치 및 방법 |
| US9483231B2 (en) | 2011-12-30 | 2016-11-01 | Korea Aerospace Research Institute | Signal processing device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5332996A (en) | 1994-07-26 |
| CA2119507C (en) | 1998-10-13 |
| CA2119507A1 (en) | 1994-12-31 |
| TW248623B (ja) | 1995-06-01 |
| EP0633666A2 (en) | 1995-01-11 |
| EP0633666A3 (en) | 1995-08-30 |
| KR950002246A (ko) | 1995-01-04 |
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