JPH07154263A - ディジタル変調装置 - Google Patents

Abstract

(57)【要約】 【目的】Ｉ−ＮＲＺＩ変換後のＤＳＶを低速の回路で算
出可能にする。 【構成】被変調信号は分割回路32に与える。分割回路32
は奇数ビットと偶数ビットとに分割し、夫々テーブル3
4，35に与える。テーブル34，35は被変調信号をＮＲＺ
Ｉ変換した場合のＣＤＳ及びその反転信号を格納してい
る。テーブル34，35は“１”のビット数を示す極性判定
データも格納しており、巡回加算器36は極性判定データ
を巡回加算することにより、直前のコードの終端におけ
る極性を判別する。テーブル34，35は巡回加算器36の加
算結果に基づく極性のＣＤＳを加算器41に出力する。加
算器41はこれらのＣＤＳを加算することにより、被変調
信号をＩ−ＮＲＺＩ変換した場合のＣＤＳとする。ＤＳ
Ｖ巡回加算器42は加算器41からのＣＤＳを巡回加算する
ことによりＤＳＶを求める。パラレル処理の過程でＤＳ
Ｖを求めており、低速の回路でＤＳＶ算出が可能であ
る。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【産業上の利用分野】本発明は、ディジタル磁気記録再
生装置に好適のディジタル変調装置に関する。

【０００２】

【従来の技術】近年、ディジタル技術の進歩に伴い、画
像情報もディジタル処理されるようになり、例えばディ
ジタルのビデオテープレコーダ（以下、ＶＴＲともい
う）も開発されている。ディジタル信号の伝送及び記録
においては、低周波領域の信号成分を高効率で伝送又は
記録することが困難であることから、直流及び低周波領
域の信号成分を抑制するための平衡符号への変調、すな
わち、ＤＣフリー変調が多く用いられている。

【０００３】また、磁気記録においては、記録周波数が
高くなるにつれて出力特性が劣化する。従って、ディジ
タル記録では最小磁化反転間隔を大きくすること、即
ち、最小パルス幅が大きい変調信号に変換する必要があ
る。また、同様に、直流及び低周波領域の成分について
も十分な出力を得ることができない。このため、変調信
号の最大パルス幅を小さく、即ち、直流成分だけでなく
低域成分全体を抑圧したＤＣフリー特性を得る必要があ
る。

【０００４】これらの条件を達成するものとして、文献
１（特開昭６１‐１９６４６９号公報）にて開示された
８−１４変調方式がある。図４はこの提案を示すブロッ
ク図である。

【０００５】８ビットの入力データは符号器11によって
１４ビットのコードに変換する。符号器11は、１４ビッ
トの１６３８４種のコードのうち、“１”に挟まれる
“０”の数の最小値ｄが１のコード、“１”に挟まれる
“０”の数の最大値ｋが８のコード、コードの先頭から
の“０”の連続数ｓ0 が１≦ｓ0 ≦４のコード及びコー
ドの終端における“０”の連続数ｅ0 が４以下であるコ
ードのみを用いて８ビットの入力データを表現する。符
号器11の出力は、シフトレジスタ12及び同期信号付加部
13を介してＮＲＺＩ変調部14に与える。ＮＲＺＩ変調部
14は、シンボル“１”の前端で記録レベルを反転させる
ＮＲＺＩ変調を行う。

【０００６】符号器11のコードを上述したように制限し
ているので、ＮＲＺＩ変調後のデータは、ｄ＝１から最
小パルス幅が２となり、ｋ＝８から最大パルスが幅９と
なる。８ビットのデータを１４ビットに変換して伝送す
るので、変調後の１ビットの間隔は８Ｔ（Ｔはデータ周
期）／１４となり、最小パルス幅が２であるので、最小
磁化反転間隔を約１．１４Ｔ（＝１６Ｔ／１４）に大き
くすることができる。

【０００７】なお、コード同士のつなぎ目においてもｄ
＝１、即ち、コードの先頭及び終端で“１”が連続しな
いことと、ｋ＝８を満足させるために、１≦ｓ0 ＜４，
０≦ｅ0 ＜４に設定されている。

【０００８】更に、８−１４変調方式では、ＤＳＶ（Di
gital Sum Value ）（電荷蓄積値）の絶対値を小さくす
るために、変調コード毎のＤＳＶであるＣＤＳ（Code D
igital Sum )の絶対値が６以下のコードのみを用いる。
また、ＤＳＶの絶対値を小さくするために、符号化器11
は、ＤＳＶ＜０に対応したテーブルＡ、ＤＳＶ＞０に対
応したテーブルＢ及びＤＳＶ＝０に対応したテーブルＣ
を用意し、コード変換はこれらの３種類のテーブルを切
換えて行う。

【０００９】テーブルＡ，Ｂ，Ｃは入力データ０〜２５
５に対応した領域を有し、テーブルＡ，Ｂ，Ｃの所定領
域にはＣＤＳ＝０のコードを優先的に格納する。即ち、
所定領域に対応した入力データは、テーブルＡ，Ｂ，Ｃ
のいずれを用いても同一のＣＤＳ＝０のコードに変換さ
れる。更に、テーブルＡは、ＣＤＳ＞０のコードを格納
して、ＣＤＳ＝０のコードに変換することができない他
のデータをＣＤＳ＞０のコードに変換する。テーブルＢ
はＣＤＳ＜０のコードを格納して、ＣＤＳ＝０のコード
に変換することができない他のデータをＣＤＳ＜０のコ
ードに変換する。テーブルＣはテーブルＡ，Ｂに格納し
たＣＤＳ≠０のコードのうちＣＤＳの絶対値が小さい方
のコードを格納する。直前のコードまでのＤＳＶ及び波
形極性に基づいて、テーブルＡ，Ｂ，Ｃのうちの１つを
選択して、ＤＳＶの上限を制限する。即ち、極性判定部
17は符号器11からの直前のコードの波形極性を判定し、
ＤＳＶ計算部18は直前のコードまでのＤＳＶを計算す
る。排他的論理回路19は極性判定部17及びＤＳＶ計算部
18出力の排他的論理和を求めて符号器11を制御する。ま
た、ＤＳＶ＝０判定部20はＤＳＶが０であることを判定
して符号器11を制御する。

【００１０】なお、シンボル“１”はレベルのローレベ
ル（以下、“Ｌ”という）とハイレベル（以下、“Ｈ”
という）との反転を示しており、同一のコードであって
も、直前のコードの波形極性によってＣＤＳは正負が反
転する。このため、各コードのＣＤＳは、例えば直前の
コードの波形極性が負であるものとして定義している。

【００１１】符号器11は、排他的論理回路19及びＤＳＶ
＝０判定部20の出力によってテーブルを選択する。符号
器11は、先ず、ｄ＝１，ｋ＝８，１≦ｓ0 ≦４，０≦ｅ
0 ≦４の条件を満足するコードのうちＣＤＳ＝０のコー
ドを優先的に８ビットの入力データに１対１に割当て
る。そして、残った８ビットの入力データに対応させ
て、ＣＤＳが正と負の２つのコードを１対２に割当て
る。即ち、入力データに対応するコードのＣＤＳが０で
ない場合には、この入力データに対応する２つのコード
のうち、ＤＳＶを小さくするコードに変換する。即ち、
直前のコードまでのＤＳＶが正で波形極性が負である場
合には、ＣＤＳが正負の２つのコードのうちＣＤＳが負
のコードに変換する。また、直前のコードまでのＤＳＶ
が負で波形極性が負である場合には、ＣＤＳが正のコー
ドに変換する。このように、８−１４変調方式では、入
力データがＣＤＳ＝０のコードでない場合には、直前の
コードまでのＤＳＶ及び波形極性に応じて、ＣＤＳが正
又は負のコードの一方に変換することによりＤＳＶに上
限を設けてＤＣフリー特性を得ている。

【００１２】また、図５はＤＣフリー変調を行う他の従
来のディジタル変調装置を示すブロック図である。図５
の装置は文献２（特開平３−２３４１４６号公報）にて
開示されたものであり、ディジタルＶＴＲのフォーマッ
トＤ−３方式に採用される新８−１４変調方式を実現す
るものである。

【００１３】８ビットの入力データは符号器２に与える
と共に、変調コードのＣＤＳ計算部５にも与える。符号
器２は入力データを、変調コード毎のＤＳＶであるＣＤ
Ｓの絶対値が４以下の１４ビットの変調コードに変換し
てパラレル−シリアル変換部８に出力する。ＣＤＳ計算
部５は変調コードのＣＤＳが０，±２，±４のいずれで
あるかを示す３ビットのコードを変調コードのＤＳＶ計
算部４に出力する。ＤＳＶ計算部４は入力された変調コ
ードのＣＤＳと直前の変調コードの終端でのＤＳＶとを
加算した値を新たなＤＳＶとして出力する。ＤＳＶ計算
部４の出力は−２，０，２のいずれかであり、２ビット
で表される。ラッチ６はＤＳＶ計算部４の出力をラッチ
してＤＳＶ計算部４に帰還させて累積させると共に、符
号器２及び変調コードの終り方判定部３にも出力する。

【００１４】変調コードの終り方判定部３は１４ビット
変調コードの最後の６ビットの終り方を判定する。変調
コードの終わり方は１２種類であり、終り方判定部３は
４ビットによって判定結果（終り方）を示す。ラッチ７
は終り方判定部３の出力をラッチして、符号器２に出力
すると共に、終り方判定部３に帰還させる。

【００１５】符号器２は入力データをラッチ６，７の出
力に基づいて変調コードに変換する。すなわち、符号器
２は直前の変調コードとのつなぎ部分において、同一極
性のビットの連続数（以下、ランという）が７個以下で
あり、且つ、変調コードの終端でのＤＳＶの絶対値が２
以下となる変調コードを選択する。符号器２からの変調
コードはパラレル−シリアル変換部５に与える。パラレ
ル−シリアル変換部５は端子９からのクロックに同期し
て変調コードをシリアルに記録部10に出力する。記録部
10は所定の記録媒体に変調コードを記録する。

【００１６】このように、図５の装置では、ＮＲＺ則の
変調コードのランを２以上７以下にしているので、高密
度記録が可能であり、更に、アジマス記録、重ね書き記
録が可能になる。また、ＤＳＶが最も０に近くなる変調
コードを選択するようにしてＤＣフリー変調を実現して
いる。

【００１７】図４及び図５の従来例においては、いずれ
も変調信号のＤＳＶを制御して変調信号の低域成分を抑
圧するようにしている。従って、ＤＳＶの値を計算する
手段は変調装置の重要な要素となっている。一般的に
は、ＤＳＶは変調信号のシンボル“１”を＋１とし、シ
ンボル“０”を−１として加算した値で定義される。従
って、ビットシリアルな変調信号の各シンボルが入力さ
れる毎にこの規則で加算を繰返すことによってＤＳＶを
求めることができる。この計算方法はＮＲＺ変換及びＮ
ＲＺＩ変換等の各種変換方式に共通して適用可能であ
る。ところが、ビットシリアルな信号の伝送速度は、パ
ラレル処理を行う回路部分においてよりも極めて高速と
なる。例えば、文献１においては、変調信号は１４ビッ
トで構成されているので、被変調信号の伝送速度に対し
て変調信号の伝送速度は１４倍となる。このため、ビッ
トシリアルな信号を処理する部分にＤＳＶを算出するた
めの演算回路を設定することは好ましくない。

【００１８】この理由から、図４及び図５の装置におい
ては、各変調データのＣＤＳを用いてＤＳＶを求めるよ
うなっている。以下、ＮＲＺ変換及びＮＲＺＩ変換にお
けるＤＳＶ算出について夫々文献２，１を用いて説明す
る。

【００１９】いま、ｎ番目のシンボルをａn とし、各シ
ンボルの“１”を＋１、“０”を−１として加算する処
理を記号▼で表すと、ＤＳＶは下記式（１）によって示
すことができる。

【００２０】 ＤＳＶ＝ａ1 ▼ａ2 ▼ａ3 ▼…▼ａ13▼ａ14▼ａ15▼…▼ａ28▼ａ29▼… …（１） 文献２の図５の符号器２の１４ビットパラレル出力はパ
ラレル−シリアル変換部８によってシリアル信号に変換
した後そのまま記録部10に与えている。即ち、ＮＲＺ変
換は、入力信号をそのまま出力する変換方法であり、ｎ
番目のシンボルをａn とすると、出力もａn となる。こ
こで、ａ1 乃至ａ14を第１の１４ビットパラレルデータ
（符号器２の出力）の各ビットとし、同様に、ａm1乃至
ａm14（ｍは自然数）を第ｍの１４ビットパラレルデー
タの各ビットであるものとして、各変調コード毎にＤＳ
Ｖをまとめると、式（１）は下記式（２）のように変形
することができる。

【００２１】 ＤＳＶ＝（ａ1 ▼ａ2 ▼ａ3 ▼…▼ａ13▼ａ14） ＋（ａ15▼ａ15▼…▼ａ28） ＋（ａ29▼ａ30▼…▼ａ31） ＋…… （２） この式（２）からＤＳＶは各１４ビットパラレルデータ
のＣＤＳを累積加算することによって求められることが
分かる。文献２では、符号器２に入力される８ビットパ
ラレルデータをＣＤＳ計算部５に与えてＣＤＳを求めて
いる。文献２では明記されていないが、予め８ビット入
力に対する１４ビットパラレル出力のＣＤＳを記憶した
テーブルを用いるものと考えられる。このテーブルを用
いて符号器２の入力からＣＤＳを求め、ＤＳＶ計算部４
及びラッチ６から構成される巡回加算器にＣＤＳを与え
てＤＳＶを求めている。つまり、１４ビットパラレル信
号単位でＤＳＶ計算を行うことより、低速での演算を可
能にしている。

【００２２】次に、ＮＲＺＩ変換を採用した文献１の例
について説明する。図６はＮＲＺＩ変換回路の具体的な
構成を示す回路図である。

【００２３】入力シンボルａn は排他的論理和回路25に
与える。排他的論理和回路25の出力は出力シンボルｂn
として出力すると共に、遅延器26によって１データ分遅
延させた後排他的論理回路25に与える。即ち、ＮＲＺＩ
変換回路は“１”が入力されると、変調信号を反転させ
て出力する。排他的論理和演算を記号＠によって表す
と、ＮＲＺＩ変換は下記式（３）によって示すことがで
きる。

【００２４】 ｂn ＝ａn ＠ｂn-1 ＝ａn ＠ａn-1 ＠ｂn-2 ＝ａn ＠ａn-1 ＠ａn-2 ＠ … ＠ｂ0 …（３） また、ＤＳＶは下記式（４）によって示すことができ
る。

【００２５】 ＤＳＶ＝ｂ1 ▼ｂ2 ▼ｂ3 ▼…ｂ13▼ｂ14 ▼ｂ15▼ｂ16▼…▼ｂ28▼ｂ29▼… …（４） 式（３）を式（４）に当てはめて、式（２）と同様にま
とめると、下記式（５）が得られる。

【００２６】 ＤＳＶ＝｛（ａ1 ＠ｂ0 ）▼（ａ2 ＠ａ1 ＠ｂ0 ）▼（ａ3 ＠ａ2 ＠ａ1 ＠ｂ0 ）▼…▼（ａ14＠ａ13＠ａ12…＠ａ2 ＠ａ1 ＠ｂ0 ）｝ ＋｛（ａ15＠ｂ14）▼（ａ16…）…｝ ＋… …（５） 式（５）に示すように、各データのＣＤＳは、各データ
の構成ビットａm1乃至ａm14 （ｍ＝自然数）と直前の変
調データの最後のビットｂk14 （ｋ＝０，１，２，…）
から求められる。式（５）のＣＤＳ演算は、ＮＲＺＩ変
換後の信号の“１”を＋１とし、“０”を−１とする加
算を示している。ＣＤＳは、文献３（National Technic
al Report vol. 32 No.4 Aug. 1986 pp432）に記載され
ているように、ｂk14 が“０”（負極性）であるものと
してその値を定義しており、ｂk14 が“１”である場合
にはその正負が反転する。即ち、直前の波形極性が正で
ある場合には、ＣＤＳの正負を反転させる必要がある。
ＮＲＺＩ則においては“１”で波形を反転させるので、
“１”が奇数個のコードではＮＲＺＩ変換後の波形極性
は反転し、“１”が偶数個のコードではＮＲＺＩ変換後
でも波形極性は変化しない。従って、コード毎に“１”
のビット数が奇数であるか偶数であるかを判定して積分
することにより、波形極性を判別することができる。

【００２７】図４においては、符号器11は１４ビットの
パラレル信号をシフトレジスタ12に出力すると同時に、
ＤＳＶ計算部18にＣＤＳを出力し、更に、極性反転部17
に１４ビット中の“１”の数を出力している。ＤＳＶ計
算部18はＣＤＳを巡回加算し、極性判定部17は巡回加算
の加算結果の極性を求めて出力する。こうして、ＤＳＶ
が求められる。

【００２８】図５で用いたＮＲＺ変換と図４で用いたＮ
ＲＺＩ変換とでは、同一の入力に対して出力変調信号が
相違するので、ＤＳＶの値（変調信号のシンボル“１”
を＋１とし、“０”を−１として加算した値）は方式に
よって異なる。即ち、パラレル処理の過程でＤＳＶを算
出する場合には、図５と図４とのように、ＮＲＺ変換と
ＮＲＺＩ変換とで異なる算出方法を採用しなければなら
ない。

【００２９】ところで、最近、２クロック期間前後の排
他的論理を用いるＩ−ＮＲＺＩ（インターリーブドＮＲ
ＺＩ）変換が採用されることがある。図７はＩ−ＮＲＺ
Ｉ変換回路を示すブロック図である。

【００３０】入力データは排他的論理和回路27に与え
る。排他的論理和回路27の出力は遅延器28，29を介して
排他的論理和回路27に与える。入力シンボルａn に対す
る変調出力ｂn が２ビット期間遅延され、排他的論理和
回路27は入力シンボルａn と２ビット前の出力シンボル
ｂn-2 との排他的論理和を求めて、出力ｂn として出力
する。しかしながら、このＩ−ＮＲＺＩ変調信号のＤＳ
Ｖをパラレル処理の過程で算出する方法は考えられてお
らず、Ｉ−ＮＲＺＩ変調を採用した場合には、ビットシ
リアル変調信号に対してＤＳＶを算出しなければならな
いという問題点があった。

【００３１】

【発明が解決しようとする課題】このように、上述した
従来のディジタル変調装置においては、Ｉ−ＮＲＺＩ変
換による変調信号のＤＳＶをパラレル処理の過程で算出
する方法は提供されておらず、シリアル処理の過程でＤ
ＳＶを算出しなければならず、回路動作が高速となって
しまうという問題点があった。

【００３２】本発明は、I一ＮＲＺＩ変換による変調信
号のＤＳＶをパラレル処理の過程で算出することによ
り、回路動作の低速化を可能にすることができるディジ
タル変調装置を提供することを目的とする。

【００３３】［発明の構成］

【課題を解決するための手段】本発明に係るディジタル
変調装置は、入力された被変調信号をシリアルデータに
変換した後にＩ−ＮＲＺＩ変換して出力するＩ−ＮＲＺ
Ｉ変換手段と、前記被変調信号を１ビットおきの第１の
ビット群から成る第１のパラレルデータと他の第２のビ
ット群から成る第２のパラレルデータとに分割する分割
手段と、前記第１又は第２のパラレルデータをＮＲＺＩ
変換した場合に各変換後のコードの終端における極性を
夫々判別する極性判別手段と、前記第１のパラレルデー
タをＮＲＺＩ変換した場合のＣＤＳを格納し、前記極性
判別手段の判別結果に基づいた極性で前記ＣＤＳを出力
する第１のテーブルと、前記第２のパラレルデータをＮ
ＲＺＩ変換した場合のＣＤＳを格納し、前記極性判別手
段の判別結果に基づいた極性で前記ＣＤＳを出力する第
２のテーブルと、前記第１及び第２のデーブルからのＣ
ＤＳを加算し、この加算結果を巡回加算して前記Ｉ−Ｎ
ＲＺＩ変換手段からの変調信号のＤＳＶを求めるＤＳＶ
巡回加算手段とを具備したものである。

【００３４】

【作用】本発明において、分割手段は、ビットパラレル
な入力被変調信号を１ビットおきの第１のビット群から
成る第１のパラレルデータと他の第２のビット群から成
る第２のパラレルデータとに分割する。第１及び第２の
テーブルは、極性判別手段から、第１又は第２のパラレ
ルデータをＮＲＺＩ変換した場合の直前のコードの終端
における極性を示すデータが与えられ、この極性判別結
果に基づいた極性のＣＤＳを出力する。巡回加算手段
は、第１及び第２のテーブルからのＣＤＳを加算するこ
とにより被変調信号をＩ−ＮＲＺＩ変換した場合のＣＤ
Ｓを求め、このＣＤＳを巡回加算してＤＳＶを求める。

【００３５】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るディジタル変調装置の
一実施例を示すブロック図である。本実施例は８ビット
の被変調信号をＩ−ＮＲＺＩ変換して出力する例を示し
ている。

【００３６】先ず、Ｉ−ＮＲＺＩ変換の変調データにつ
いて数式を用いて説明する。

【００３７】Ｉ−ＮＲＺＩ変換回路に入力されるｎ番目
のシンボルａn に対して出力シンボルがｂn であるもの
とすると、下記式（６）が成立する。

【００３８】 ｂn ＝ａn ＠ｂn-2 ＝ａn ＠（ａn-2 ＠ｂn-4 ） …（６） また、ＤＳＶは下記式（７）で与えられる。

【００３９】 ＤＳＶ＝ｂ1 ▼ｂ2 ▼ｂ3 ▼…▼ｂ13▼ｂ14 ▼ｂ15▼ｂ16▼…▼ｂ28▼ｂ29▼… …（７） 式（６）を式（７）に当てはめてまとめると、下記式
（８）が導かれる。

【００４０】 ＤＳＶ ＝（ａ1 ＠ｂ-1）▼（ａ2 ＠ｂ0 ）▼（ａ3 ＠ｂ1 ）▼（ａ4 ＠ｂ2 ）▼（ａ5 ＠ｂ3 ）… ＝（ａ1 ＠ｂ-1） ▼（ａ2 ＠ｂ0 ） ▼（ａ3 ＠ａ1 ＠ｂ-1） ▼（ａ4 ＠ａ2 ＠ｂ0 ） ▼（ａ5 ＠ａ3 ＠ａ1 ＠ｂ-1） ▼… ＝（ａ1 ＠ｂ-1） ▼（ａ3 ＠ａ1 ＠ｂ-1） ▼（ａ5 ＠ａ3 ＠ａ1 ＠ｂ-1） ▼（ａ7 ＠ａ5 ＠ａ3 ＠ａ1 ＠ｂ-1） ▼… ▼（ａ2 ＠ｂ0 ） ▼（ａ4 ＠ａ2 ＠ｂ0 ） ▼（ａ6 ＠ａ4 ＠ａ2 ＠ｂ0 ） ▼（ａ8 ＠ａ6 ＠ａ4 ＠ａ2 ＠ｂ0 ） ▼… …（８） この式（８）から明らかなように、図７に示したＩ−Ｎ
ＲＺＩ変換回路の遅延器28，29の初期値ｂ-1，ｂ0 と入
力シンボルとのみによって変調信号出力を定義すること
ができる。そして、式（８）とＮＲＺＩ変調信号のＤＳ
Ｖ演算を示す式（５）との比較から明らかなように、１
ビットおきのシンボルである奇数番目のシンボルが入力
された場合のＮＲＺＩ変調信号のＤＳＶと、他の偶数番
目のシンボルが入力された場合のＮＲＺＩ変調信号のＤ
ＳＶとの和によって、Ｉ−ＮＲＺＩ変調信号のＤＳＶを
表現することができる。

【００４１】この理由から、本実施例においては、１ビ
ットおきのシンボルを集めた第１及び第２の２つのパラ
レルデータに分け、各パラレルデータに対してＮＲＺＩ
変換を行ったときのＣＤＳの和を求めて、Ｉ−ＮＲＺＩ
変換後のＤＳＶを求めている。即ち、入力端子31を介し
て入力される８ビットの被変調信号は分割回路32に与
え、分割回路32は、入力信号の１ビットおきの２つのパ
ラレルデータ、即ち、奇数番目のビットから成るパラレ
ルデータと偶数番目のビットから成るパラレルデータと
に分割して４ビットの各パラレルデータを夫々テーブル
34，35に与える。テーブル34，35は入力された４ビット
のパラレルデータをＮＲＺＩ変換した場合のＣＤＳ及び
その反転信号を格納すると共に、入力４ビットパラレル
データの“１”の数が奇数であるか偶数であるかを示す
極性判定データを格納する。

【００４２】テーブル34からの極性判定データは波形極
性を判別するための巡回加算器36の排他的論理和回路37
に与える。排他的論理和回路37の出力は遅延器38を介し
て排他的論理和回路37に与えており、排他的論理和回路
37はテーブル34からの極性判定データを巡回加算する。
この巡回加算結果は遅延器38を介してテーブル34に与え
る。ＮＲＺＩ変換においては、“１”のビットで出力が
反転するので、偶数回の反転（“１”が偶数個）では元
の極性になり、奇数回の反転（“１”が奇数個）では元
の極性とは逆の極性となる。従って、遅延器38の出力は
コード終端における極性を示すことになる。同様に、テ
ーブル35からの極性判定データは巡回加算器36の排他的
論理和回路39に与える。排他的論理和回路39の出力は遅
延器40を介して排他的論理和回路39に与え、排他的論理
和回路39の巡回加算結果を遅延器40を介してテーブル35
に帰還する。

【００４３】テーブル34，35は、巡回加算器36から直前
のコードの終端における極性の判別結果が与えられ、こ
の判別結果に基づく極性のＣＤＳを加算器41に出力する
ようになっている。加算器41はテーブル34，35からのＣ
ＤＳを加算することにより、入力被変調信号をＩ−ＮＲ
ＺＩ変換した場合のＣＤＳを求めてＤＳＶ巡回加算器42
に出力する。ＤＳＶ巡回加算器42は、加算器43と加算器
43の出力を遅延させて加算器43に与える遅延器44とによ
って構成されている。ＤＳＶ巡回加算器42は加算器41か
らのＣＤＳを巡回加算して出力端子45にＤＳＶ出力とし
て出力するようになっている。

【００４４】一方、入力端子31の被変調信号はＰ／Ｓ変
換回路33に与え、Ｐ／Ｓ変換回路33は入力された８ビッ
トパラレルデータをビットシリアルなデータに変換し
て、Ｉ−ＮＲＺＩ変換回路46に出力する。Ｉ−ＮＲＺＩ
変換回路46はＰ／Ｓ変換回路33の出力が与えられる排他
的論理和回路47、排他的論理和回路47の出力を遅延させ
る遅延器48及び遅延器48の出力を遅延させて排他的論理
和回路47に与える遅延器49によって構成している。Ｉ−
ＮＲＺＩ変換回路49はＰ／Ｓ変換回路33の出力をＩ−Ｎ
ＲＺＩ変換して遅延器49から出力端子50に変調信号出力
として出力するようになっている。

【００４５】次に、このように構成された実施例の動作
について説明する。

【００４６】入力端子31を介して入力された８ビットの
被変調信号はＰ／Ｓ変換回路33に与えてビットシリアル
な信号に変換する。Ｐ／Ｓ変換回路33からの変調信号は
Ｉ−ＮＲＺＩ変換回路46によってＩ−ＮＲＺＩ変換して
出力端子50に変調信号出力を出力する。

【００４７】一方、８ビットの被変調信号は分割回路32
にも与えて、奇数番目の４ビットから成るパラレルデー
タと偶数番目の４ビットから成るパラレルデータとに分
割する。テーブル34には奇数番目の４ビットを与え、テ
ーブル35には偶数番目の４ビットを与える。テーブル34
は、直前のコードの終端における極性が負であるものと
した場合に、奇数番目の４ビットのパラレルデータをＮ
ＲＺＩ変換したときのＣＤＳを格納すると共に、その反
転信号も格納している。更に、テーブル34は奇数番目の
４ビットのうちの“１”のビット数のデータである極性
判定データも格納しており、この極性判定データを巡回
加算器36に与える。巡回加算器36は極性判定データを巡
回加算して、直前のコードの終端における極性を示す巡
回加算結果をテーブル34に出力する。テーブル34は巡回
加算器36から直前のコードの終端における極性を示す巡
回加算結果が与えられており、この極性に基づいて正又
は負のＣＤＳを加算器41に出力する。

【００４８】同様に、テーブル35は偶数番目の４ビット
のパラレルデータをＮＲＺＩ変換した場合のＣＤＳを、
直前のコードの終端における極性に基づいた極性で加算
器41に出力する。加算器41はテーブル34，35からのＣＤ
Ｓを加算して、８ビット被変調信号をＩ−ＮＲＺＩ変換
した場合のＣＤＳを求めてＤＳＶ巡回加算器42に出力す
る。ＤＳＶ巡回加算器42は加算器41から上記式（８）の
右辺各項のＣＤＳが順次入力され、加算器43及び遅延器
44を用いた巡回加算によってＤＳＶを求めて出力端子45
から出力する。

【００４９】このように、本実施例においては、入力変
調信号を奇数番目のビットと偶数番目のビットとに分割
することにより、入力被変調信号を１ビットおきの２つ
のパラレルデータに分割し、これらのパラレルデータを
入力としてＮＲＺＩ変換した場合のＣＤＳを夫々求めて
加算し、加算結果を巡回加算することによりＩ−ＮＲＺ
Ｉ変調信号のＤＳＶを求めており、パラレル処理の過程
でＤＳＶを算出しているので、回路を高速化する必要が
ない。例えば、１４ビットの信号に変換する方式を採用
した場合には、シリアル処理の過程でＤＳＶを算出する
場合に比して１／１４倍の動作速度でＤＳＶ算出が可能
である。

【００５０】図２は本発明の他の実施例を示すブロック
図である。図２において図１と同一の構成要素には同一
符号を付して説明を省略する。

【００５１】図１の実施例は被変調信号が偶数ビット数
の場合であり、分割回路32によって分割された２つのパ
ラレルデータのビット数は同一である。これに対し、本
実施例は被変調信号のビット数が奇数である場合に対応
したものである。例えば、９ビットのパラレル信号をＩ
−ＮＲＺＩ変換する場合の例について説明する。

【００５２】８ビットの被変調信号は変換表51に与え
る。変換表51は８ビットのパラレルデータを９ビットの
パラレルデータに変換して分割回路32及びＰ／Ｓ変換回
路33に出力するようになっている。分割回路32は９ビッ
トのパラレルデータのうちの奇数番目のビットから成る
５ビットのパラレルデータをテーブル53に与え、偶数番
目のビットから成る４ビットのパラレルデータをテーブ
ル54に与える。テーブル53は５ビットのパラレルデータ
をＮＲＺＩ変換した場合のＣＤＳとその反転信号を格納
すると共に、５ビットのパラレルデータの“１”の数を
示す極性判定データを巡回加算器52に出力する。また、
テーブル54は４ビットのパラレルデータをＮＲＺＩ変換
した場合のＣＤＳとその反転信号を格納すると共に、４
ビットのパラレルデータの“１”の数を示す極性判定デ
ータを巡回加算器52に出力する。

【００５３】いま、変換表51からの一連のパラレルデー
タを、シンボルａ1 乃至ａ9 ，シンボルｂ1 乃至ｂ9 ，
シンボルｃ1 乃至ｃ9 ，…によって表現するものとす
る。これらのパラレルデータをシリアルデータに変換す
ると、変換後のビット列は図３に示すものとなる。図３
の矢印は１ビットおきのシンボル、即ち、ＤＳＶ算出の
ために分割した一方のパラレルデータを示している。

【００５４】この図３に示すように、上記式（８）に示
す１ビットのおきのシンボルから成るパラレルデータの
一方は、パラレルデータａ1 乃至ａ9 において奇数番目
のビットを集めたものであるものとすると、パラレルデ
ータｂ1 乃至ｂ9 では偶数番目のビットを集めたものと
なる。従って、例えば、パラレルデータｂ1 乃至ｂ9の
偶数番目のビット（図３矢印）のＣＤＳの極性を決定す
るための直前のコードの終端における極性は、パラレル
データａ1 乃至ａ9 の奇数番目の最後のビットａ9 によ
って判断しなければならない。

【００５５】この理由から、本実施例においては、テー
ブル53はテーブル54の出力に基づいてＣＤＳの極性を決
定し、テーブル54はテーブル53の出力に基づいてＣＤＳ
の極性を決定する。即ち、テーブル53，54は極性判定デ
ータを巡回加算器52に出力する。巡回加算器52はテーブ
ル53からの極性判定データを排他的論理和回路37及び遅
延器38によって巡回加算して加算結果をテーブル54に与
え、テーブル54からの極性判定データを排他的論理和回
路39及び遅延器40によって巡回加算して加算結果をテー
ブル53に与える。

【００５６】このように構成された実施例においては、
入力端子１を介して入力された被変調信号は変換表51に
よって９ビットのパラレルデータに変換する。この９ビ
ットのパラレルデータは分割回路32において奇数番目の
ビットと偶数番目のビットとに分割し、夫々テーブル5
3，54に与える。テーブル53は奇数番目の５ビットパラ
レルデータをＮＲＺＩ変換した場合のＣＤＳ及びその反
転信号を格納している。テーブル53にはテーブル54の極
性判定データの巡回加算結果が与えられている。この巡
回加算結果は、奇数番目のビットのＣＤＳを極性を決定
するための直前のコードの終端における極性に相当し、
テーブル53はこの巡回加算結果に基づく極性のＣＤＳを
加算器41に出力する。同様に、テーブル54は、テーブル
53の極性判定データの巡回加算結果に基づく極性のＣＤ
Ｓを加算器41に出力する。他の作用及び効果は図１の実
施例と同様である。

【００５７】本発明は上記各実施例に限定されるもので
はなく、例えば、上記各実施例においては、被変調信号
のビット数が偶数である場合と奇数である場合とについ
て説明したが、奇数ビット数の被変調信号を２データず
つまとめて１データとして扱うことにより、奇数ビット
数の被変調信号であっても、図１の実施例によってＤＳ
Ｖを算出することも可能である。また、“１”のビット
数は巡回加算器によって加算したが、テーブルに加算器
を内蔵することもできる。

【００５８】

【発明の効果】以上説明したように本発明によれば、I
一ＮＲＺＩ変換による変調信号のＤＳＶをパラレル処理
の過程で算出することにより、回路動作の低速化を可能
にすることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係るディジタル変調装置の一実施例を
示すブロック図。

【図２】本発明の他の実施例を示すブロック図。

【図３】図２の実施例を説明するための説明図。

【図４】従来のディジタル変調装置を示すブロック図。

【図５】従来のディジタル変調装置を示すブロック図。

【図６】ＮＲＺＩ変換回路を示すブロック図。

【図７】Ｉ−ＮＲＺＩ変換回路を示すブロック図。

【符号の説明】

32…分割回路、33…Ｐ／Ｓ変換回路、34，35…テーブ
ル、36…巡回加算器、41…加算器、42…ＤＳＶ巡回加算
器、46…Ｉ−ＮＲＺＩ変換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力された被変調信号をシリアルデータ
   に変換した後にＩ−ＮＲＺＩ変換して出力するＩ−ＮＲ
   ＺＩ変換手段と、 前記被変調信号を１ビットおきの第１のビット群から成
   る第１のパラレルデータと他の第２のビット群から成る
   第２のパラレルデータとに分割する分割手段と、 前記第１又は第２のパラレルデータをＮＲＺＩ変換した
   場合に各変換後のコードの終端における極性を夫々判別
   する極性判別手段と、 前記第１のパラレルデータをＮＲＺＩ変換した場合のＣ
   ＤＳを格納し、前記極性判別手段の判別結果に基づいた
   極性で前記ＣＤＳを出力する第１のテーブルと、 前記第２のパラレルデータをＮＲＺＩ変換した場合のＣ
   ＤＳを格納し、前記極性判別手段の判別結果に基づいた
   極性で前記ＣＤＳを出力する第２のテーブルと、 前記第１及び第２のデーブルからのＣＤＳを加算し、こ
   の加算結果を巡回加算して前記Ｉ−ＮＲＺＩ変換手段か
   らの変調信号のＤＳＶを求めるＤＳＶ巡回加算手段とを
   具備したことを特徴とするディジタル変調装置。