JPH07154395A - 交換装置 - Google Patents

Abstract

(57)【要約】 【目的】スループットの低下を最小限に抑えつつ、ソフ
トウェアによるＡＴＭセルの交換処理を実現する交換装
置を提供する。 【構成】複数のインタフェース点１００−ｉを収容し、
各インタフェース点の入力ポートから入力されるＡＴＭ
セルをヘッダ情報に従って所望のインタフェース点の出
力ポートへ転送する交換送置において、各インタフェー
ス点にそれぞれ物理レイヤ処理部としての回線インタフ
ェース１０１−ｉを接続するとともに、システムバス１
０６、キャッシュおよびＭＭＵ１０７、メインメモリ１
０９、汎用プロセッサ１１０によって構成される交換処
理部によりセル交換処理をソフトウェア処理で実行し、
ＤＭＡ受信バッファ１０４およびＤＭＡ送信バッファ１
０５とＤＭＡコントローラ１０８を用いて回線インタフ
ェースとメインメモリ１０９との間でＡＴＭセルをＤＭ
Ａ転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は交換装置に係り、特に複
数のインタフェース点を収容し、各インタフェース点の
入力ポートから入力されたＡＴＭセルをそのヘッダ情報
に従って所望のインタフェース点の出力ポートへ転送す
る交換装置に関する。

【０００２】

【従来の技術】従来より、伝送／交換技術の高速化を狙
う技術として、ＡＴＭ（非同期転送モード）技術が注目
を集めている。ＡＴＭは全ての情報をセルと呼ばれる固
定長短パケットに担わせて転送することによりパケット
交換のハードウェア実装を狙い、高速な情報の伝送／交
換を容易にすることを狙った技術である。この方式を用
いて情報通信を行うＡＴＭ通信網を実現するためには、
セルをある伝送路から該セルのヘッダ情報に従って所望
の伝送路へ転送する交換装置が必須となる。

【０００３】しかしながら、従来の交換装置には次のよ
うな問題がある。ＡＴＭ通信網は、基本的にハードウェ
アでＡＴＭレイヤの情報伝達機能を提供するものであ
る。ハードウェアで実現される機能は、一般的にそのス
ループットは高いが、コスト高となる。従来の交換装置
においても、ハードウェアによりＡＴＭレイヤ機能を実
現しており、コスト高となってしまう。特に、ＡＴＭ−
ＬＡＮとして近年注目を集めている、比較的狭い範囲に
存在している端末に対してＡＴＭセルによる伝送能力を
提供する目的の通信システムに使用する交換装置として
は、耐え難いコストとなってしまう。また、ハードウェ
ア化された機能では機能を少しだけ変更する場合にもハ
ードウェアを作り直す必要があり、柔軟性に欠けるとい
う問題点もある。

【０００４】このような問題を解決するには、交換装置
の機能をソフトウェアにより実現することが考えられる
が、その場合にはスループットの低下をいかに抑えるか
が大きな課題となる。

【０００５】さらに、ソフトウェア処理を行うことを考
えた場合、与えられた情報によって処理時間が変動す
る。インタフェース点より予め定められた速度でよどみ
なく情報の入出力を行わなければならないＡＴＭ交換装
置においては、この処理時間の変動をいかに吸収するか
も大きな課題である。

【０００６】

【発明が解決しようとする課題】上述したように、従来
の交換装置はＡＴＭレイヤ機能がハードウェアにより実
現されているため、特にＡＴＭ−ＬＡＮとして使用する
場合、コスト高と機能の柔軟性が低いという問題があ
る。また、交換装置の機能をソフトウェアにより実現す
ることが考えられるが、その場合にはスループットの低
下と処理時間の変動が問題となる。

【０００７】本発明はこのような点に鑑みてなされたも
ので、スループットの低下を最小限に抑え、また処理時
間の変動を吸収しつつ、ソフトウェアによるＡＴＭセル
の交換処理を実現でき、低コストかつ機能の柔軟性の高
い交換装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明は複数のインタフェース点を収容し、該
インタフェース点の各入力ポートから入力されたＡＴＭ
セルを該セルに付加されたヘッダ情報に従って所望のイ
ンタフェース点の出力ポートへ転送する交換送置におい
て、複数のインタフェース点にそれぞれ接続された複数
の物理レイヤ処理部と、これらの物理レイヤ処理部を介
してインタフェース点の各入力ポートから入力されるＡ
ＴＭセルを該物理レイヤ処理部を介して所望のインタフ
ェース点の出力ポートへ転送するための交換処理および
入力されるＡＴＭセルのヘッダ情報と該ＡＴＭセルが入
力された入力ポートを示す入力ポート識別子とから、該
ＡＴＭセルが出力されるべき出力ポートを示す出力ポー
ト識別子と該ＡＴＭセルが出力されるときに付加される
べきヘッダ情報を作成する処理をソフトウェア処理によ
って実行する交換処理部と、物理レイヤ処理部と交換処
理部との間でＡＴＭセルをダイレクトメモリアクセス方
式により転送する転送手段とを備えたことを特徴とす
る。

【０００９】交換処理手段は、より具体的には汎用プロ
セッサ、メインメモリ、キャッシュおよびＭＭＵ（Memo
ry Management Unit）によって構成され、交換処理とヘ
ッダ情報作成処理を汎用プロセッサ上のプログラムで実
現する。

【００１０】また、第２の発明では複数のインタフェー
ス点を収容し、該インタフェース点の各入力ポートから
入力されたＡＴＭセルを該ＡＴＭセルに付加されたヘッ
ダ情報に従って所望のインタフェース点の出力ポートへ
転送する交換送置において、複数のインタフェース点に
それぞれ接続され、ＡＴＭセルを構成するビット列を受
信して出力する受信手段と、この受信手段から出力され
たビット列からクロックを抽出するクロック抽出手段
と、このクロック抽出手段により抽出されたクロックを
用いて受信手段から出力されるビット列を順次入力保持
し入力順に出力する入力側記憶手段と、複数のインタフ
ェース点にそれぞれ接続され、ＡＴＭセルを構成するビ
ット列を送信する送信手段と、クロック抽出手段により
抽出されたクロックを用いてビット列を順次入力保持し
入力順に送信手段へ出力する出力側記憶手段と、入力側
記憶手段に保持されたビット列を順次読み出し、この読
み出したビット列をフレーム同期およびセル同期を確立
しつつＡＴＭセルに変換して外部へ出力すると共に、外
部から入力されたＡＴＭセルを該ＡＴＭセルのヘッダ情
報を更新して前記出力側記憶手段へ出力しながら予め定
められた間隔で該ＡＴＭセルの相互間にフレーム同期パ
ターンを挿入する処理をソフトウェア処理によって実行
する物理レイヤ処理手段とを備えたことを特徴とする。

【００１１】

【作用】第１の発明の交換装置においては、ＡＴＭレイ
ヤ処理とりわけ交換処理を汎用プロセッサによるソフト
ウェア処理で実現できるため、従来ＡＴＭレイヤ処理に
必要であった種々の専用ハードウェアを削減でき、もっ
て低コスト化が達成される。また、交換処理が汎用プロ
セッサ上のプログラムとして実現されているため、例え
ばＶＰＩ／ＶＣＩ（バーチャルパス識別子／バーチャル
チャネル識別子）の扱い方等で不都合が生じても、プロ
グラムの変更のみで対応でき、交換装置としての機能の
柔軟性が向上する。

【００１２】さらに、本発明では特に物理レイヤ処理部
と交換処理部間のＡＴＭセルの転送にダイレクトメモリ
アクセス方式、すなわちＤＭＡ（Direct Memory Acces
s）転送を用いるため、このＤＭＡ転送と交換処理部に
おける処理のための命令の実行を並列に行うことで、物
理レイヤ処理とＤＭＡ転送によるＡＴＭセルの転送を並
行して実行することが可能となる。これによって、物理
レイヤ処理とＡＴＭセルの転送を時間的にわけて行う場
合より格段にスループットが向上し、ハードウェアによ
りＡＴＭレイヤ処理を実現する従来の交換装置と比較し
た場合のスループットの低下は最小限に抑えられる。

【００１３】第２の発明の交換装置においては、フレー
ム同期、セル同期といった物理レイヤ処理を汎用プロセ
ッサによるソフトウェア処理で実現できるため、従来物
理レイヤ処理に必要であった種々の専用ハードウェアを
削減でき、もって低コスト化が達成される。また、物理
レイヤ処理が汎用プロセッサのプログラムとして実現さ
れているため、例えばフレーム中のフラグの扱い方等で
不都合が生じてもプログラムの変更のみで対応でき、交
換装置としての機能の柔軟性が向上する。

【００１４】さらに、物理レイヤ処理部とインタフェー
ス点の入力ポートとの間に、インタフェース点から入力
される速度でインタフェース点から入力される情報を入
力して一旦保持し、物理レイヤ処理部が自己の都合に合
わせて該情報を読み込むための入力側記憶手段である入
力ＦＩＦＯメモリと、物理レイヤ処理部が自己の都合に
合わせて入力する情報を一旦保持し、インタフェース点
の入力ポートからの情報の入力速度と同一速度で出力す
る出力側記憶手段としての出力ＦＩＦＯメモリを持つこ
とにより、物理レイヤ処理部の処理時間が変動してもイ
ンタフェース点の入力ポートと出力ポートでは予め定め
られた速度でよどみなく情報の入出力を行うことが可能
となる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１に、本発明の第１の実施例に係る交換装置の
構成を示す。この交換装置は、複数のインタフェース点
１００−１，…１００−ｎをそれぞれ収容した物理レイ
ヤ処理部としての回線インタフェース１０１−１，…，
１０１−ｎ、受信バス１０２、送信バス１０３、ＤＭＡ
受信バッファ１０４、ＤＭＡ送信バッファ１０５、シス
テムバス１０６、キャッシュおよびＭＭＵ１０７、ＤＭ
Ａコントローラ１０８、メインメモリ１０９、汎用プロ
セッサ１１０からなる。インタフェース点１００−１，
…１００−ｎは、それぞれ一つの入力ポートと一つの出
力ポートを有する。以下の説明では、ＡＴＭセルを単に
セルという。

【００１６】回線インタフェース１０１−１，…，１０
１−ｎは、インタフェース点１００−１，…１００−ｎ
の各入力ポートより入力されたビット列からクロックを
抽出し、そのクロックでセル同期処理を行ってビット列
をセル流として出力するセル同期部１０１１と、セル同
期部１０１１から出力されるクロックに従ってセル流を
入力し、そのセル流のうち空セルを除くセルを一旦保持
し、受信バス１０２の動作するクロックに従ってセルを
送出することのできる入力バッファ１０１２と、送信バ
ス１０３から受け取ったセルが自分宛であるか否かを判
断し、自分宛てであるセルのみを出力するアドレスフィ
ルタ１０１３と、アドレスフィルタ１０１３から受け取
ったセルを一旦保持する出力バッファ１０１４と、出力
バッファ１０１４からセルを読み出し、ＨＥＣ（Header
Error Control：ヘッダ誤り制御）値を計算して該セル
に埋め込んだ後、インタフェース点１００−１，…１０
０−ｎへ送出するＨＥＣ演算部１０１５とを有する。

【００１７】受信バス１０２は、各回線インタフェース
１０１−１，…１０１ｎ内の入力バッファ１０１２に保
持されたセルを取り出し、それらを多重化してＤＭＡ受
信バッファ１０４へ渡す。送信バス１０３は、ＤＭＡ送
信バッファ１０５に保持されたセルを取り出し、全ての
回線インタフェース１０１−１，…１０１−ｎへ転送す
る。

【００１８】システムバス１０６、キャッシュおよびＭ
ＭＵ１０７およびメインメモリ１０９は汎用プロセッサ
１１０に付属しており、本実施例ではこれらによりソフ
トウェア処理によるＡＴＭレイヤ処理の一つである交換
処理をソフトウェア処理により実現する。ＤＭＡコント
ローラ１０８はシステムバス１０６上でＤＭＡ転送を行
う制御を行うものであり、ＤＭＡ受信バッファ１０４は
受信バス１０２とシステムバス１０６の間、ＤＭＡ送信
バッファ１０５はシステムバス１０６と送信バス１０３
の間にそれぞれ設けられる。

【００１９】以下、本実施例の交換装置の動作を図１〜
図３を参照しながら説明する。ここでは、汎用プロセッ
サ１１０のシステムバス１０６は６４ビット長のバスで
あるものとして説明を進める。図２は図１の交換装置の
動作を説明するための概念図であり、図３は図１の交換
装置内部のセルフォーマットを示す図である。

【００２０】汎用プロセッサ１１０は、キャッシュおよ
びＭＭＵ１０７の助けを借りて、図２に示すようにセル
入力プロセス２０２、セル出力プロセス２０４、ノード
設定プロセス２０７を実行する。汎用プロセッサ１１０
のメインメモリ１０９上のデータ領域には、処理待ちセ
ルキュー２０３と新ＶＰＩ／ＶＣＩテーブル２０５が確
保されている。

【００２１】インタフェース点１００−１，…，１００
−ｎの入力ポートから回線インタフェース１０１−１，
…，１０１−ｎに入力されたビット列は、例えばＣＣＩ
ＴＴ標準Ｉ．４３２に規定されたアルゴリズムに従って
セル同期回路２０１−１，…，２０１−ｎによりセル列
とされた後、受信バス１０２を経由してＤＭＡ受信バッ
ファ１０４に入力される。セル同期回路２０１−１，
…，２０１−ｎは例えば図１に示すように、セル同期を
とるセル同期部１０１１と、セル同期部１０１１が出力
するセル流から空セルを除いて一旦保持する入力バッフ
ァ１０１２によって構成される。

【００２２】入力バッファ１０２においては、以降の処
理を単純にする目的で、図３（ａ）に示す様なセル同期
部１０１１から入力されるインタフェース点１００−
１，…，１００−ｎ上のフォーマットである５３バイト
長のセルの先頭に、セルが入力されたポートを識別する
ための入力ポート識別子として、該ポートに付与された
番号である１バイトの入ポート番号および７バイトの空
き領域を付加し、さらにセルの後に３バイトの空き領域
をとった形式でセルを保持し、受信バス１０２を経由し
てＤＭＡ受信バッファ１０４に送出する。これにより、
汎用プロセッサ１１０の６４ビット幅のデータバスを有
効に使用することができる。

【００２３】ＤＭＡ受信バッファ１０４は、自分の保持
しているセル数が予め定められた数を越えた場合、セル
入力プロセス２０２に転送要求を出す。転送要求を受け
たセル入力プロセス２０２は、予め定められた数のセル
をＤＭＡ受信バッファ１０４から処理待ちセルキュー２
２０３に転送する。ここで、セル入力プロセス２０２の
行うセルの転送は、具体的には図１に示したＤＭＡコン
トローラ１０８によって、予め定められた個数のセルを
メインメモリ１０９に向けてバースト転送する方法をと
ってもよい。また、ＤＭＡ受信バッファ１０４から処理
待ちセルキュー２０３に転送されるセルも、汎用プロセ
ッサ１１０の６４ビット幅のデータバスを有効に使用で
きるように、図３（ａ）の形式であることが望ましい。

【００２４】処理待ちセルキュー２０３の先頭のセル
は、まずセル出力プロセス２０４により解析される。具
体的には、入ポート番号とセルのヘッダ情報であるＶＰ
Ｉ／ＶＣＩが取り出され、これらの情報を予め定められ
た方法に従って処理し、新ＶＰＩ／ＶＣＩテーブル２０
５の該セルの属するコネクションに割り当てられたエン
トリのアドレスを得る。その後、該エントリのアドレス
を参照し、該セルを送出するべき出力ポートを識別する
出力ポート識別子である出ポート番号と、ヘッダ情報と
しての新ＶＰＩ／ＶＣＩを得る。その後、処理待ちセル
キュー２０３の先頭セルの該当する位置を出ポート番号
と新ＶＰＩ／ＶＣＩとにより書き換える。これを実行す
ると、図３（ｂ）に示した形式のセルが処理待ちセルキ
ュー２０３の先頭に得られることになる。

【００２５】次に、セル出力プロセス２０４が処理待ち
セルキュー２０３から先頭セルを取り出し、該セルの転
送先を解析する。この解析の結果、該セルがノード設定
プロセス２０７に転送されるべきものであれば、該セル
をノード設定プロセス２０７に転送する。また、該セル
がポートから送出するべきものであれば、ＤＭＡ送信バ
ッファ１０５に転送する。

【００２６】ここで、ノード設定プロセス２０７とは、
本実施例の交換装置において、外部からの要求に従い新
ＶＰＩ／ＶＣＩテーブル２０５の内容を設定する、セル
同期回路２０１−１，…，２０１−ｎおよびＨＥＣ演算
回路２０６−１，…，２０６−ｎを監視制御するといっ
た、交換装置の制御を行うプロセスである。

【００２７】ノード設定プロセス２０７は、自らセルを
送出することがある。これは、例えばノード設定プロセ
ス２０７が他の交換装置のノード設定プロセスと通信を
行う場合等に生じる。この場合、ノード設定プロセス２
０７が送出するセルは、セル出力プロセス２０４を経由
してＤＭＡ送信バッファ１０５に転送される。

【００２８】なお、セル出力プロセス２０４からＤＭＡ
送信バッファ１０５へのセルの転送方法は、具体的には
例えば図１においてメインメモリ１０９からＤＭＡ送信
バッファ１０５へＤＭＡコントローラ１０８を利用して
ＤＭＡ転送するという方法であってもよいし、プロセッ
サ１１０が内部のレジスタ内に保持されたセルを直接Ｄ
ＭＡ送信バッファ１０５に書き込むという方法であって
もよい。

【００２９】次に、ＤＭＡ送信バッファ１０５に保持さ
れたセルは、送信バス１０３を経由してＨＥＣ演算回路
２０６−１，…，２０６−ｎに転送され、ＣＣＩＴＴ標
準のＩ．４３２に規定されるアルゴリズムに従ってセル
ヘッダ内のＨＥＣ値が更新された後、インタフェース点
に向けて送出される。

【００３０】ここで、ＤＭＡ送信バッファ１０５から送
信バス１０３を経由したインタフェース点までのセルの
転送には、以下のような方法を用いてもよい。セル出力
プロセス２０４から出力される図３（ｂ）に示した形式
のセルは、ＤＭＡ送信バッファ１０５に一旦保持された
後、送信バス１０３に送出される。送信バス１０３に送
出されたセルは、全ての回線インタフェース１０１−
１，…，１０１−ｎ内のアドレスフィルタ１０１３に入
力される。

【００３１】アドレスフィルタ１０１３は、受け取った
セルの出ポート番号と自分に割り当てられたポート番号
とを比較し、一致していれば受け取ったセルを出力バッ
ファ１０１４へ転送する。出力バッファ１０１４では、
次段のＨＥＣ演算部１０１５に向けて常に空セル流を送
出している。出力バッファ１０１４はアドレスフィルタ
１０１３からセルを受け取ると、出ポート番号と空き領
域を取り除いて一旦保持し、その後、空セル流の空セル
を保持しているセルに置き換えて、ＨＥＣ演算部１０１
５に送出する。ＨＥＣ演算部１０１５では、与えられた
セル流のそれぞれのセルのＨＥＣ値を計算し、該ＨＥＣ
値をセルに埋め込んでインタフェース点１００−１，
…，１００−ｎへ送出する。

【００３２】なお、本実施例においてセルのコピーを実
現するため、出ポート番号をポート毎に割り当てられた
ビット情報であるビットマップ情報とし、アドレスフィ
ルタ１０１３は該ビットマップ情報の割り当てられたビ
ットに１が立っていれば、該セルを送信バッファ１０１
４に渡すというような構成としてもよい。

【００３３】以上説明した本実施例の構成によれば、従
来の交換装置においてハードウェアにより実現されてい
たＡＴＭレイヤ処理が汎用プロセッサ１１０によって実
行されるソフトウェア処理で実現されるため、ＡＴＭ−
ＬＡＮなどに好適な低コストの交換装置を提供すること
ができる。

【００３４】また、本実施例の交換装置においては物理
レイヤ処理を司る回線インタフェース１０１−１，…，
１０１−ｎと、プロセッサ１１０のメインメモリ１０９
との間のセル転送に、ＤＭＡ受信バッファ１０４，ＤＭ
Ａ送信バッファ１０５およびＤＭＡコントローラ１０８
を用いたＤＭＡ転送を適用している。一方、プロセッサ
１１０にはキャッシュ及びＭＭＵ１０７が付属してい
る。良く知られているように、キャッシュ及びＭＭＵの
効果により、命令の実行に係る命令フェッチに関して
は、システムバス１０６にアクセスが発生しないので、
キャッシュ上の命令の実行と並列に上記のＤＭＡ転送を
行うことが可能になる。

【００３５】このように、回線インタフェース１０１−
１，…，１０１−ｎとメインメモリ１０９との間のセル
転送にＤＭＡ転送を採用した結果、セルの転送とセル入
力プロセス２０２、セル出力プロセス２０４およびノー
ド設定プロセス２０７からなる交換処理の実行を並行し
て行うことが可能となる。この結果、交換処理にソフト
ウェア処理を用いながらも、交換装置としてのスループ
ットを比較的高くすることができる。

【００３６】また、本実施例の交換装置ではＡＴＭレイ
ヤ処理が汎用プロセッサ１１０のプログラムとして実現
されるため、セル出力プロセス２０４において行われる
新ＶＰＩ／ＶＣＩテーブル２０５へのアクセス時のＶＰ
Ｉ／ＶＣＩの扱い、すなわち入力されたセルのＶＰＩ／
ＶＣＩから新ＶＰＩ／ＶＣＩテーブル２０５を参照する
アドレスを計算するというアルゴリズムを柔軟に設定で
き、ベンダ毎に異なると考えられるＶＰＩ／ＶＣＩの扱
い手法に対応することができる。

【００３７】さらに、処理持ちキュー２０３をセルに付
けられた優先度毎のキューとして、その優先度を実現す
るためのアルゴリズムをセル入力プロセス２０２および
セル出力プロセス２０４にて実現する場合も、その優先
度を実現するためのアルゴリズムを可変とすることがで
きるので、交換装置が適用されるネットワーク内の位
置、例えば端末のトラフィックを集線する位置、集線さ
れたトラフィックを中継する位置毎に異なると予想され
る種々のＱＯＳ要求に容易に答えることが可能となる。

【００３８】なお、本実施例において各回線インタフェ
ース１０１−１，…，１０１−ｎが収容するインタフェ
ース点１００−１，…，１００−ｎ上の情報伝送速度は
等しくてもよいし異なっていてもよい。

【００３９】また、本実施例の交換装置の変形した実施
例として、図４に示すように例えば受信バス１０２と送
信バス１０３を用い、任意の複数の回線インタフェー
ス、例えば比較的高速のインタフェース点に接続された
回線インタフェースからのセルを上位のハードウェア化
されたセルスイッチ４０１に与える構成としてもよい。
これにより、従来の交換装置と同様のハードウェア化さ
れたセルスイッチ４０１を用いる交換装置において、低
速のインタフェース点を収容する場合のコストを低下さ
せることができる。

【００４０】すなわち、低速のインタフェース点に接続
された回線インタフェースからのセルについては、先の
実施例と同様にソフトウェア処理により交換処理を行う
ことで、速度の種々異なるインタフェース点を収容した
場合に、全てのインタフェース点に接続された回線イン
タフェースからのセルを全てハードウェア化されたセル
スイッチによって交換処理する場合に比較して、セルス
イッチ４０１のハードウェアコストを削減することがで
きる。

【００４１】なお、この場合、図３（ｂ）に示した、送
信バス上のセルのフォーマットにおいて、空き領域とな
っている部分に、ハードウェア化されたセルスイッチ４
０１で使用されるルーティングタグが書き込まれている
ことにしてもよい。また、ハードウェア化されたセルス
イッチ４０１の接続位置は、受信バス１０２および送信
バス１０３に限られず、例えば破線で示すように汎用プ
ロセッサ１１０のシステムバス１０６でも構わない。

【００４２】ところで、図１ではインタフェース点を介
してセル流が入出力される、いわゆるセルベースのＡＴ
Ｍインタフェースを収容する回線インタフェースについ
て図示しているが、インタフェース点とセル同期部１０
１１、ＨＥＣ演算部１０１５の間に、いわゆるＳＤＨの
フレームを作成し、当該フレームのペイロード部分にセ
ル流をマッピングする機能を設ければ、いわゆるＳＤＨ
ベースのＡＴＭインタフェースとなることは言うまでも
ない。

【００４３】次に、図５〜図７を参照して本発明の第２
の実施例を説明する。第１の実施例では、回線インタフ
ェースにおいてインタフェース点から入力されたビット
列のセル同期をとるために、ＣＣＩＴＴ標準Ｉ．４３２
に規定されたアルゴリズムを採用することを仮定してい
たので、インタフェース点に向けて常に空セルを送出す
る必要がある等、セル同期を確立するためのハードウェ
アが比較的大きくなる。第２の実施例ではこの点を改善
するため、セルの先頭を示す情報を送出セルに付加して
転送することで、インタフェース点に向けて常に空セル
を送出する必要をなくし、インタフェース点の受信入力
点で容易にセル同期がとれるといった、ハードウェアコ
スト削減の観点から望ましい性質を持つＡＴＭインタフ
ェースを提供する。

【００４４】ハードウェアコスト削減の観点から、ＡＴ
ＭセルをＩＥＥＥ標準８０２．３のＭＡＣフレームに乗
せることとする。これにより、現在、容易に入手可能で
ある８０２．３のＭＡＣフレームを処理するＬＳＩを使
用することが出来るようになる。図５に、８０２．３の
ＭＡＣフレームにＡＴＭセルを乗せる方法の一例を示
す。

【００４５】図５において、プリアンプル５０１は受信
側において以降のビット列をサンプリングするために使
用されるクロックを作成するＰＬＬの同期をとるために
使用される部分で、その具体的な値はＩＥＥＥ標準８０
２．３に従い、送出順に“１０１０１０１０ １０１０
１０１０ １０１０１０１０ １０１０１０１０１０１
０１０１０ １０１０１０１０ １０１０１０１０”で
ある。ＩＥＥＥ標準８０２．３に従い、マンチェスタコ
ードを物理媒体上で使用することにすると、このパター
ンにより物理媒体上でクロックを転送することが可能に
なる。また、このようにセル毎にビット同期をとり直す
ことで、従来のＡＴＭセルを扱う交換装置に必要であっ
た網同期機構を省略することができ、コスト削減を図る
ことができる。この場合の欠点としては、ＣＢＲ（定ビ
ットレート）サービスとして既知である、一つのコネク
ションに固定のビットレートを与えるサービスをこの枠
組みで実現した場合、それぞれのＰＬＬの周波数精度が
異なっていると、ＣＢＲサービスを受けている端末に
て、非常に長い周期でセル廃棄が発生することが挙げら
れるが、第２の実施例をＡＴＭ−ＬＡＮに使用する限
り、大きな問題にはならない。

【００４６】次のフレーム先頭指示５０２は、受信側に
おいてプリアンプル５０１の終了を検出（すなわち、フ
レームの先頭を表示）するために使用される部分で、そ
の具体的な値はＩＥＥＥ標準８０２．３に従い、送出順
に“１０１０１０１１”である。

【００４７】次のＩ．３６１セル５０３がＡＴＭにて使
用される５３オクテットのセルである。本実施例におい
て、Ｉ．３６１セル５０３のうちＨＥＣフィールドは無
視することにしてもよいし、ＣＣＩＴＴ標準Ｉ．３６１
に従った値が設定されることとしてもよい。後者の場合
は、セルヘッダの誤り検出／訂正が可能になる。

【００４８】最後のＦＣＳ５０４は、ＭＡＣフレーム全
体の誤り検出を行うために設けられた冗長ビットであ
り、ＩＥＥＥ標準８０２．３に従って計算される。ここ
で、ＩＥＥＥ標準８０２．３と、ＣＣＩＴＴ標準Ｉ．３
６１において、ビットの送出順序と、コーディングされ
た２進数におけるＭＳＢ／ＬＳＢのマッピングが正反対
であることに注意が必要である。すなわち、８０２．３
ではビットがＬＳＢからＭＳＢに向けて送出されるのに
対し、Ｉ．３６１ではＭＳＢからＬＳＢに向けてビット
が送出されることになっている。ここでは、Ｉ．３６１
セルの部分ではＩ．３６１に従った送出順序、その他の
部分では８０２．３に従った送出順序とすることとして
いる。

【００４９】また、ＩＥＥＥ標準８０２．３ＭＡＣフレ
ームに規定されている宛先アドレスおよび送出元アドレ
スは、８０２．３ＭＡＣフレームで一つの物理媒体に複
数端末を接続する場合に必要になる。なお、図５に示し
たフレームで既に８０２．３で規定されている最小フレ
ーム長、すなわち６４オクテットを越えているので、８
０２．３で規定されているＣＳＡＭ／ＣＤの枠組みで一
つの物理媒体を複数端末で共有することも可能である。
さらに、８０２．３ＭＡＣフレームに規定されている長
さフィールドは、本実施例の交換装置のインタフェース
点において存在しても構わないが、該フレームで転送さ
れるセルがＡＴＭセルであるとしているので、ＭＡＣフ
レームの長さが一定となるため、ここでは省略してい
る。

【００５０】図６に、本実施例に係る交換装置の構成を
示す。同図において、システムバス１０６、キャッシュ
およびＭＭＵ１０７，ＤＭＡコントローラ１０８、メイ
ンメモリ１０９およびプロセッサ１１０は図１に示した
第１の実施例と同じものであり、またプロセッサ１１０
上で実行されるプロセスも、図２に示したセル入力プロ
セス２０２、処理待ちキュー２０３、セル出力プロセス
２０４およびノード設定プロセス２０７と同じである。

【００５１】以下、第１の実施例と異なる部分について
のみ説明する。図６においては、図５に示したフレーム
の入出力を行う回線インタフェース６０１−１，６０１
−２，…，６０１−ｎと、これらの各回線インタフェー
ス６０１−１，６０１−２，…，６０１−ｎから入力さ
れたフレームを集めるための受信バス６０２と、プロセ
ッサ１１０で処理の終わったフレームを任意の回線イン
タフェースへ転送するための送信バス６０３と、受信バ
ス６０２上のフレームを一旦保持し、ＦＣＳフィールド
の部分を削除することで６４オクテットとしてプロセッ
サ１１０のシステムバス１０６へ出力する受信バッファ
６０４と、プロセッサ１１０で処理の終わったセルを一
旦保持し、ＦＣＳフィールドの部分を付加することで６
５オクテット長とする送信バッファ６０５を有する。

【００５２】また、回線インタフェース６０１−１，６
０１−２，…，６０１−ｎは、インタフェース点での伝
送符号であるマンチェスタ符号と交換装置内部の伝送符
号であるＮＲＺ符号との変換を行うマンチェスタエンコ
ーダ／デコーダ６０１１と、インタフェース点１００−
１，…，１００−ｎから入力されたセルのフレームを一
旦保持し、フレームのＦＣＳを参照してビット誤りの発
見されないフレームのみを受信バス６０２へ転送する受
信バスアクセス制御部６０１２と、送信バス６０３上の
６５オクテット長のセルを受信し、該セルが自分宛であ
れば取り込んでインタフェース点１００−１，…，１０
０−ｎに向けて送出するアドレスフィルタ６０１４と、
アドレスフィルタ６０１４から出力される６５オクテッ
ト長のセルを受け取り、プリアンプル、フレーム先頭表
示を所望の位置に書き込むと共に、ＦＣＳを計算して所
望の位置に書き込むフレーム作成部６０１３からなる。

【００５３】次に、本実施例の動作を説明する。インタ
フェース点１００−１，…，１００−ｎから入力されて
きたセルのフレームは、マンチェスタエンコーダ／デコ
ーダ６０１１によりインタフェース点での符号であるマ
ンチェスタ符号から交換装置内部の符号であるＮＲＺ符
号へ変換され、受信バスアクセス制御部６０１２へ転送
される。マンチェスタエンコーダ／デコーダ６０１１と
しては、現在汎用品として入手可能なＩＥＥＥ８０２．
３用のマンチェスタエンコーダ／デコーダ（例えば、米
国ＡＭＤ社のＡＭ７９９２Ｂ）が使用可能である。

【００５４】受信バスアクセス制御部６０１２は、マン
チェスタエンコーダ／デコーダ６０１１を介してセルの
フレームを受け取ると、該フレームのＦＣＳフィールド
を使用してフレームのビット誤り検出を行う。この結
果、ビット誤りの検出されたフレームは廃棄する。ビッ
ト誤りの検出されないフレームに対しては、そのプリア
ンブル、フレーム先頭表示部に、当該回線インタフェー
スに割り当てられたポートのポート番号を入ポート番号
として書き込み、図７（ａ）の形式として受信バス６０
２に乗せる。

【００５５】受信バス６０２に乗せられたフレームは、
受信バッファ６０４に転送される。受信バッファ６０４
の入力部でＦＣＳ部が削除され、受信バッファ６０４に
は６４オクテット長のセルとして一旦保持される。受信
バッファ６０４の出力以降の処理は、第１の実施例と同
じ動作となる。

【００５６】一方、送信バッファ６０５に保持された図
３（ｂ）に示した形式の６４オクテット長のセルは、送
信バス６０３へと送出される。その際、図７（ｂ）に示
されるようにセルの最終部に１オクテットのフィールド
が付加され、６５オクテット長のセルとなる。

【００５７】各回線インタフェース６０１−１，…，６
０１−ｎ内のアドレスフィルタ６０１４は、送信バス６
０３上に乗ったセルの出ポート番号を参照して、自分宛
であれば取り込んでフレーム作成部６０１３へと送出す
る。フレーム作成部６０１３は、受け取った６５オクテ
ット長のセルの先頭８オクテットにプリアンブル、フレ
ーム先頭表示を書き込み、またＦＣＳを計算してセルの
最終７オクテットに書き込み、インタフェース点１００
−１，…，１００−ｎ上でのセルのフレームを構成して
送出する。マンチェスタエンコーダ／デコーダ６０１１
は、フレーム作成部６０１３で作成したフレームを受け
取り、インタフェース点１００−１，…，１００−ｎで
の符号であるマンチェスタ符号へ変換して送出する。

【００５８】次に、本発明の第３の実施例を説明する。
図８に、本発明の第３の実施例に係る交換装置の構成を
示す。本実施例において、インタフェース点１００−
１，…，１００−ｎ、システムバス１０６、キャッシュ
およびＭＭＵ１０７、メインメモリ１０８、汎用プロセ
ッサ１１０については、第１および第２の実施例と同じ
である。本実施例においては、インタフェース点１００
−１，…，１００−ｎと汎用プロセッサ１１０のシステ
ムバス１０６との間のセルの授受を司る回線インタフェ
ース８０１−１，…，８０１−ｎが設けられ、さらに回
線インタフェース８０１−１，…，８０１−ｎからのＤ
ＭＡ要求を受け付け、インタフェース点１００−１，
…，１００−ｎから入力されたセルを回線インタフェー
ス８０１−１，…，８０１−ｎを介して受け取り、シス
テムバス１０６を通じてメインメモリ１０９へ転送する
ＤＭＡコントローラ８０２が設けられている。

【００５９】回線インタフェース８０１−１，…，８０
１−ｎは、インタフェース点での伝送路符号であるマン
チェスタ符号と交換装置内部の符号であるＮＲＺ符号と
の間の変換を行うマンチェスタエンコーダ／デコーダ８
０１１と、インタフェース点１００−１，…，１００−
ｎの入力ポートからセルが入力され始めたときＤＡＭコ
ントローラ８０２にＤＭＡ要求を発効し、ＤＭＡ要求が
受け付けられるまで入力されたセルを保持しているＤＭ
Ａ要求発生部８０１２と、システムバス１０６からイン
タフェース点１００−１，…，１００−ｎに送出するセ
ルを受け取り、一旦保持するレジスタ８０１３とからな
る。

【００６０】前述した第１、第２の実施例では、インタ
フェース点１００−１，…，１００−ｎにおけるトラフ
ィックを受信バス１０２，６０２、送信バス１０３，６
０３において合流または分流することを想定していたの
で、インタフェース点１００−１，…，１００−ｎでの
スループットは向上するが、受信バス１０２，６０２と
送信バス１０３，６０３がコスト低減のボトルネックと
なる可能性がある。そこで、本実施例では受信バス１０
２，６０２および送信バス１０３，６０３の役割を汎用
プロセッサ１１０のシステムバス１０６に担わせること
で、受信バスおよび送信バスを不要とし、さらなるコス
ト削減を図っている。

【００６１】図９に、本実施例におけるインタフェース
点１００−１，…，１００−ｎでのセルフォーマットを
示す。このセルフォーマットは、プロセッサ１１０、Ｄ
ＭＡコントローラ８０２がシステムバス１０６上で実行
するセルのＤＭＡ転送を効率よく行う目的で、図７に示
した第２の実施例におけるセルフォーマットから、Ｉ．
３６１で規定されているＨＥＣフィールドを削除し、６
４オクテット長としたものである。

【００６２】図１０は、本実施例の動作を説明するため
の概念図である。マンチェスタ復号化回路１００１−
１，…，１００１−ｎは、図８におけるマンチェスタエ
ンコーダ／デコーダ８０１１のデコーダ部に相当し、イ
ンタフェース点１００−１，…，１００−ｎでのマンチ
ェスタ符号を交換装置内部の符号であるＮＲＺ符号に変
換する。変換されたＮＲＺ符号は、インタフェース点１
００−１，…，１００−ｎの入力ポート毎に設けられた
処理待ちキュー１００２−１，…，１００２−ｎにＤＭ
Ａ転送される。セル出力プロセス１００３は、処理待ち
キュー１００２−１，…，１００２−ｎを順にアクセス
し、アクセスした処理待ちキューの先頭のセルのＶＰＩ
／ＶＣＩを書き換え、所望のインタフェース点の出力ポ
ートへ向けてプロセッサ転送する。マンチェスタ符号化
回路１００４−１，…，１００４−ｎは、図８における
マンチェスタエンコーダ／デコーダ８０１１のエンコー
ダ部に相当し、交換装置内部の符号であるＮＲＺ符号を
インタフェース点１００−１，…，１００−ｎでのマン
チェスタ符号へ変換する。なお、図２と同一参照符号を
付した新ＶＰＩ／ＶＣＩテーブル２０５、ノード設定プ
ロセス２０７は、第１、第２の実施例の場合と同様、そ
れぞれ新たに書き換えるＶＰＩ／ＶＣＩを保持したり、
交換装置の制御を行う。

【００６３】以下、図８〜図１０を参照して本実施例に
係る交換装置の動作を詳細に説明する。処理待ちキュー
１００２−１，…１００２−ｎ、新ＶＰＩ／ＶＣＩテー
ブル２０５はメインメモリ１０９上に設けられたデータ
領域であり、ノード設定プロセス２０７、セル出力プロ
セス１００３はそれぞれメインメモリ１０９上にロード
されたプロセッサ１１０にて実行されるプロセスであ
る。

【００６４】インタフェース点１００−１，…，１００
−ｎから入力されたセルは、まずマンチェスタエンコー
ダ／デコーダ８０１−１，…，８０１−ｎによってマン
チェスタ符号からＮＲＺ符号へと変換され、同時にＤＭ
Ａ要求発生部８０１２に渡される。ＤＡＭ要求発生部８
０１２は、インタフェース点１００−１，…，１００−
ｎからのセルが渡されると、ＤＭＡコントローラ８０２
にＤＭＡ要求を発効する。ＤＭＡコントローラ８０２
は、ＤＡＭ要求発生部８０１２がＤＭＡ要求を発してい
る回線インタフェースの中から一つの回線インタフェー
ス（８０１−ｉとする）を予め定められたアルゴリズム
に従って選択し、選択した回線インタフェース８０１−
ｉに対してＤＭＡ受け付け信号を出す。

【００６５】以後、ＤＭＡコントローラ８０２により選
択された回線インタフェース８０１−ｉのＤＡＭ発生要
求部８０１２とＤＭＡコントローラ８０２とは協調して
動作し、インタフェース点１００−１，…，１００−ｎ
毎に設けられた処理待ちキュー１００２−１，…，１０
０２−ｎの対応するものに対して、入力されたセルをエ
ンキューする。

【００６６】ここで、ＤＭＡ要求が受け付けられる前
に、マンチェスタエンコーダ／デコーダ８０１１から新
たなセルが渡された場合、ＤＡＭ要求発生部８０１２は
その新たなセルを廃棄することとしても良い。

【００６７】セル出力プロセス１００３は、インタフェ
ース点１００−１，…，１００−ｎ毎に設けられた処理
待ちキュー１００２−１，…，１００２−ｎを予め定め
られた順序に従ってポーリングしている。ポーリングし
た処理待ちキュー（１００２−ｉとする）が空でなかっ
た場合、セル出力プロセス１００３は以下の処理を行
う。

【００６８】処理待ちキュー１００２−ｉの先頭セルに
ついて、まずＦＣＳを計算し、もしビット誤りが検出さ
れたならば当該セルを廃棄する。なお、ＦＣＳの計算は
処理待ちキュー１００２−ｉへのＤＭＡ転送中にハード
ウェアを別途準備して行うという方法もあるが、本実施
例においては処理待ちキュー１００２−ｉヘセルの転送
が終わった後でなければ、当該セルにビット誤りが発生
したか否か判定できないので、処理待ちキューからデキ
ューする時にビット誤りを検出するようにしている。

【００６９】次に、処理待ちキュー１００２−ｉの先頭
セルのＶＰＩ／ＶＣＩを参照し、当該セルが保持されて
いるキューに対応するインタフェース点（１００−ｉと
する）に付けられた入ポート番号と共に、予め定められ
たアルゴリズムに従って新ＶＰＩ／ＶＣＩ表のエントリ
を計算する。

【００７０】次に、こうして計算により求めた新ＶＰＩ
／ＶＣＩ表２０５のエントリにアクセスし、キューの先
頭セルのＶＰＩ／ＶＣＩを書き換えた後、該セルをデキ
ューして、新ＶＰＩ／ＶＣＩ表２０５に書かれていた出
ポート番号で示される回線インタフェース（８０１−ｊ
とする）のレジスタ８０１３へ該セルを転送する。この
セルの転送中にセルのＦＣＳを計算しておき、最後の４
オクテットについてはＦＣＳの計算結果を出力する。こ
の場合、レジスタ８０１３へのセル転送前に、前回転送
したセルが送出されていることを確認することが望まし
い。

【００７１】レジスタ８０１３にセルが転送され終わる
と、レジスタ８０１３からマンチェスタエンコーダ／デ
コーダ８０１１を経由して、マンチェスタ符号化が行わ
れた後、セルがインタフェース点１００−ｉに向けて送
出される。

【００７２】なお、本実施例においては、マンチェスタ
エンコーダ／デコーダ８０１１をシステムパス１０６に
直結している。これは従来のワークステーションによる
イーサネットサポートと同じハードウェア構成であるた
め、プロセッサ１１０において動作するソフトウェアを
変更することで、例えば交換装置が収容しているインタ
フェース点の一つをイーサネットに接続するインタフェ
ース点とし、イーサネットとＡＴＭ通信網との間に必要
となるＣＬＳＦ（コネクションレスサービスファンクシ
ョン）として良く知られた機能を実現する交換装置を実
現することも可能である。

【００７３】次に、本発明の第４の実施例を説明する。
本実施例においては、図４に示したハードウェア化され
たセルスイッチ４０１の各ボードに、セルヘッダ処理の
他に物理レイヤ処理まで行うプロセッサを接続した構成
を持つ。この方式を採用すると、物理レイヤのフレーム
構造として比較的単純なものが採用されるインタフェー
ス点をより安価に収容することが可能になる。また、セ
ルの交換をハードウェア化されたセルスイッチで行って
いるので、先に示した第１〜第３の実施例に比べて、よ
りスループットの高い交換装置を提供することが可能と
なる。

【００７４】図１１に、本実施例に係る交換装置の構成
を示す。同図に示されるように、本実施例においては、
インタフェース点１，…，ｎにそれぞれ対応したインタ
フェース点収容回路１１０１−１，…，１１０１−ｎお
よびインタフェースプロセッサ１１０２−１，…，１１
０２ｎをハードウェア化されたセルスイッチ４０１とイ
ンタフェース点１，…，ｎとの間に配置している。

【００７５】インタフェース点収容回路１１０１−１，
…，１１０１−ｎは、インタフェース点１，…，ｎから
のビット列を受信し、該ビット列をインタフェースプロ
セッサ１１０２−１，…，１１０２ｎで取り込むことの
できる形式に変形すると共に、インタフェースプロセッ
サ１１０２−１，…，１１０２ｎからのビット列を受け
取り、そのビット列をインタフェース点１，…，ｎに送
出することのできる形式に変形する。インタフェースプ
ロセッサ１１０２−１，…，１１０２ｎは、インタフェ
ース点収容回路１１０１−１，…，１１０１−ｎからビ
ット列を受け取り、そのビット列をＡＴＭスイッチ４０
１に送出可能なセル列に変形すると共に、セルスイッチ
４０１から受け取ったセル列をＩＮＦ点収容回路１１０
１−１，…，１１０１−ｎに送出可能なビット列に変形
する。

【００７６】インタフェース点収容回路１１０１−１，
…，１１０１−ｎは、インタフェース点１００−１，
…，１００−ｎからのビット列を受け取り、レベル変換
等の処理を行うラインレシーバ１１０１１と、ラインレ
シーバ１１０１１からの出力を参照し、当該出力からビ
ット列をサンプリングするためのクロックを抽出するク
ロック抽出部１１０１２と、クロック抽出部１１０１２
からのクロックに従ってラインレシーバ１１０１１から
のビット列をサンプリングし、一旦保持すると共に、イ
ンタフェースプロセッサ１１０２−１，…，１１０２ｎ
からの参照によって、その保持しているビット列をＦＩ
ＦＯ（first-in first-Out）規約に従って送出する入力
ＦＩＦＯメモリ１１０１３と、インタフェースプロセッ
サ１１０２−１，…，１１０２ｎから送出されるビット
列を一旦保持すると共に、クロック抽出部１１０１２が
作成したクロックに呼応して当該保持しているビット列
をＦＩＦＯ規約に従って送出する出力ＦＩＦＯメモリ１
１０１４と、出力ＦＩＦＯメモリ１１０１４から送出さ
れるビット列をインタフェース点でのレベルへ変換する
等の処理を行うラインドライバ１１０１５とからなる。

【００７７】一方、インタフェースプロセッサ１１０２
−１，…，１１０２ｎは、当該インタフェースプロセッ
サの処理能力を提供するプロセッサ１１０２１と、プロ
セッサ１１０２１に付属するキャッシュ及びＭＭＵ１１
０２２と、プロセッサ１１０２１に付属するメインメモ
リ１１０２３と、プロセッサ１１０２１の処理により作
成された、セルスイッチ４０１に渡すためのセル列を一
旦保持する第１のセルＦＩＦＯメモリ１１０２４と、セ
ルスイッチ４０１からのセル列をプロセッサ１１０２１
からの参照が行われるまで一旦保持する第２のセルＦＩ
ＦＯメモリ１１０２５メモリとからなる。

【００７８】ハードウェア化されたセルスイッチ４０１
は、上記インタフェースプロセッサ１１０２−１，…，
１１０２ｎから渡されるセル列を該セル列中のセルに付
加されたルーティングタグに従ってスイッチングする。

【００７９】以下、本実施例の動作を詳細に説明するイ
ンタフェース点から入力されたビット列は、ラインレシ
ーバ１１０１１によって交換装置内部のレベルへ変換さ
れると同時に、クロック抽出部１１０１２によって該ビ
ット列をサンプリングするためのクロックが抽出され
る。入力ＦＩＦＯメモリ１１０１３は、クロック抽出部
１１０１２で抽出されたクロックによりラインレシーバ
１１０１１からの出力をサンプリングし、プロセッサ１
１０２１からの参照に備えてビット列を一旦保持する。

【００８０】プロセッサ１１０２１から見て、入力ＦＩ
ＦＯメモリ１１０１３は一つの入力ポートとなってい
る。プロセッサ１１０２１は、入力ＦＩＦＯメモリ１１
０１３を定期的に参照して、以下に述べるフレーム同期
とセル同期の操作を行いつつ、入力ＦＩＦＯメモリ１１
０１３に保持されたビット列からセルを作成する。すな
わち、入力ＦＩＦＯメモリ１１０１３から入力されたビ
ット列に対し、プロセッサ１１０２１はまず以下の様な
フレーム同期を確立する処理を行う。

【００８１】入力されたビット列から、フレームの先頭
を示すビットパタンを検索する。フレームの先頭を示す
ビットパタンが見つかったなら、フレーム長分先に該ビ
ットパターンが存在していることを確認してゆく。この
際、ピットパターンが見つかっていない間は、フレーム
の先頭を発見することができていないので、入力された
ビット列を廃棄することとしても良い。

【００８２】入力されたビット列にフレームの先頭を示
すビットパターンが発見され、該ビットパターンがフレ
ーム長分の間を置いて順次出現することが確認される
と、次にプロセッサ１１０２１は該ビットパタンからセ
ルの先頭を発見する操作とセル同期を行う。この操作は
ＩＴＵ−Ｔ標準Ｉ．４３２に規定されている通り、連続
して入力された４バイトのビット列に予め定められた演
算を行い、その演算結果が続く１バイトと一致するか否
かを判断し、一致したならその４バイトがセルのヘッダ
部、一致した１バイトがＨＥＣ、続く４８バイトがセル
の情報部である、と確認する操作である。この操作の結
果、入力されたビット列についてセルの先頭を認識する
ことができ、セル単位で処理を行うことが可能になる。
フレーム同期に同様、セル同期に関してもセル同期が未
確立の間は、入力されたビット列を廃棄することとして
も良い。

【００８３】セル同期が確立されると、プロセッサ１１
０２１は内蔵レジスタ上にセルを順次再生してゆく。そ
の後、プロセッサ１０２１は内蔵レジスタ上のセルのＶ
ＰＩ／ＶＣＩを参照し、さらにメインメモリ１１０２３
上に設けられているルーティングタグテーブルを参照し
て、当該セルを転送する転送先を示す出力ポート番号
と、出力ポートでの新ＶＰＩ／ＶＣＩを取得する。そし
て、まず出力ポート番号からセルスイッチ４０１のアー
キテクチャに従って計算されるルーティングタグを第１
のセルＦＩＦＯメモリ１１０２４に送出し、次にルーテ
ィングタグテーブルから得た新ＶＰＩ／ＶＣＩを第１の
セルＦＩＦＯメモリ１１０２４へ送出し、以後入力され
たセルのＰＴＩ／ＣＬＰ／ＨＣＥ／情報部を順に送出す
る。これにより、第１のセルＦＩＦＯメモリ１１０２４
上に順にセルスイッチ４０１において交換処理を受ける
セル列が入力されることになる。

【００８４】セルスイッチ４０１は、周期的に第１のセ
ルＦＩＦＯメモリ１１０２４を参照し、セルＦＩＦＯメ
モリ１１０２４がセルを保持していたなら該セルを受け
取り、該セルに付加されたルーティングタグに従って該
セルを所望の出力ポートへ転送する。ここで、セルスイ
ッチ４０１が第１のセルＦＩＦＯメモリ１１０２４を参
照した時、セルＦＩＦＯメモリ１１０２４がセルを保持
していなければ、セルＦＩＦＯメモリ１１０２４は空セ
ルを送出するというように構成してもよい。

【００８５】セルスイッチ４０１によりスイッチングさ
れたセルは、第２のセルＦＩＦＯメモリ１１０２５へと
転送され、一旦保持される。この第２のセルＦＩＦＯメ
モリには、セルスイッチ４０１から空セルが転送されて
きた場合、当該空セルも保持することが望ましい。

【００８６】プロセッサ１１０２１は、第２のセルＦＩ
ＦＯメモリ１１０２５を定期的に参照して、セルＦＩＦ
Ｏメモリに保持されているセルを内蔵レジスタに置く。
その後、プロセッサ１１０２１は該セルからルーティン
グタグを除去し、該セルのＨＥＣを計算して旧ＨＥＣと
置き換える。

【００８７】プロセッサ１１０２１は、以上の動作が終
了すると、出力ＦＩＦＯメモリ１１０１４に対して該セ
ルを出力する。この際、一定間隔でフレーム同期に必要
なビットパターンを挿入する。これにより、インタフェ
ース点に送出するビット列が出力ＦＩＦＯメモリ１１０
１４に順次書き込まれることになる。

【００８８】出力ＦＩＦＯメモリ１１０１４の出力部か
らは、クロック抽出部１１０１２で抽出されたクロック
に同期して保持されたビット列が送出される。出力ＦＩ
ＦＯメモリ１１０１４から送出されたビット列は、ライ
ンドライバ１１０１５に入力され、ここでインタフェー
ス点でのレベルに変換されてインタフェース点へ送出さ
れる。

【００８９】本実施例によると、入力ＦＩＦＯメモリ１
１０１３と出力ＦＩＦＯメモリ１１０１４の働きによ
り、プロセッサ１１０２１で実行される処理の処理時間
の変動を吸収することができ、予め定められた速度でイ
ンタフェース点から情報を入力し、かつインタフェース
点へ出力することができるようになる。

【００９０】図１２に、本実施例における交換装置のプ
ロセス構成を示す。インタフェース点毎に、以下の機能
群１２０１−１，…，１２０１ｎが用意される。ビット
同期回路１２０１１は、図１１におけるラインレシーバ
１１０１１とクロック抽出部１１０１２に相当し、入力
されたビット列に対してビット同期を行う。インタフェ
ース点から入力されるビット列はビット同期回路１２０
１１によりビット同期がとられた後、入力ＦＩＦＯメモ
リ１１０１３に入力され、一旦保持される。

【００９１】入力ＦＩＦＯメモリ１１０１３に保持され
たビット列は、まずフレーム同期プロセス１２０１２に
入力される。このプロセス１２０１２が上で述べたフレ
ーム同期を確立する処理に相当する。

【００９２】フレーム同期プロセス１２０１２によりフ
レーム同期がとられたビット列は、次にセル同期プロセ
ス１２０１３に入力され、セル同期がとられる。このプ
ロセス１２０１３が上で述べたセル同期を確立するプロ
セスである。

【００９３】セル同期プロセス１２０１３においてセル
同期が確立すると、このセル同期プロセス１２０１３か
らセルが出力され、ヘッダ変換プロセス１２０１４に入
力される。このプロセス１２０１４が上で述べたヘッダ
変換を行う処理に相当する。ヘッダ変換プロセス１２０
１４は、ルーティングタグテーブル１２０１５を参照
し、当該セルが出力されるべき出力ポートを示す出力ポ
ート識別子である出力ポート番号と新ＶＰＩ／ＶＣＩを
取得し、セル交換が行われるフォーマットへセルを変換
して出力する。ここで、ヘッダ変換プロセス１２０１４
は、ＵＰＣとして良く知られた、コネクション毎に予め
規定された量のトラフィックを越えないように制御する
機能を実現するようしてもよい。なお、この機能を実現
するためには、セル同期プロセス１２０１３から入力さ
れたセルの個数を空セルを含めてカウントしておく必要
がある。

【００９４】各インタフェース点毎に存在するヘッダ変
換プロセス１２０１４−１，…，１０２１４から送出さ
れるセルは、セル交換プロセス１２０２へ転送される。
セル交換プロセス１２０２は、セルを受け取ると該セル
に付加されたルーティングタグを参照し、当該セルを所
望の出力に対応するルーティングタグ削除プロセス１２
０１６−ｉへ転送する。本実施例では、このセル交換プ
ロセス１２０２はセルスイッチ４０１によって実現され
る。

【００９５】ルーティングタグ削除プロセス１２０１６
は、セル交換プロセス１２０２からセルを受け取ると、
ルーティングタグを削除してＨＥＣ演算プロセス１２０
１７に渡す。このプロセス１２０１７が上で述べたルー
ティングタグを削除する機能に相当する。ここで、セル
交換プロセス１２０２から入力される空セルを一旦廃棄
することも考えられるが、セル交換プロセスから入力さ
れた空セルもＨＥＣ演算プロセスに転送することにする
と、以降の処理をよどみなく行うことができ、処理時間
の変動を小さくすることができる。

【００９６】ＨＥＣ演算プロセス１２０１７は、セルを
受け取ると当該セルのヘッダ部分からＨＥＣを計算して
旧ＨＥＣの書かれた部分に埋め込み、フレームマッピン
グプロセス１２０１８へ送出する。このプロセス１２０
１８が上で述べたＨＥＣを計算する操作に相当する。

【００９７】フレームマッピングプロセス１２０２８
は、セルを受け取ると出力ＦＩＦＯメモリ１１０１４へ
転送すると共に、予め定められた同期でフレーム同期を
取るためのビットパタンを挿入し、出力ＦＩＦＯメモリ
１１０１４へ転送する。このプロセス１２０２８が上で
述べたフレーム同期をとるためのビットパタンを挿入す
る操作に相当する。

【００９８】出力ＦＩＦＯメモリ１１０１４に保持され
たビット列は、ビット送出回路１２０１９により所望の
速度でサンプリングされ、インタフェース点に送出され
る。ビット送出回路１２０１９は、ラインドライバ１１
０１５およびクロック抽出部１１０１２で抽出されたク
ロックによる出力ＦＩＦＯメモリ１１０１４からのビッ
ト列の読み出し動作に相当する。

【００９９】本実施例において、上述した各プロセスの
動作を監視し、またルーティングタグテーブル１２０１
５の内容を変更／管理するためにノード設定プロセス２
０７が準備される点は、先に述べた第１〜第３の実施例
と同様である。

【０１００】そして、本実施例においては、図１２に示
したプロセス構成を実現するため、フレーム同期プロセ
ス１２０１２、セル同期プロセス１２０１３、ヘッダ変
換プロセス１２０１４、ルーティングダク削除プロセス
１２０１３、ヘッダ変換プロセス１２０１７およびフレ
ームマッピングプロセス１２０１８がインタフェースプ
ロセッサ１１０２−ｉ中のプロセッサ１１０２１によっ
て実行される。このように、各プロセスの処理が同一の
プロセッサ１１０２１で実行されていることを利用し
て、プロセッサ間の通信にプロセッサ内のレジスタ経由
による値渡しを行うことで、動作速度を向上させること
ができる。

【０１０１】ところで、ＡＴＭスイッチングを行った結
果、セル到着間隔が短くなると、セル到着間隔がコネク
ション毎に予約された帯域を越えてしまうことが発生す
る。このような場合、セル送出間隔を予約された帯域を
越えないように延ばす処理、すなわちシェイピングを行
ってインタフェース点にセルを送出することも考えられ
る。このシェイピングは、本実施例ではルーティングタ
グ削除プロセス１２０１６において実行されることが望
ましい。この場合、メインメモリ１１０２３上にシェイ
ピングを受けつつあるセルを保持するバッファ領域を確
保する必要が生じる。

【０１０２】上述した第４の実施例については、種々の
変形が考えられる。例えば、第５の実施例に係る図１３
の交換装置に示すように、セル交換プロセスを実行する
ためにハードウェア化されたセルスイッチ４０１を用い
る代わりに、新たなプロセッサ１３０２、キャッシュ及
びＭＭＵ１３０３、メインメモリ１３０４を用いた構成
としてもよい。また、インタフェース点収容回路１１０
１−１，…，１１０１−ｎとインタフェースプロセッサ
１１０２−１，…，１１０２−ｎの組の代えて、ハード
ウェア化されたインタフェース点機能群１３０１を物理
レイヤ専用ハードウェアとして用いることもできる。さ
らに、図示しないがフレーム同期プロセス１２０１２と
フレームマッピングプロセス１２０１８をハードウェア
化した構成も考えられる。

【０１０３】また、上述した第１〜第４の実施例で採用
した種々の技術を組み合わせると、第６の実施例として
例えば図１４に示すような構成をとることもできる。す
なわち、第１〜第５の実施例では物理レイヤ処理を実行
するハードウェアをインタフェース毎に設けていたが、
第６の実施例では全ての物理レイヤ処理およびＡＴＭレ
イヤ処理を単一のプロセッサ１１０で実行する構成とな
っている。これによりスループットは小さくなるが、よ
り安価な交換装置を実現することができる。

【０１０４】

【発明の効果】以上説明したように、本発明によれば汎
用プロセッサによるソフトウェア処理でＡＴＭレイヤ処
理のうちの少なくとも交換処理を行うことにより、低コ
ストであって、しかもセル処理方法が汎用プロセッサの
プログラムにより決まることから種々のサービスに柔軟
に対応でき、さらに物理レイヤ処理部と交換処理部との
間のセル転送にＤＭＡ転送を用いることによりスループ
ットの低下が少ない交換装置を提供することができる。

【０１０５】また、本発明によれば物理レイヤ処理を汎
用プロセッサによるソフトウェア処理で行うことによ
り、低コスト化を図ることができ、しかも交換装置とし
ての機能の柔軟性が向上する。さらに、物理レイヤ処理
部の処理時間が変動してもインタフェース点の入力ポー
トと出力ポートでは予め定められた速度でよどみなく情
報の入出力を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る交換装置の構成を
示す図

【図２】同実施例に係る交換装置の動作を説明するため
の図

【図３】同実施例に係る交換装置における内部のセルフ
ォーマットを説明する図

【図４】同実施例に係る交換装置の上位にハードウェア
化されたセルスイッチを接続する場合の構成例を示す図

【図５】本発明の第２の実施例に係る交換装置における
インタフェース点上でのセル（フレーム）フォーマット
を示す図

【図６】同実施例に係る交換装置の構成を示す図

【図７】同実施例に係る交換装置における内部のセルフ
ォーマットを説明する図

【図８】本発明の第３の実施例に係る交換装置の構成を
示す図

【図９】同実施例に係る交換装置におけるインタフェー
ス点上でのセルフォーマットを示す図

【図１０】同実施例に係る交換装置の動作を説明するた
めの図

【図１１】本発明の第４の実施例に係る交換装置の構成
を示す図

【図１２】同実施例に係る交換装置の動作を説明するた
めの図

【図１３】本発明の第５の実施例に係る交換装置の構成
を示す図

【図１４】本発明の第６の実施例に係る交換装置の構成
を示す図

【符号の説明】

１００−ｉ…インタフェース点 １０１−ｉ…回線
インタフェース １０２…受信バス １０３…送信バス １０４…ＤＭＡ受信バッファ １０５…ＤＭＡ送
信バッファ １０６…システムバス １０７…キャッシ
ュおよびＭＭＵ １０８…ＤＭＡコントローラ １０９…メインメ
モリ １１０…汎用プロセッサ ４０１…セルスイ
ッチ ６０１−ｉ…回線インタフェース ６０２…受信バス ６０３…送信バス ６０４…受信バッ
ファ ６０５…送信バッファ ８０１−ｉ…回線
インタフェース ８０２…ＤＭＡコントローラ １１０１−ｉ…インタフェース点収容回路 １１０２−ｉ…インタフェースプロセッサ １３０１…物理レイヤ専用ハードウェア １３０２…プロセッサ １３０３…キャッシ
ュおよびＭＭＵ １３０４…メインメモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のインタフェース点を収容し、該イン
   タフェース点の各入力ポートから入力されたＡＴＭセル
   を該ＡＴＭセルに付加されたヘッダ情報に従って所望の
   インタフェース点の出力ポートへ転送する交換送置にお
   いて、 前記複数のインタフェース点にそれぞれ接続された複数
   の物理レイヤ処理手段と、 前記物理レイヤ処理手段を介して前記インタフェース点
   の各入力ポートから入力されるＡＴＭセルを該物理レイ
   ヤ処理手段を介して所望のインタフェース点の出力ポー
   トへ転送するための交換処理および入力されるＡＴＭセ
   ルのヘッダ情報と該ＡＴＭセルが入力された入力ポート
   を示す入力ポート識別子とから、該ＡＴＭセルが出力さ
   れるべき出力ポートを示す出力ポート識別子と該ＡＴＭ
   セルが出力されるときに付加されるべきヘッダ情報を作
   成する処理をソフトウェア処理によって実行する交換処
   理手段と、 複数の物理レイヤ処理手段と前記交換処理手段との間で
   前記ＡＴＭセルをダイレクトメモリアクセス方式により
   転送するための転送手段とを備えたことを特徴とする交
   換装置。
2. 【請求項２】複数のインタフェース点を収容し、該イン
   タフェース点の各入力ポートから入力されたＡＴＭセル
   を該ＡＴＭセルに付加されたヘッダ情報に従って所望の
   インタフェース点の出力ポートへ転送する交換送置にお
   いて、 前記複数のインタフェース点にそれぞれ接続され、前記
   ＡＴＭセルを構成するビット列を受信して出力する受信
   手段と、 この受信手段から出力された前記ビット列からクロック
   を抽出するクロック抽出手段と、 このクロック抽出手段により抽出されたクロックを用い
   て前記受信手段から出力される前記ビット列を順次入力
   保持し入力順に出力する入力側記憶手段と、 前記複数のインタフェース点にそれぞれ接続され、前記
   ＡＴＭセルを構成するビット列を送信する送信手段と、 前記クロック抽出手段により抽出されたクロックを用い
   てビット列を順次入力保持し入力順に前記送信手段へ出
   力する出力側記憶手段と、 前記入力側記憶手段に保持されたビット列を順次読み出
   し、この読み出したビット列をフレーム同期およびセル
   同期を確立しつつＡＴＭセルに変換して外部へ出力する
   と共に、外部から入力されたＡＴＭセルを該ＡＴＭセル
   のヘッダ情報を更新して前記出力側記憶手段へ出力しな
   がら予め定められた間隔で該ＡＴＭセルの相互間にフレ
   ーム同期パターンを挿入する処理をソフトウェア処理に
   よって実行する物理レイヤ処理手段とを備えたことを特
   徴とする交換装置。