JPH05219098A - フレーム変換方法及び装置 - Google Patents

フレーム変換方法及び装置

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JPH05219098A
JPH05219098A JP19860092A JP19860092A JPH05219098A JP H05219098 A JPH05219098 A JP H05219098A JP 19860092 A JP19860092 A JP 19860092A JP 19860092 A JP19860092 A JP 19860092A JP H05219098 A JPH05219098 A JP H05219098A
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Abstract

(57)【要約】 【目的】 ユーザフレームをスイッチに必要な固定長の
セルに変換し、他方の側で固定長のセルをユーザフレー
ムに変換するための方法の提供。 【構成】 本発明は、固定長のセルがセル処理スイッチ
ファブリック（１１）を通じて送ることが出来るように
ユーザフレームを固定長のセルに変換するための方法、
例えばＡＴＭ（非同期転送モード）に関する。この方法
のハードウェアによる実施例は受信部（１２．１）と送
信部（１３．１）の二つの部分を含み、両者はスイッチ
ファブリック（１１）を含むスイッチングサブシステム
（１０）の一部を構成する。受信部（１２．１）はユー
ザデータを緩衝してそれをスイッチファブリック（１
１）を介して送るべき固定長のセルにセグメント化す
る。送信部（１３．１）はそれらセルを受けてユーザデ
ータを再構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ伝送システムに関
し、さらに詳細には、固定長のセルがセル処理スイッチ
ファブリックを通じて移送されうるように例えばＡＴＭ
セル（非同期転送モード）であるそのような固定長のセ
ルにユーザフレームを変換するための方法に関する。こ
の方法のハードウェアによる実施は２つの部分、すなわ
ち送信器と受信器からなり、両者がスイッチファブリッ
クを含むスイッチングサブシステムの部分となる。送信
器はユーザデータを緩衝してそれらを上記スイッチを介
して送られるべき固定長のセルにセグメント化する。受
信器部分はこれらセルを受信してユーザデータに再構成
する。
【０００２】
【従来の技術】伝送されるべきデータ量の増大およびサ
ポートされるべきデータチャンネル数の増加により、情
報の高速スイッチングが通信ネットワークでますます重
要なタスクとなって来ている。情報を互いに交換しうる
ようにラインまたは伝送ラインが相互に接続されるネッ
トワークノードはしばしばそのネットワークでの遅延の
原因となる。それ故、高速であって実用上非阻止型のス
イッチングエレメントを用いることが望ましい。数個の
入力端と出力端を相互接続するスイッチファブリックに
より新しい可能性が生じる。スイッチング技術において
なされた利点により、スイッチファブリックを広帯域・
高速通信用に構成することが可能である。
【０００３】それらのスイッチは高速度において二つの
基本的な機能を行なわねばならない。まず、それらはそ
の入力端に入るトラヒックを高い信頼性をもって適正な
出力端に方向づけなくてはならない。第二に、そのスイ
ッチは、２個以上の入力端に同時に入るトラヒックが共
通の出力端宛である場合には出力競合を処理しなければ
ならない。
【０００４】回路の切換えを用いれば出力競合は問題な
い。これはコンフリクトを避けるように着信をスケジュ
ールするコントローラを用いることにより防止される。
回路切換通信用の古典的なタイムスペースタイムスイッ
チはH.Inose 著“An Introduction to Digital Integra
ted Communications Systems”東京大学出版会、１９７
９に示されている。
【０００５】しかしながらパケットスイッチングでは一
つのスイッチに入るパケットはスケジュールされておら
ず、夫々がアドレス情報を含む見出しを含んでいる。中
央スケジュールの協力のない場合には、それら受信され
たパケットは複数出力端における問題の回避のために緩
衝されなければならない。パケットスイッチの分野での
主な最近のアクティビティの概略はH.Ahmadi他の“A Su
rvey of Modern High-Performance Switching Techniqu
es”、IEEE J.SAC,Vol.No.7 、１９８９年９月、pp．１
０９１〜１１０３に開示されている。代表的なパケット
スイッチはY.S.Yeh 他“The Knockout Switch: A Simpl
e, Modular Architecture For High-Performance Packe
t Switching ”XII International Switching Symposiu
m ISS'87, Phoenix, Arizona USA、１９８７年３月１５
〜２０日、paper B10.2 または同じ著書による“The Kn
ockout Switch: A Simple, Modular Architecture For
High-Performance Packet Switching ”、IEEE Journal
on Selected Areas in Communication, Vol.SAC-5, N
o.8、１９８７年１０月、pp．１２７４〜１２８３に開
示されている。Yeh 他の文献に示されているスイッチン
グエレメントはＮ個の入力ラインを介してそれより少数
のＬ本のラインに入るパケットを集信するための「集信
装置」を備えている。Ｌ本の出力ラインからパケットを
とり出してそれらを、それらの指向される出力端に接続
される第一に使用可能なＦＩＦＯ（先入れ先出し）バッ
ファに記憶させるために「ラウンドロビンサーバ」が用
いられる。一つの時間スロットにＬ個のパケットが集信
装置から出るような最悪の場合をまかなうために設計に
おいてＬ個の別々のＦＩＦＯバッファが用いられる。パ
ケットスイッチの他の例はW.Denzel他の“Packet Switc
hing Module ”、IBM Technical Disclosure Bulletin,
Vol.32, No.10B 、１９９０年３月、pp．１７６〜１７
７に開示されている緩衝高速パケットスイッチングモジ
ュールである。このスイッチでは宛先見出しがデータパ
ケットからこのスイッチに入るとき分離される。これら
パケットはパケットバッファメモリ内の特定のアドレス
に記憶され、このバッファアドレスがパケットスイッチ
ングモジュールの制御セクションを通される。このスイ
ッチの出力でこのバッファアドレスはパケットバッファ
メモリからデータパケットをとり出すために用いられ
る。
【０００６】
【発明が解決しようとする課題】これら高性能スイッチ
ングファブリックについての最近の提案のほとんどは高
速パケットスイッチング（ＦＰＳ）として知られる原理
に基づいている。上記ＩＢＭの文献に開示されているよ
うに、ハードウェアのレベルで行なわれる高度並行性、
分散制御および経路指定がこれらの種類のスイッチには
必要である。通信ネットワークにこれらスイッチを用い
る場合には、データはそのスイッチの基本的セル構造に
適合しなければならない。
【０００７】上述のパケットスイッチングモジュールは
入力端から出力端に一定の長さのセルとしてデータを転
送する。この固定長のセルの一例は見出しとセルデータ
フィールドを含むＡＴＭセルである。異なるシステムで
このスイッチを使用するためにはユーザにより送られる
データフレームをそのスイッチを通じて送るアダプタを
用いなければならない。
【０００８】パケットスイッチまたはスイッチファブリ
ック用の高速プロトコルアダプタについての技術は本発
明者の知る限りにおいては従来存在しない。
【０００９】本発明の目的はスイッチに必要なユーザフ
レームの固定長のセルへの変換および他方の側での固定
長セルのユーザフレームへの変換のための方法を提供す
ることである。
【００１０】本発明の他の目的は高速通信についてのア
ダプタでこの方法を実施することである。
【００１１】
【課題を解決するための手段】本発明はユーザフレーム
を固定長のセルに変換して固定長のセルを元のユーザフ
レームに再び組立てるための方法である。ユーザにより
送られるデータはスイッチファブリックに必要なように
固定長のセルにセグメント化され、そのスイッチを通じ
て運ばれ、そしてその出力端で再び組立てられる。この
方法のハードウェアによる実施は送信器と受信器の二つ
の部分を含む。この送信器はユーザデータを受け、それ
らを固定長のセルにセグメント化してスイッチファブリ
ックにそれらを送る。これら固定長のセルはこのスイッ
チを経由して受信器により受信され、この受信器がそれ
らセルをユーザフレームに再び組立てる。この送信器、
スイッチファブリックおよび受信器はユーザが基本的な
駆動機構についての知識を有さずにユーザフレームをス
イッチに送るようにスイッチングサブシステムの部分と
なる。
【００１２】
【作用】本発明によれば、制御情報を含む見出しとペイ
ロードを分離し、両方の部分が並列処理しうるようにす
る。見出しをオンザフライ処理することにより、ペイロ
ード用の記憶セクションが一定数のクロックサイクル内
で割振り可能となる。この方法の信頼性およびそのハー
ドウェアによる実施はエラー検出と回復を行なうことに
よって改善される。更に、ヨーロッパ特許出願第９１８
１０５４８．７号明細書に示されているような高速バッ
ファ管理方式を用いることが出来、また複数の仮想チャ
ンネルがサポートされる。
【００１３】
【実施例】ここに詳述するアダプタの目的は例えばＣＲ
ＭＡ（順回予約多重アクセス）またはＯＣ２４／４８
（光チャンネル１，２／２，４Ｇｂ／ｓｅｃ光接続規
格）からのような。ここでユーザフレームと呼ぶデータ
フレームを基本セル駆動機構を用いてスイッチを通じ転
送することである。これらスイッチでは、データは固定
セルフォーマットで送られねばならず、またアダプタが
ユーザフレームの固定サイズセルへのセグメント化と逆
再組立プロセスを行なう。例えばＣＲＭＡ用に構成され
あいるはプログラムされたアダプタがＣＲＭＡネットワ
ークから生じるユーザフレームを固定長のセルに変換
し、その後それらがスイッチファブリックを介して経路
指定されて受信アダプタに入る。この受信アダプタは送
信アダプタと同じ種類のネットワーク（ＣＲＭＡ）に接
続しなくともよい。
【００１４】アダプタは送受信部からなり、そして入力
／出力ラインによりスイッチに接続される。複数のアダ
プタを一つのスイッチファブリックに接続してもよい。
【００１５】スイッチングサブシステム１０のブロック
図を図１に示す。このシステムは６入力、８出力ライン
を有するスイッチファブリックエレメント１１を含む。
図示しないユーザがアダプタの受信部１２．１〜１２．
６を介してスイッチファブリックエレメント１１の入力
ラインに接続される。送信部１３．１〜１３．６はスイ
ッチ１１の出力ライン側に配置されている。図示のブロ
ック図において、第１の入力ライン（ＩＮ１）に入るユ
ーザフレームは受信部１２．１により固定長のセルにセ
グメント化されてそれらがスイッチファブリックにより
出力ライン１４．１に方向づけられる。第６の入力ライ
ン（ＩＮ６）のユーザフレームは受信部１２．６により
セグメント化され、そして同じ出力ライン１４．１に向
けられる。この出力ラインに接続される送信部１３．１
はユーザフレームを再び組立ててそれらを出力ライン
（ＯＵＴ１）を介してデータのアドレスに送る。
【００１６】本発明による方法に基づくアダプタの基本
的機能は次の通りである。
【００１７】・ セグメント化および再組立、・ エラ
ー検出および回復、・ 優先度の異なるユーザフレーム
のサポート、・ データの緩衝、・ バッファ管理、及
び・ 複数の仮想チャンネルのサポート。
【００１８】本発明の第一の実施例の以降の説明は主と
してアダプタの送信部についてのものである。受信部は
図２、図３に示すように送信部と同様に動作する。ユー
ザから生じるデータフレームはバッファメモリ２４′に
記憶される。受信待ち行列２８．１′と２８．２′は受
信されるべきユーザフレームに対するポインタを含む。
ヘッダープロセッサ２２′は受信待ち行列（所要の優先
度ルールを考慮する）からのポインタを読取って後述す
るように対応するフレームの受信を開始する。バッファ
メモリ２４′に記憶されているデータバイトがパイプラ
イン再整合ユニット２３′に読込まれる。固定セルが固
定数のデータバイトの前にヘッダープロセッサ２２′か
らの見出しをつけることにより形成される（これはユニ
ット２３′の一部である見出しそう入ユニット２３．
２′より行なわれる）。ヘッダープロセッサ２２′を適
正に構成することにより、高い優先度を有するデータフ
レームにより送られるフレームのデータ割込みが可能と
なる。
【００１９】この第一実施例はスイッチファブリック用
の汎用でプログラム可能な高速（ギガビット／秒の範
囲）プロトコルアダプタである。そのようなアダプタに
ついての四つの新しい原理を次に述べる。第一の原理は
プロトコルデータと制御セルの分離であり、これはハー
ドウェア内のデータ信号と制御信号の分離をサポートす
る。第二の原理はエラーが検出されないときのセルのオ
ンザフライ処理である。第三の原理は優先度の異なるユ
ーザフレームの、それらデータが付加的な待ち行列内で
緩衝されるアドレスを保持することによるサポートであ
り、そして第四の原理はそのアダプタのプログラムの可
能性である。その制御プロセッサのみならず種々のハー
ドウェア構造もプログラム可能である。
【００２０】基本原理の一つであるペイロードと制御情
報の分離はデータモードオペレーションを限定すること
によって行なわれる。これらはエラーの生じない間にデ
ータ転送状態で実行されるオペレーションである。接続
のセットアップ、否定応答および制御セル等はこのデー
タモード状態の部分ではなく、肯定応答がその部分であ
る。
【００２１】図２及び図３は第一実施例におけるスイッ
チアダプタハードウェア２０，２１の原理的アーキテク
チャを示すものである。スイッチファブリックから出力
ライン１４．１に入る固定長のセルはオンザフライで処
理され、セルの見出し内のパラメータが抽出されてヘッ
ダープロセッサ２２に与えられる。見出し／データの分
離はユニット２３のＤＥＭＵＸ／Ｈｅａｄｅｒ抽出部２
３．１，２３．２で生じる。これらパラメータは相互接
続ラインを介して見出し抽出ユニット２３，２からヘッ
ダープロセッサ２２に送られる。ここでセルペイロード
と呼ぶセルデータフィールドはユニット２３の再整合／
パイプラインユニット２３．３と２３．４を介して共用
記憶装置のバッファ（バッファメモリ２４）に流れ続け
る。夫々のバッファのアドレスは前記ヨーロッパ特許出
願第９１８１０５４８．７号明細書に示されるようにポ
インタ待ち行列２５との組合せにおいてヘッダープロセ
ッサ２２で発生される。セルペイロードは制御データを
含む見出しから分離された後に再整合され、さらに遅延
される間にバッファアドレスが発生される。ヘッダープ
ロセッサ２２はセルペイロードがバッファメモリ２４に
そのバッファアドレスを与えることによって記憶されう
るように選択ライン２７を介してＤＥＭＵＸユニット２
６を切換える。
【００２２】これらバッファアドレスは前記ヨーロッパ
特許出願明細書に示されているバッファ管理に従ってポ
インタ待ち行列（ＰＴＲ Ｑ）２５に入れられる。夫々
の仮想チャンネルは各トラヒック優先度について一つ
の、合計２個のＰＴＲ Ｑによりサポートされ、それら
仮想チャンネルにより割振られるバッファアドレスがそ
れに記憶される。人のつ仮想チャンネルの緩衝されたデ
ータはそれらデータが名宛人すなわちユーザに経路指定
されうるように夫々の待ち行列のアドレスを読むことに
よりアクセス可能である。複数のセルを含む一つのフレ
ームが完全に受信されると、到着待ち行列へのエントリ
がなされる。図３に示す二つの到着待ち行列２８．１と
２８．２は異なる優先度をもつフレームをサポートす
る。このエントリは指標を含み、そのＰＴＲ Ｑはバッ
ファメモリ２４のバッファ内のフレームがあるアドレス
がとり出されるように用いられる。異なる到着待ち行列
２８．１と２８．２により、アダプタは異なるトラヒッ
ク優先度をサポートする。トラヒックのタイプ（例えば
ＲＥＳＥＲＶＥＤ対ＮＯＮ−ＲＥＳＥＲＶＥＤ）はエン
トリをなすべき到着待ち行列を決定する。
【００２３】上記の再整合／パイプラインユニット２
３．３と２３．４はセルペイロードが記憶スペースの無
駄を防止するためにメモリバスでラインアップされ、ま
た要求されたバッファのアドレスを発生するための時間
をヘッダープロセッサ２２が有するようにデータを再整
合させ遅延させる。これらバッファアドレスの発生につ
いては上記ヨーロッパ特許出願第９１８１０５４８．７
号明細書に開示されている。再組立されるべきユーザフ
レームは到着待ち行列２８．１と２８．２内のエントリ
を用いることによりそれらの与えられた優先順に処理さ
れる。フレームデータはスイッチソースアドレスと共に
出力ライン２９，３０に与えられる。これらデータが出
力ライン２９で使用可能となる前に、ヘッダープロセッ
サ２２がライン３１を介して制御情報を名宛人に送る。
一つのユーザフレームへと再組立されねばならないデー
タを読取るために、データが記憶されるバッファのアド
レスが夫々の待ち行列（ＰＴＲ Ｑ）からとり出され
る。一つの名宛人に経路指定されねばならない受信セル
ペイロードは複数の固定長セルの一部として受信され
る。これらセルのペイロードは異なる記憶セクション
（割振られたバッファ）に記憶される。ユーザフレーム
の再組立のためにこれら分散したペイロードが夫々のＰ
ＴＲ Ｑからそれらのアドレスをとり出すことにより異
なる割振られたバッファから読取られる。このポインタ
管理は環境に対し透明である。
【００２４】送信部２０および受信部２１のマイクロプ
ロセッサインタフェース３２と制御マイクロプロセッサ
３３は、メッセージが受信部と送信部の間に流れること
が出来るようにバス３４を介して接続される。例えばこ
れは受信部２１で実行されねばならない再送コマンドが
送信部２０に入る場合に必要である。
【００２５】代表的な固定長セルサイズは１００バイト
未満である。本発明においては固定長セルのサイズとセ
ル内の種々の制御フィールドの位置とサイズはハードウ
ェアの複雑性を最少限にするように選ばれる。例えば、
セル見出し内のすべてのフィールドはＴＹＰＥフィール
ド４０（図４）でコード化されるすべてのセルにわたり
固定した位置と固定したサイズを有する。６０バイトの
セルサイズはハードウェアのバス幅を１，２，３，４，
５または６バイトとして容易にアダプタをつくりうるよ
うにする。選ばれたセル構造の詳細を図４について述べ
る。ＡＴＭ互換固定長セル３４並びに使用されるすべて
の他の固定長セル３５の前に７バイト長の固定長見出し
部３６．１，３６．２が付加される。ＡＴＭ互換性セル
３４を除くすべての固定長セル３５はそれらのエンド部
にＣＲＣ（巡回冗長度チェック）バイト３７を有する。
各セルのエンド部でのこのチェックはデータ伝送のエラ
ー検出を改善する。図４の下部はこの第一実施例に合っ
た見出し部の例を示すものである。この場合、３段スイ
ッチがアドレスフィールド３８．１，３８．２，３８．
３（ＡＤＤＲＥＳＳ ０，ＡＤＤＲＥＳＳ １，ＡＤＤ
ＲＥＳＳ ２）によりサポートされる。宛先アドレスは
これらアドレスフィールド３８．１，３８．２，３８．
３に与えられる。仮想チャンネル識別子がＶＣＩＤフィ
ールド３９内で送られる。見出し部３６．１，３６．２
の制御セクションはそのセルのタイプを示すタイプフィ
ールド４０を含む。タイプフィールド４０は次の値をも
つことが出来る： ・ ＣＯＮＴＲＯＬ ・ ＦＩＲＳＴ ・ ＭＩＤＤＬＥ ・ ＬＡＳＴ ・ ＯＮＬＹ ・ ＡＴＭ 見出し部内のこのタイプフィールド４０は制御セルとデ
ータセルの差をとることが出来るようにして上記のデー
タモード機構を容易にする。見出し部３６．１，３６．
２のフィールド４１〜４４は異なる優先度を有するフレ
ームをサポートし、受信側で失われたセルを検出すると
共にセルブロックの受信を制御しうるようにする。この
制御パケットはセグメント化アダプタが通常のデータの
流れを混乱させることなく制御ポイントに通信を行ない
うるようにする。ＡＴＭセル３４はＡＴＭにセットされ
たタイプフィールド４０で透明に送ることが出来る。こ
の場合、アダプタは巡回冗長度チェック（ＡＴＭはそれ
自体のＣＲＣを有する）を行なわず、また冗長度のため
にタイプフィールド４０は長さフィールド４１にコピー
される。ＡＴＭの場合にはすべての他の制御フィールド
は使用されない。
【００２６】この実施例の送信部を図５について説明す
る。ユニットヘッダープロセッサ４５、ＣＲＣチェッカ
４６およびデータパイプライン／再整合ユニット４７は
データモードに必要なオンザフライ処理を行なう。デー
タモード外での動作については制御プロセッサ４８が用
いられる。前述したように制御プロセッサ４８、状態マ
シン／シーケンサ４９、ヘッダープロセッサ４５、ＣＲ
Ｃチェッカ４６およびデータパイプライン／再整合ユニ
ット４７はプログラム可能である。しかしながら、この
内のユニット４５，４６，４７はフォン／イマン・マシ
ンではなく、レジスタ、カウンタ、ＦＩＦＯおよび状態
マシンであり、それらについての構造はプログラムダウ
ンロードバス５０を介して構成時にダウンロードされ
る。しかしながら制御プロセッサ４８はより古典的なフ
ォン／イマン・マシンであり、これはプロトコル基本要
素を実行するために最適化しうる。制御プロセッサ４８
の制御プログラムは制御プログラムＲＡＭ５１（ランダ
ムアクセスメモリ）に記憶される。これら５個のユニッ
ト４５〜４９のこのプログラム性は１つのアダプタで種
々のプロトコルを行ないうるようにする。
【００２７】高速を達成するために、最少データコピー
の原理が適用され、データ保存に１個の高速バッファメ
モリ５２しか必要としない。更に、ここでバッファ管理
と呼ぶ記憶セクションの割振りと解放を管理するための
簡単であるが有効なアルゴリズムが用いられる。このバ
ッファ管理の詳細は前記ヨーロッパ特許出願第９１８１
０５４８．７号明細書に示されている。
【００２８】図４のセル３４，３５はアダプタの受信部
に入り、そしてスイッチカードインタフェース５３で直
列から並列に変換される。見出し全体は内部６バイト
（４８ビット）データバス５４を介してヘッダープロセ
ッサ４５に送られ、そしてセルペイロードがデータパイ
プライン／再整合ユニット４７へとクロックされる。
【００２９】複数の仮想チャンネルは図６に示すヘッダ
ープロセッサ４５内のハードウェアレジスタで各仮想チ
ャンネルについて一つのデータ構造でサポートされる。
図６は原理を示すための例である。見出し部のアドレス
フィールドとＶＣＩＤフィールドはワーキングレジスタ
５５（図６の左下部分）へとクロックされ、これがヘッ
ダープロセッサ４５内の各エントリと比較される。それ
故、連想記憶装置５６（ＣＡＭ）が用いられる。そのエ
ントリがない場合には新しいエントリがこのＣＡＭ５６
に発生される。ＣＡＭ５６内にそれ以上のスペースがな
い場合には、そのセルは捨てられて制御プロセッサ４８
にメッセージが送られる。
【００３０】新しいＣＡＭエントリが発生されると、ワ
ーキングレジスタ５５には省略値が入れられる。セルの
制御フィールドの値はＣＡＭ５６の状態フィールドに記
憶されている仮想チャンネルの状態によりチェックされ
る。この状態フィールドは仮想チャンネルの状態を含
み、そして次の状態が一定数のクロックサイクル内でヘ
ッダープロセッサ４５の一部である有限状態マシンを用
いて計算される。仮想チャンネルの状態がデータの受信
を許し、またそのセルが実際にデータを含んでいれば、
前記ヨーロッパ特許出願第９１８１０５４８．７号明細
書に示されているバッファ管理部（ヘッダープロセッサ
４５内）がバッファメモリ５２内に充分なバッファメモ
リスペースを与えるようにする。これは一定数のクロッ
クサイクル内で行なわれる。要するに、一定数のクロッ
クサイクル後にヘッダープロセッサ４５はバッファメモ
リ５２を選択し、セルデータが記憶されるべきアドレス
を与える。この一定のクロックサイクル数は一つのセル
をアダプタ内部バス５４を介して転送するためのサイク
ル数以下である。いかにしてバッファ管理部（ヘッダー
プロセッサ４５内）が一定数のクロックサイクル内でメ
モリアドレスを発生するかについては上記ヨーロッパ特
許出願明細書に示されている。バッファ管理部が一つの
バッファについての要求を許可出来ないか、あるいは種
々のバッファ割振りのルールに基づき許可したくない場
合には、受信中のセルはバッファメモリに記憶されず捨
てられる。制御プロセッサ４８はこの事を知らされるこ
とになる。
【００３１】一つのセルのデータ部分すなわち図４のペ
イロードはデータパイプライン／再整合ユニット４７に
クロックされる。このユニットの動作を図７により説明
する。図７の上部に固定長セル７０を示す。セル７０は
そのすぐ下に示すように多数のバスサイクルに分割され
る。第１サイクルにおいて見出し部７１の第１部分がパ
イプライン／再整合ユニット４７にクロックされる。こ
の部分を「Ａ」で示す。第２バスサイクルはペイロード
７２を含むが、内部データバス５４上のすべてのビット
がペイロードであるわけではない。「Ｂ」で示すこの見
出し部７１の残りの部分はヘッダープロセッサ４５に送
られる。ペイロードを含む部分「Ｃ」は再整合レジスタ
７３にクロックされる。次の２バスサイクルは部分「Ｄ
〜Ｇ」が再整合レジスタ７３を介してパイプライン７４
にクロックされるようにペイロード７２のみを含む。レ
ジスタ７３にペイロードがクロックされる毎にそこに記
憶されている現在のペイロードがパイプライン７４にシ
フトされる。パイプライン部分７４の目的はペイロード
７２をそれと見出し部７１の分離後にバッファメモリ５
２と整合させることである。更にこの部分７４はヘッダ
ープロセッサ４５がアドレスを発生するのに充分な時間
をもつようにするためこのメモリ５２についてのデータ
を遅延させる。パイプラインレジスタ７４の左右の部分
間の境界はパイプライン７４の深さと同様にプログラム
可能である。
【００３２】以下は本発明による再組立機構の詳細であ
る。再組立のためにヘッダープロセッサ内部にある状態
マシンは各仮想チャンネルについて図６に示すような一
群の状態変数を維持する。この状態マシンは次の状態を
有する。
【００３３】 −１．） ｄｏｎｅ −２．） ｗａｉｔ−ｎｅｘｔ −３．） ｂｕｆ−ｆｕｌｌ −４．） ｅｎｄ 更に、エラーフラグ（Ｅｒｒ−ｆｌｇ）が再組立中にエ
ラーが生じた時を記憶している。これらエラーはＣＲＣ
エラー（伝送エラーのチェック用の巡回冗長度チェッ
ク）、セルシーケンスエラー（ユーザフレームを形成す
るセルのシーケンスのチェックのため）およびバッファ
メモリフルエラーである。制御セルは仮想チャンネルの
状態には影響しない。これらセルは図５に示すようにプ
ロトコルエントリメモリ５５に向けられる。またＡＴＭ
セルは再組立が不要なため状態マシンには影響しない。
これらセルはそのままバッファメモリ５２に置かれる。
【００３４】仮想チャンネルが状態１（ｄｏｎｅ）であ
るとすると、これはｆｉｒｓｔセルを受けるとき状態２
（ｗａｉｔ−ｎｅｘｔ）に入り、あるいは単一のセルの
みを受けるとき状態４（ｅｎｄ）に入る。状態１におい
て、ｍｉｄｄｌｅセルおよびｌａｓｔセルは何もされず
に捨てられる。セルがそのセルの終りでのみ知られるＣ
ＲＣエラーを有する時にはエラーフラグ（Ｅｒｒ−ｆｌ
ｇ）がバイナリ「１」にセットされる。図４のフィール
ド４３（ＳＥＱ）に与えられるブロックシーケンス番号
がチェックされるが、第１セルについての誤比較によっ
てはエラーフラグはセットされず、マイクロプロセッサ
４８（図２のマイクロプロセッサ３３は図５のマイクロ
プロセッサ４８と同じもの）に対しメッセージ「ミッシ
ングブロック」を発生する。ｍｉｄｄｌｅセルおよびｌ
ａｓｔセルについては正しくないブロックシーケンス番
号によりエラーフラグがセットされる。
【００３５】ｆｉｒｓｔセルの受信後に、セルカウント
が０にセットされ、仮想チャンネル制御レジスタ内のシ
ーケンス番号が、受信されたセルのＳＥＱフィールド４
３の値にセットされる。ｍｉｄｄｌｅセルが入ると、状
態２（ｗａｉｔ−ｎｅｘｔ）が保存され、ｌａｓｔセル
が入ると状態４（ｅｎｄ）に入る。
【００３６】ｍｉｄｄｌｅセルにより、エラーフラグ
は、ＳＥＱ番号４３が正しくないとき、ＣＲＣ３７が正
しくないとき、またはセル３５内のＣＯＵＮＴフィール
ド４４が期待される値を有しないときにセットされる。
状態２（ｗａｉｔ−ｎｅｘｔ）において、ｌａｓｔセル
が入ると状態４（ｅｎｄ）に入る。
【００３７】一つのセルのペイロードフィールドのユー
ザデータをバッファメモリ５２に記憶するためにバッフ
ァ管理機能が前記ヨーロッパ特許出願明細書に示されて
いるように行なわれる。バッファ管理がデータ記憶のた
めに使用しうるスペースがないと決定する場合には、ｆ
ｉｒｓｔセル、ｍｉｄｄｌｅセルまたはｌａｓｔセルの
受信後に状態３（ｂｕｆ−ｆｕｌｌ）となる。これによ
ってもエラーフラグがセットされる。エラーフラグがセ
ットされると、一つのブロックの完了によりマイクロプ
ロセッサ４８にメッセージが送られる。状態４（ｅｎ
ｄ）に入るときまたは状態２（ｗａｉｔ−ｎｅｘｔ）に
おいてｌａｓｔセルの損失によりｆｉｒｓｔセルまたは
ｏｎｌｙセルが入るとき一つのブロックが完了する。
【００３８】図８〜１０は６バイトデータバス５４を有
する第１実施例のヘッダープロセッサ４５のクロックサ
イクルを示すものである。このデータバス５４により、
６０バイトのセルを１０バスサイクルに分割してそれを
バス５４にまたがり転送させなくてはならない。種々の
アクションが行なわれるべきであるが、仮想チャンネル
の現在の状態と次の状態により、いくつかのアクション
は行なってはならない。しかしながら、すべての考えら
れるアクションはそれらを行なわねばならぬ場合にはバ
スサイクルに割振らねばならない。図８〜１０に示すテ
ーブルは受信されたセルのタイプにより次々とバスサイ
クルで行なわれるアクションを示している。サイクル１
〜３において、セル見出し部内のアドレスすなわち図４
のアドレスフィールド３８．１〜３８．３のアドレスが
仮想チャンネルの状態をとり出すために用いられる。サ
イクル１において、見出し部３６．１と３６．２のアド
レスフィールド３８．１〜３８．３がヘッダープロセッ
サ４５にクロックされる。ＣＡＭ５６内の対応するエン
トリが仮想チャンネル識別子とＣＡＭ５６に記憶された
エントリとを比較することにより検索される。サイクル
３において、この仮想チャンネルの状態がヘッダープロ
セッサ４５のワーキングレジスタ５５にクロックされ
る。サイクル３の終りにこのチャンネルの現在の状態が
受信されたセルの見出し部３６．１，３６．２内の種々
のフィールドにより与えられる新しい入力と共に使用可
能となる。これにより、サイクル４で、例えばプログラ
マブルロジックアレイ（ＰＬＡ）のような組合せロジッ
クを用いて次の状態を計算しうるようになる。サイクル
４〜７において、ヘッダープロセッサ４５の一部である
バッファ管理機能部はバッファメモリ５２のＲＡＭアド
レスを計算する（前記ヨーロッパ特許出願明細書を参照
され度い）。これらアドレスはサイクル８でＲＡＭに与
えられる。この仮想チャンネルの新しい状態がサイクル
１１で構造体に書きもどされる。
【００３９】サイクル１１はサイクル１と重なるが、こ
れは、サイクル１１でのアクションがサイクル１でのそ
れと競合しないために可能であり、１セル当り１０処理
サイクルとなる。状態の仮想チャンネル構造体への更新
はその状態がＣＲＣチェックの結果によるものであるか
らサイクル１１でのみ行なうことが出来る。この結果は
一つのセルの完全な受信後にのみ知ることが出来る。こ
のため、ＮＯＰ（No Operation）がバスサイクル９で実
行される。このデータはこのサイクルからメモリに書込
まれる。
【００４０】一つのセルを捨てるべきときには、そのデ
ータをＲＡＭに書込まなければよい。ＲＡＭへのデータ
書込は図１０に示すようにサイクル９でスタートする。
ＲＡＭへのデータ書込みは次のセルの処理のはじめの数
サイクルと重なるが、これはコンフリクトを生じさせな
い。図示のテーブルは図７に示すようにこの実施例で用
いられるパイプライン７４がメモリアドレスの発生まで
ペイロードが遅延されるように「９サイクルの深さ」で
あることを示す。バスサイクルに対するこのオペレーシ
ョン割当てはこの実施例では出来るだけ簡単なものとさ
れている。
【００４１】パイプラインの使用により、それらアクシ
ョンのすべてをより少数のバスサイクルで実行しうるよ
うになり、それ故、より短いセルを処理しうるようにす
る。この第１実施例の重要な点は処理が等しい、あるい
はより少数のバスサイクルで行なうことが出来ることを
示すことである。他の異なる実施例は上記したものを他
のプロトコルに適用しあるいは簡単なバッファ管理を用
いることにより可能である。
【００４２】
【発明の効果】本発明方法によれば、スイッチに必要な
ユーザフレームの固定長のセルへの変換および他方の側
での固定長セルのユーザフレームへの変換を行なうこと
ができる。また、この方法は高速通信についてのアダプ
タで実施することができる。
【図面の簡単な説明】
【図１】本発明のハードウェアを含むスイッチングシス
テムの一般的ブロック図。
【図２】プロトコルアダプタの受信部の詳細ブロック
図。
【図３】プロトコルアダプタの送信部の詳細ブロック
図。
【図４】固定長の見出し部を有する固定長のセルを示す
図。
【図５】プロトコルアダプタの送信部の詳細ブロック
図。
【図６】ヘッダープロセッサの内部データ構造を示す
図。
【図７】再整合およびパイプラインの一例のタイミング
図。
【図８】ヘッダープロセッサのサイクル図。
【図９】ヘッダープロセッサのサイクル図。
【図１０】ヘッダープロセッサのサイクル図。
【符号の説明】
１０ スイッチングシステム １１ スイッチングファブリックエレメント １２．１〜１２．６，２１ 受信部 １３．１〜１３．６，２０ 送信部 ２２′ ヘッダープロセッサ ２３′ パイプライン／再整合ユニット ２４′ バッファメモリ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 フレーム変換方法及び装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド、リュイテン スイス国オーバーリーテン、ゼーシュトラ ーセ、80

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】データ伝送システムにおいて、固定サイズ
    の見出しに続く固定長のセルをユーザフレームに変換す
    るためのユーザフレーム変換方法であって、上記固定長
    のセルのペイロードと見出しを別々に処理し、受信され
    分離されたペイロードを所定のアドレスを用いてアクセ
    ス可能とされた記憶セクションに緩衝し、さらに少なく
    とも１個の仮想チャンネルをそのチャンネルの上記記憶
    セクションへのアクセスを制御するために対応する制御
    セクションを用いてサポートすることを特徴とするユー
    ザフレーム変換方法。
  2. 【請求項２】前記固定長のセルは、 （ａ） 前記固定長のセルのペイロードと見出しを分離
    し、 （ｂ） システム状態変数を用いることにより、ペイロ
    ード用のスペースが記憶手段内にあるかどうかを決定す
    るために上記見出しをオンザフライ処理し、 （ｃ） 上記スペースがある場合に記憶セクションにペ
    イロードを書込むためにその記憶セクションの前記所定
    のアドレスを与えることによりユーザフレームに変換さ
    れ、またユーザフレームは上記記憶セクションで上記ペ
    イロードを緩衝した後に、 （ｄ） 上記所定のアドレスを用いて上記記憶セクショ
    ンからペイロードを読取り、 （ｅ） ユーザフレームを形成してそれを伝送すること
    により発生される、請求項１の方法。
  3. 【請求項３】データ伝送システムにおいて、ユーザフレ
    ームを、固定サイズの見出しに続く固定長のセルに変換
    するためのユーザフレーム変換方法であって、上記ユー
    ザフレームのペイロードを対応する記憶アドレスをもつ
    記憶セクションに記憶し、上記記憶アドレスは上記ペイ
    ロードが待ち行列から上記記憶アドレスをとり出すこと
    によりとり出しうるように待ち行列とし、さらに、上記
    固定サイズの見出しを上記ペイロードの前につけて伝送
    する前に別々に処理するユーザフレーム変換方法。
  4. 【請求項４】（ａ） 上記ユーザフレームのペイロード
    を前記記憶セクションで緩衝し、 また、上記ユーザフレームのペイロードを、 （ｂ） 待ち行列とされたアドレスを用いてアクセス可
    能な前記記憶セクションから部分的に上記ペイロードを
    読取り、 （ｃ） 前記固定長の見出しをオンザフライで発生さ
    せ、 （ｄ） 上記見出しに続き固定長のセルを形成してそれ
    を伝送することによりセグメント化することによって、
    前記ユーザフレームを固定長のセルに変換する、請求項
    ３の方法。
  5. 【請求項５】固定サイズの見出しに続く固定長のセルを
    ユーザフレームに変換するためのユーザフレーム変換装
    置であって、 （ａ） 上記固定サイズの見出しから上記固定長のセル
    のペイロードを分離する手段（２３）、 （ｂ） 上記固定サイズの見出しを処理し、記憶手段ア
    ドレスを決定するためのヘッダープロセッサ（２２）、 （ｃ） 上記記憶手段アドレスが使用可能となるまで上
    記ペイロードを緩衝するための手段（２３．３，２３．
    ４）、 （ｄ） 上記記憶手段アドレスによりアクセス可能とさ
    れている記憶セクションに上記ペイロードを記憶する手
    段（２４，２６）、 （ｅ） 上記ペイロードに対応するアドレスを待ち行列
    に入れておくための待ち行列手段（２５）、 （ｆ） 上記待ち行列手段（２５）からアドレスを次々
    にとり出すことにより記憶セクションから上記ペイロー
    ドをとり出す手段、及び （ｇ） 上記ユーザフレームの形成および伝送のための
    手段を備えたユーザフレーム変換装置。
  6. 【請求項６】前記記憶アドレスによりアクセス可能とさ
    れている前記記憶セクションと前記ペイロードを整合さ
    せるための再整合ユニット（２３．３）を更に備えた請
    求項５の装置。
  7. 【請求項７】最高優先度をもつペイロードがそれより低
    い優先度をもつペイロードの記憶アドレスの先に待ち行
    列からその記憶アドレスをとることにより記憶手段から
    とり出しうるように、その待ち行列内に夫々の記憶アド
    レスを保持することにより異なる優先度を有する固定長
    のセルの伝送をサポートするための待ち行列手段（２
    ８．１，２８．２）を更に備えた請求項５の装置。
  8. 【請求項８】ユーザフレームを固定サイズの見出しに続
    く固定長のセルに変換するためのユーザフレーム変換装
    置であって、 （ａ） ユーザフレームのペイロードを記憶セクション
    で緩衝するための手段（２４′）、 （ｂ） 上記記憶セクションのアドレスを待ち行列に入
    れておくための待ち行列手段（２８．１′，２８．
    ２′）、 （ｃ） 上記待ち行列手段（２８．１′，２８．２′）
    から上記記憶アドレスをとり出して固定サイズの見出し
    を発生するヘッダープロセッサ（２２′）、 （ｄ） 上記見出しを上記ペイロードの一部の前につけ
    ることにより上記固定長のセルを形成する手段、及び （ｅ） 上記固定長のセルを伝送する手段を備えたユー
    ザフレーム変換装置。
  9. 【請求項９】前記ヘッダープロセッサ（２２′）は低い
    優先度の記憶アドレスの前に前記待ち行列手段（２８．
    １′，２８．２′）から最高優先度の記憶アドレスをと
    り出すものである請求項８の装置。
  10. 【請求項１０】前記固定サイズの見出しを前記ペイロー
    ドの前に付加する前に上記ペイロードを再整合させる再
    整合ユニットを更に備えた請求項８の装置。
  11. 【請求項１１】セル処理スイッチファブリック、ユーザ
    フレームを固定長のセルに変換してそれらを上記スイッ
    チファブリックに伝送するための請求項８の装置、及び
    （または）上記スイッチファブリックを通じて経路指定
    される固定長のセルを受けてそれらを伝送前にユーザフ
    レームに変換するための請求項５の装置を備えたデータ
    伝送ネットワーク。
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