JPH0715476A

JPH0715476A - 波形整形装置

Info

Publication number: JPH0715476A
Application number: JP5154776A
Authority: JP
Inventors: Shoichi Koga; 正一古賀; Yoshio Urabe; 嘉夫浦部; Hitoshi Takai; 均高井; Yasushi Kai; 康司甲斐; Hidesato Yamasaki; 秀聡山▲さき▼
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-06-25
Filing date: 1993-06-25
Publication date: 1995-01-17
Anticipated expiration: 2015-10-30
Also published as: JP3104473B2

Abstract

(57)【要約】【目的】情報データをパケットとして送信する送信機
等において、半導体メモリー等を用いて波形整形する事
により、周波数有効利用の上で問題となる送信開始時及
び送信終了時の帯域拡散を防止する。【構成】入力される情報データとダミーデータとから
なるパケットを構成し、前記パケットの一部を抜き出し
てパターンを順次構成し、前記パターンに基づいて記憶
装置から読み出される部分波形を順次つなぎ合わせて前
記パケットに対応する信号波形を生成する。前記部分波
形の読み出し開始時及び前記部分波形の読み出し終了時
のあらかじめ決められた期間を予備シーケンスとし、前
記予備シーケンスの期間を除く前記部分波形の読み出し
期間を通常シーケンスとして、前記記憶装置は予備シー
ケンスにおける部分波形を保持する副記憶装置１Ｍｓ
と、通常シーケンスにおける部分波形を保持する主記憶
装置１Ｍｍから構成される。更に、パターンを生成する
パターン発生装置１Ａと、各記憶装置に対し読み出し信
号及び制御信号を発生する制御装置１Ｃを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データをパケットとし
て送信する送信機等において、送信開始時及び送信終了
時の帯域拡散を防止するために、信号波形を整形する波
形整形装置に関するものである。

【０００２】

【従来の技術】無線通信等において、送信データから構
成されるパケットを送信する場合、周波数チャネルの有
効利用のためには、使用する周波数チャネルと、それに
隣接する周波数チャネル間の干渉を防止するために帯域
制限（周波数帯域制限）をする必要がある。帯域信号の
帯域制限には、その等価低域系（ベースバンド）の信号
波形について帯域制限するのが一般的である。ベースバ
ンド信号波形の帯域制限法には、アナログフィルタによ
り行うアナログ方式のものと、ディジタル信号処理によ
り行うディジタル方式のものとがある。このディジタル
方式の中の一つにあらかじめ計算により帯域制限された
ベースバンド信号波形を、ＲＯＭ等のメモリーテーブル
から部分波形として読み出し、つなぎ合わせる事により
波形整形する方法がある（例えば、アイ・イー・イー・
イートランザクションズオンコミュニケーションズ
１９７７年１０月ＣＯＭ−２５巻１０号１２
４３頁 (IEEE Transactions on Communications pp.12
43 Vol.COM-25, No10, October 1977)）。このメモリー
テーブル方式の波形整形法を用いた場合、アナログ方式
の波形整形法に比べて、理想的なフィルタの周波数特性
を正確に実現でき、整形波形の変更もメモリーの内容を
書き換えるだけで済むため、汎用性に富んでいる。ま
た、ＶＬＳＩ技術に適しているため、比較的小型化でき
る。

【０００３】このメモリーを用いたディジタル方式の波
形整形法の場合、ベースバンド信号波形の帯域制限を完
全に実現するには、現タイムスロットに対して連続する
前後無限タイムスロットに含まれるデータの影響を考慮
する必要があり、実際には、ハードウェアでの実現性の
問題から、現タイムスロットを含む数タイムスロット分
（ｗビット）だけのデータの影響で打ち切って計算して
いる。よって、その打ち切り誤差が隣接チャネルに及ぼ
す影響を無視できる程度まで、タイムスロットの影響を
考慮する必要があり、このときの現タイムスロットを含
む数タイムスロット分の一連のデータ系列の事をパター
ンとし、パターンを構成するタイムスロット数をパター
ン長ｗとする。

【０００４】以下、従来の技術について、図面を参照し
ながら説明する。図１１（ａ）はＢＰＳＫ方式における
帯域制限前のベースバンド信号波形を表しており、ま
た、図１１（ｂ）はＢＰＳＫ方式における従来の技術を
用いた場合の帯域制限後のベースバンド信号波形を表し
ている。

【０００５】図１１（ａ）に示すように、各タイムスロ
ットは単位時間Ｔ刻みで区切られており、パケット１１
ａを構成する送信データのデータ値を１または−１の２
値で、また、パケット１１ａの前後のタイムスロット中
の送信データに対応しないデータ値を０と表わしてい
る。図１１（ａ）において、パターン長をｗ＝５とし、
パケット１１ａの先端から連続して５番目までのタイム
スロット、すなわちＡ１＝１，Ａ２＝−１，Ａ３＝１，
Ａ４＝１，Ａ５＝−１をパターン１１ｂとし、現タイム
スロットをＡ３にとる。このパターン１１ｂから１タイ
ムスロット分の帯域制限後のベースバンド信号の部分波
形を読み出し、順次つなぎ合わせて、図１１（ｂ）に示
す１タイムスロット分の帯域制限後のベースバンド信号
波形１１ｃを得る。パターンは、時間Ｔ刻みで順次シフ
トしていくため、次に、時間Ｔシフト後のパターンＡ
２，Ａ３，Ａ４，Ａ５，Ａ６により、シフト後の現タイ
ムスロットＡ４に対応する帯域制限後のベースバンド信
号波形１１ｄを読み出すことにより波形整形を行う。メ
モリーテーブルには送信データからなる全てのパターン
に対して計算により求められた１タイムスロット分の帯
域制限後のベースバンド信号の部分波形が保持されてい
るため、この送信データからなるパターン（ｗ＝５）と
現タイムスロット中のサンプリング点に基づき、順次、
帯域制限後のベースバンド信号の部分波形をメモリーテ
ーブルから順次読み出し、それらを順次つなぎ合わせる
ことにより、図１１（ｂ）に示すような帯域制限後のベ
ースバンド信号波形が得られた。

【０００６】

【発明が解決しようとする課題】しかしながら上記の方
法では、パケットの送信開始時及び送信終了時に、図１
１（ｂ）に示す帯域制限後のベースバンド信号波形の不
連続点１１ｅが存在するため、帯域制限後のベースバン
ド信号波形に不要な高周波成分が発生した。この不連続
点１１ｅが生む高周波成分は、帯域拡散の原因となって
隣接チャネルへ影響を及ぼすため、周波数の有効利用の
上で問題となった。

【０００７】そこで本発明では、ハードウェア規模を大
きく拡大させる事なしに、不連続点１１ｅをなくすこと
によって、帯域拡散を防止する事を目的とする。

【０００８】

【課題を解決するための手段】情報データを入力とし、
前記情報データとダミーデータとからなるパケットを構
成し、前記パケットの一部を抜き出してパターンを順次
構成し、前記パターンに基づいて記憶装置から読み出さ
れる部分波形を順次つなぎ合わせて前記パケットに対応
する信号波形を生成し出力する波形整形装置を構成す
る。

【０００９】前記記憶装置は副記憶装置と主記憶装置か
ら構成され、前記情報データの始まりを示す信号をスタ
ート信号とし、前記情報データの終わりを示す信号をエ
ンド信号とし、前記部分波形の読み出し開始時及び前記
部分波形の読み出し終了時のあらかじめ決められた期間
を予備シーケンスとし、前記予備シーケンスの期間を除
く前記部分波形の読み出し期間を通常シーケンスとし
て、前記副記憶装置は前記予備シーケンスにおける前記
部分波形を保持し、前記主記憶装置は前記通常シーケン
スにおける前記部分波形を保持すよう構成される。

【００１０】更に、前記パケットを構成し前記パターン
を発生するパターン発生装置と、前記ダミーデータ、前
記パターン発生装置に対する入力制御信号、前記スター
ト信号が入力されてから所定の時間後に前記副記憶装置
から前記主記憶装置へ前記部分波形の読み出しを変更し
かつ前記エンド信号が入力されてから所定の時間後に前
記主記憶装置から前記副記憶装置へ前記部分波形の読み
出しを変更するための出力制御信号、及び前記記憶装置
から特定の前記部分波形の読み出しを指示するための読
み出し信号を発生する制御装置とを具備する。

【００１１】前記パターン発生装置の入力部には前記波
形整形装置の外部から与えられる前記情報データと前記
ダミーデータと前記入力制御信号が入力され、前記制御
装置の入力部には前記波形整形装置の外部から与えられ
る前記スタート信号と前記波形整形装置の外部から与え
られる前記エンド信号と前記パターン発生装置の出力が
接続され、前記主記憶装置と前記副記憶装置のそれぞれ
の入力部には前記出力制御信号及び前記読み出し信号が
接続され、前記通常シーケンスにおいては前記主記憶装
置から前記信号波形が出力され、前記予備シーケンスに
おいては前記副記憶装置から前記信号波形が出力され
る。

【００１２】

【作用】本発明は上記した構成により、パケットに対応
する信号波形の送信開始時及び送信終了時に読み出され
る部分波形を保持する専用の副記憶装置を別に設けてい
るため、信号波形の不連続点をなくすことができ、帯域
拡散のない波形整形が実現できるものである。

【００１３】

【実施例】以下、図１１における不連続点１１ｅをなく
すための方法を、図２を参照しながら説明する。図２
（ａ）は図１１（ａ）に対応しており、ＢＰＳＫ方式に
おける帯域制限前のベースバンド信号波形を表してい
る。また、図２（ｂ）はＢＰＳＫ方式における不連続点
をなくした帯域制限後のベースバンド信号波形を示すも
のである。

【００１４】ここで、情報データの始まりを示す信号を
スタート信号とし、情報データの終わりを示す信号をエ
ンド信号とし、部分波形の読み出し開始時及び部分波形
の読み出し終了時のあらかじめ決められた期間を予備シ
ーケンスと定義し、予備シーケンスの期間を除く部分波
形の読み出し期間を通常シーケンスと定義する。

【００１５】図２（ａ）に示すように、データ値が０の
パケットのない状態２ａにおいては、帯域制限前のベー
スバンド信号波形振幅値を０としているため、その状態
から、データ値が１または−１のパケットのある状態２
ｂに移行するときには、図２（ｂ）に示すように、不連
続点１１ｅを発生させないよう帯域制限後のベースバン
ド信号波形を振幅値０から滑らかに所望の振幅値まで立
ち上げ、帯域拡散を防ぐ必要がある。また、パケットの
ある状態２ｂから、パケットのない状態２ｃに移行する
ときにも同様の事が言える。そこで、０のデータを含む
送信開始前及び送信終了後の数タイムスロット分の３値
からなるすべてのパターンに対して、１タイムスロット
分の帯域制限後のベースバンド信号波形を計算により求
める。この計算より求められた帯域制限後のベースバン
ド信号波形は、あるサンプリング間隔でサンプリングさ
れ、各サンプリング点における代表値が各部分波形値と
なる。この１タイムスロット分の部分波形値の一部、も
しくは、すべてを別途用意した副記憶装置に書き込み、
予備シーケンス時に発生される３値からなるパターンに
対応した帯域制限後のベースバンド信号の部分波形を順
次読み出してつなぎ合わせる事により、送信開始時及び
送信終了時の帯域拡散を防止するベースバンド信号波形
整形が実現できる。

【００１６】以下に本発明の実施例について詳細に述べ
る。まず、図３に本発明で使用するパケット３ａの構成
を示す。パケットは送信データより構成され、パケット
内のｎビットの送信データを情報データとし、それらｎ
ビットをまとめて情報データ列３ｎとする。また、パケ
ットの先端のｓビット及び後端のｅビットの送信データ
をダミーデータとし、先端のｓビットをダミーデータ列
３ｓ、後端のｅビットをダミーデータ列３ｅと定義す
る。

【００１７】図１に、本発明の波形整形装置の一実施例
を表す基本構成図を示す。図１について以下に説明す
る。

【００１８】パターン発生装置１Ａの入力には波形整形
装置外部から情報データ１Ｉが順次入力されており、パ
ターン発生装置１Ａでは情報データ列３ｎの先端と後端
に、制御装置１Ｃにより発生されたダミーデータ列（３
ｓ，３ｅ）を付加してパケット３ａを構成し、パケット
３ａの一部を抜き出してパターン信号１ｐを発生する。
制御装置１Ｃには情報データ列３ｎの始まりを合図する
スタート信号１ｓと終わりを合図するエンド信号１ｅが
波形整形装置外部から入力されている。制御装置１Ｃ
は、これらのスタート信号１ｓ／エンド信号１ｅが入力
されてからあらかじめ決められた時間経過後に、あらか
じめ決められた期間だけパターン発生装置１Ａに対する
ダミーデータ１ｄを発生する。制御装置１Ｃではパター
ン信号１ｐとスタート信号１ｓ／エンド信号１ｅに基づ
いて、入力制御信号１ｉと出力制御信号１ｏと読み出し
信号１ｒを発生する。入力制御信号１ｉはパターン発生
装置１Ａにおいて情報データ１Ｉもしくはダミーデータ
１ｄのどちらかを入力として選択させパケット３ａを構
成させるための制御信号であり、出力制御信号１ｏは各
シーケンスごとに使用する記憶装置を選択するための制
御信号であり、読み出し信号１ｒは選択された記憶装置
から読み出すべき部分波形を特定するためのアドレスと
なる信号である。出力制御信号１ｏ及び読み出し信号１
ｒは、主記憶装置１Ｍｍ及び副記憶装置１Ｍｓに入力さ
れ、主記憶装置１Ｍｍ及び副記憶装置１Ｍｓでは、出力
制御信号１ｏ及び読み出し信号１ｒの一部をそれぞれ利
用して部分波形の読み出しを行う。読み出された部分波
形は、各記憶装置の出力部で順次つなぎ合わされて波形
整形後の信号波形出力１Ｏが生成される。

【００１９】図４は、図１において記憶装置を半導体メ
モリーとデータセレクタとバッファとＤ／Ａコンバータ
とフィルタで構成し、パターン発生装置を遅延器とデー
タセレクタとシフトレジスタで構成し、制御装置をクロ
ック発生回路とカウンタとシーケンサと比較器とダミー
データ発生装置で構成したときの波形整形装置の一実施
例を表す構成図である。

【００２０】図４について以下に説明する。パターン発
生装置４Ａにおいて、ダミーデータ４ｄ、もしくは遅延
器４Ａｄによりスタート信号４ｓの印加時点から一定の
時間遅延（Ｄ＝ＫＴ）のかかった情報データ４Ｉが、デ
ータセレクタ４Ａｃに入力されている。遅延器４Ａｄ
は、シフトレジスタ等により容易に実現できる。データ
セレクタ４Ａｃは、入力制御信号４ｉにより選択され、
ダミーデータ４ｄが発生されているときはダミーデータ
４ｄを、そうでないときは情報データ４Ｉをシフトレジ
スタ４Ａｓへ入力する。シフトレジスタ４Ａｓは、入力
制御信号４ｉの一部であるシステムクロック（１／Ｔ）
に同期して単位時間Ｔごとにシフトする。シフトレジス
タ４Ａｓのパラレル出力は、ビット数ｗの出力数をもっ
たパターン信号４ｐを発生する。このパターン信号４ｐ
は制御装置４Ｃへ入力され、読み出し信号４ｒの一部と
して、そのままメインメモリーテーブル４Ｍｍ及びサブ
メモリーテーブル４Ｍｓへ入力される。

【００２１】制御装置４Ｃにおいて、カウンタ４Ｃｃは
クロック発生回路４Ｃｋで発生したサンプリングクロッ
ク（１／ｔ）により動作する。このカウンタ４Ｃｃの出
力は、現タイムスロット内のサンプリング点を示し、そ
のまま各メモリーテーブルのアドレスを指示するための
読み出し信号４ｒの一部となる。シーケンサ４Ｃｓは、
クロック発生回路４Ｃｋから発生されるサンプリングク
ロック（１／ｔ）に対して２ⁿに分周されたシステムク
ロック（１／Ｔ）に同期して動作し、スタート信号４ｓ
／エンド信号４ｅが印加されてからの単位時間Ｔごとの
遷移状態をあらかじめ決められた期間だけ保持するため
のものである。比較器４Ｃｈは比較器内部の情報を基に
カウンタ４Ｃｃ及びシーケンサ４Ｃｓの出力と照らし合
わせて、入力制御信号４ｉと出力制御信号４ｏと読み出
し信号４ｒと内部制御信号を発生させ、各シーケンスご
とのタイミングをとる。ダミーデータ発生装置４Ｃｄ
は、比較器４Ｃｈからの内部制御信号をもとに、アクナ
レッジ信号４ａと使用するダミーデータ４ｄを単位時間
Ｔおきに発生させる。

【００２２】記憶装置４Ｍにおいて、主記憶装置をメイ
ンメモリーテーブル４Ｍｍ、副記憶装置をサブメモリー
テーブル４Ｍｓとしている。通常シーケンスにおいてア
クセスされるメインメモリーテーブル４Ｍｍには、全て
の２値パターンに対する帯域制限後のベースバンド信号
波形の部分波形が書き込まれている。予備シーケンスに
おいてアクセスされるサブメモリーテーブル４Ｍｓに
は、使用するダミーデータ４ｄの単位時間Ｔシフトごと
の３値パターンに対して帯域制限後のベースバンド信号
波形の部分波形が書き込まれている。この予備シーケン
スの期間はパターン長ｗにより決定する。メインメモリ
ーテーブル４Ｍｍとサブメモリーテーブル４Ｍｓには制
御装置４Ｃで発生された読み出し信号４ｒが、データセ
レクタ４Ｍｃには制御装置４Ｃで発生された出力制御信
号４ｏがそれぞれ入力されている。メインメモリーテー
ブル４Ｍｍは読み出し信号４ｒの一部であるカウンタ４
Ｃｃの出力とパターン信号４ｐを利用して部分波形の読
み出しを行う。また、サブメモリーテーブル４Ｍｓは読
み出し信号４ｒの一部であるカウンタ４Ｃｃの出力とパ
ターン信号４ｐとサブメモリーテーブル制御信号を利用
して部分波形の読み出しを行う。読み出された部分波形
は、各シーケンスに合わせて出力制御信号でデータセレ
クタ４Ｍｃを選択し、バッファ４Ｍｂでサンプル・アン
ド・ホールドする事によりバッファ４Ｍｂの出力部で順
次つなぎ合わされる。つなぎ合わされた信号波形は、Ｄ
／Ａコンバータ４ＭＤを通った後にフィルタ４Ｍｆによ
りスムージングされ、帯域制限後のベースバンド信号波
形４Ｏが生成される。ここで、使用するダミーデータ列
を特定した場合、予備シーケンスにはいつも決まったパ
ターンに対する帯域制限後のベースバンド信号の部分波
形を、シーケンシャルにサブメモリーテーブル４Ｍｓか
ら読み出すだけで良いため、サブメモリーテーブル入力
部にデコーダ４Ｍｄを用意し、読み出し信号４ｒの一部
であるサブメモリーテーブル制御信号に基づいて読み出
しを行う事により、予備シーケンスにおいて利用するサ
ブメモリーテーブル４Ｍｓのメモリー容量を大きく削減
できる。

【００２３】図５は、図４の制御装置のシーケンサをシ
フトレジスタとエッジ検出回路とラッチで構成し、比較
器をコンパレータとバッファと情報テーブルで構成し、
ダミーデータ発生装置をデコーダとＲＯＭで構成したと
きの制御装置の一実施例を示す構成図である。

【００２４】図５について以下に説明する。クロック発
生回路５Ｃｋでは、１タイムスロット中２ⁿ個の部分波
形のサンプリング間隔ｔを実現するためのサンプリング
クロック（１／ｔ）を発生する。このサンプリングクロ
ックは、カウンタ５Ｃｏの動作クロックとなる。

【００２５】カウンタ５Ｃｏは、ｎビットの出力をも
ち、そのＭＳＢはクロック発生回路で発生されたサンプ
リングクロック（１／ｔ）を２ⁿ分周したクロックであ
り、波形整形装置全体のシステムクロック（１／Ｔ）と
なる。また、カウンタ５Ｃｏのｎビットの出力は現タイ
ムスロット内のサンプリング点を示しており、比較器５
Ｈへ入力される。

【００２６】シーケンサ５Ｓにおいて、シフトレジスタ
５Ｓｓはシステムクロック（１／Ｔ）に同期して動作す
る。シーケンサ５Ｓの入力部にはスタート信号５ｓ及び
エンド信号５ｅのそれぞれの立ち上がりエッジを検出し
て一定のパルスを発生するエッジ検出回路がある。エッ
ジ検出回路５Ｓｓの出力は次段のＲＳラッチ５Ｓｌのセ
ット側に、エッジ検出回路５Ｓｅの出力はリセット側
に、それぞれ入力されている。ＲＳラッチ５Ｓｌの出力
はシフトレジスタ５Ｓｓに入力にされ、スタート信号５
ｓが入力されるとシフトレジスタ５Ｓｓに論理値’１’
を入力し、エンド信号５ｅが入力されると論理値’０’
を入力する。シフトレジスタ５Ｓｓのシフト数Ｌは、予
備シーケンスにおける単位時間Ｔごとの全ての遷移状態
を表現できるだけの数が必要であり、シフトレジスタ５
Ｓｓのパラレル出力は比較器５Ｈに入力される。

【００２７】比較器５Ｈにおいて、情報テーブル５Ｈｔ
には、あらかじめ決めておいたタイミング情報や使用す
るダミーデータ５ｄの情報が保存されている。コンパレ
ータ５Ｈｃは、シーケンサ５Ｓの出力から論理値’１’
と’０’の切り替わりエッジの位置情報を取り出し、そ
の位置情報とカウンタ５Ｃｏの出力とを、情報テーブル
５Ｈｔと照らし合わせてタイミングを抽出する。さらに
コンパレータ５Ｈｃは内部にデコーダをもっており、そ
の抽出されたタイミングを基に、入力制御信号５ｉと出
力制御信号５ｏと読み出し信号５ｒと内部制御信号５Ｃ
ｉを発生させる。入力制御信号５ｉは、システムクロッ
クを含んでいる。また、読み出し信号５ｒは、パターン
信号５ｐとサブメモリーテーブル制御信号５Ｈｓとカウ
ンタ５Ｃｏの出力より構成される。バッファ５Ｈｂは、
カウンタ５Ｃｏの出力を読み出し信号５ｒの一部として
そのまま出力している。

【００２８】ダミーデータ発生装置５Ｄにおいて、デコ
ーダ５Ｄｄは内部制御信号５Ｃｉとシステムクロック
（１／Ｔ）に基づいて、使用するダミーデータ５ｄをＲ
ＯＭテーブル５Ｄｒから読み出すためのアドレス信号５
Ｄａと、ダミーデータ５ｄの発生及び停止を制御するた
めのイネーブル信号５Ｄｅを出力する。さらに、デコー
ダ５Ｄｄは、波形整形装置外部に対して、スタート信号
５ｓとエンド信号５ｅを受け取ったことを知らせるため
のアクナレッジ信号５ａを返す。ＲＯＭテーブル５Ｄｒ
から読み出されたダミーデータ５ｄは、時間間隔Ｔごと
に順次パターン発生回路に出力される。

【００２９】図６は、図５の構成図に基づいてハードウ
ェアを構成し、パターン長ｗを５とし、４ビットのダミ
ーデータ列を使用した場合の一実施例を示すタイムシー
ケンス図である。

【００３０】以下に、この実施例において、比較器から
入力制御信号と出力制御信号と読み出し信号の発生タイ
ミングについて具体的に述べる。

【００３１】この実施例では、ダミーデータ列に、ダミ
ーデータ列６ｓ＝｛１，−１，１，−１｝、ダーミデー
タ列６ｅ＝｛−１，１，−１，１｝を用い、Ｄ（ｋ）
（ｋ＝１，・・・，ｎ）は情報データを表している。ま
た、各１Ｔ，２Ｔ、・・・，（ｎ＋１４）Ｔは単位時間
Ｔごとの時間経過を表し、Ａ（１），Ａ（２），・・
・，Ａ（５）はそれぞれパターン内の各タイムスロット
を表している。ここで、現タイムスロット６ＰはＡ
（３）である。この実施例では、遅延器のシフト数をＫ
＝４、シフトレジスタのシフト数をＬ＝９としている。

【００３２】図６のタイムシーケンスを見ると、時間１
Ｔ〜５Ｔと、時間（ｎ＋10）Ｔ〜（ｎ＋14）Ｔは、デー
タ値０を含む予備シーケンスに、また、時間６Ｔ〜（ｎ
＋９）Ｔは、１，−１の２値からなる通常シーケンスに
それぞれ当てはまるのがわかる。時間２Ｔ〜５Ｔの間は
ダミーデータ列６ｓに対応するダミーデータが、時間
（ｎ＋６）Ｔ〜（ｎ＋９）Ｔの間はダミーデータ列６ｅ
に対応するダミーデータがダミーデータ発生装置より発
生される。比較器より発生される入力制御信号はパター
ン発生装置内のデータセレクタを選択して、この期間中
はシーケンサ内のシフトレジスタにダミーデータが入力
させる。この実施例では、使用するダミーデータ列を１
組に特定しており、予備シーケンスの間は、常にパター
ン中に情報データは含まれていないためため、いつも決
まったパターンによる部分波形の読み出しとなる。すな
わち、予備シーケンスの時間区間１Ｔにおいてはパター
ン｛０，０，０，０，０｝により、また、予備シーケン
スの時間区間２Ｔにおいてはパターン｛０，０，０，
０，１｝により部分波形を読み出せば良く、以下、時間
区間３Ｔ，４Ｔ，５Ｔ，（ｎ＋１０）Ｔ，（ｎ＋１１）
Ｔ，（ｎ＋１２）Ｔ，（ｎ＋１３）Ｔ，（ｎ＋１４）Ｔ
についても同様である。よって、予備シーケンスにおい
て、比較器はシフトレジスタのパラレル出力をデコード
したサブメモリーテーブル制御信号とカウンタの出力と
を組み合わせてサブメモリーテーブルアクセス用の読み
出し信号を発生し部分波形の読み出しを行う。また、通
常シーケンスにおいて、比較器はパターン信号とカウン
タの出力とをそのまま組み合わせてメインメモリーテー
ブルアクセス用の読み出し信号を発生し部分波形の読み
出しを行う。比較器より発生される出力制御信号は、時
間５Ｔから６Ｔのタイミングで、サブメモリーテーブル
からメインメモリーテーブルへ、時間（ｎ＋９）Ｔから
（ｎ＋10）Ｔのタイミングでは、メインメモリーテーブ
ルからサブメモリーテーブルへデータセレクタの切り替
えを行えば良い。この実施例において、通常シーケンス
の時間８Ｔから（ｎ＋７）Ｔ期間は、現タイムスロット
６Ｐに情報データが入っており、情報データを送信して
いることになる。

【００３３】図７は、図５の構成図に基づいてハードウ
ェアを構成し、パターン長ｗを５とし、４ビットのダミ
ーデータ列を使用した場合の一実施例を示すタイムシー
ケンス図である。

【００３４】以下に、この実施例において、比較器から
入力制御信号と出力制御信号と読み出し信号の発生タイ
ミングについて具体的に述べる。

【００３５】この実施例では、ダミーデータ列に、ダミ
ーデータ列７ｓ＝｛１，−１｝、ダーミデータ列７ｅ＝
｛−１，１｝を用い、Ｄ（ｋ）（ｋ＝１，・・・，ｎ）
は情報データを表している。また、各１Ｔ，２Ｔ、・・
・，（ｎ＋１０）Ｔは単位時間Ｔごとの時間経過を表
し、Ａ（１），Ａ（２），・・・，Ａ（５）はそれぞれ
パターン内の各タイムスロットを表している。ここで、
現タイムスロット７ＰはＡ（３）である。この実施例で
は、遅延器のシフト数をＫ＝２、シフトレジスタのシフ
ト数をＬ＝７としている。

【００３６】図７のタイムシーケンスを見ると、時間１
Ｔ〜５Ｔと、時間（ｎ＋６）Ｔ〜（ｎ＋10）Ｔは、デー
タ値０を含む予備シーケンスに、また、時間６Ｔ〜（ｎ
＋５）Ｔは、１，−１の２値からなる通常シーケンス
に、それぞれ当てはまるのがわかる。時間２Ｔ〜３Ｔの
間はダミーデータ列７ｓに対応するダミーデータが、時
間（ｎ＋４）Ｔ〜（ｎ＋５）Ｔの間はダミーデータ列７
ｅに対応するダミーデータがダミーデータ発生装置より
発生される。比較器から発生される入力制御信号はパタ
ーン発生装置内のデータセレクタを選択して、この期間
中はシフトレジスタにダミーデータを入力させる。この
実施例では、使用するダミーデータ列を１組に特定して
おり、予備シーケンスにおける時間区間２Ｔ，３Ｔと時
間区間（ｎ＋８）Ｔ，（ｎ＋９）Ｔには、パターン中に
情報データが含まれていないため、比較器はシフトレジ
スタのパラレル出力をデコードしたサブメモリーテーブ
ル制御信号とカウンタの出力を組み合わせて読み出し信
号を発生し、それをアドレスとしてサブメモリーテーブ
ルから部分波形の読み出しを行う。予備シーケンスにお
ける時間区間４Ｔ，５Ｔと時間区間（ｎ＋６）Ｔ，（ｎ
＋７）Ｔにおいては、そのパターン中に情報データが含
まれている事から、読み出す信号波形は、その中に含ま
れる情報データの値に依存する。よって、この期間にお
いて、比較器はシフトレジスタのパラレル出力をデコー
ドしたサブメモリーテーブル制御信号とパターン信号の
一部とカウンタの出力とを組み合わせて読み出し信号を
発生し、それをアドレスとしてサブメモリーテーブルか
ら部分波形の読み出しを行う。また、通常シーケンスに
おいて、比較器はパターン信号とカウンタの出力とをそ
のまま組み合わせてメインメモリーテーブルアクセス用
の読み出し信号を発生し、部分波形の読み出しを行う。
出力制御信号は時間５Ｔから６Ｔのタイミングで、サブ
メモリーテーブルからメインメモリーテーブルへ、時間
（ｎ＋５）Ｔから（ｎ＋６）Ｔのタイミングでは、メイ
ンメモリーテーブルからサブメモリーテーブルへ、デー
タセレクタの切り替えを行えば良い。また、この実施例
において、時間６Ｔから時間（ｎ＋５）Ｔの期間に情報
データを送信していることになる。この実施例の場合、
図６の実施例に比べ制御装置のハードウェアは複雑にな
るが、情報データの送信開始及び送信終了にかかる時間
を２タイムスロット分短縮できる。

【００３７】これらの実施例ではパターン長（ｗ＝５）
が奇数の場合について例にあげたが、パターン長ｗが偶
数の場合も同様に考えられる。

【００３８】図８は、図５の構成図に基づいてハードウ
ェアを構成し、パターン長ｗを４とし、３ビットのダミ
ーデータ列を使用した場合の一実施例を示すタイムシー
ケンス図である。

【００３９】この実施例では、ダミーデータ列に、ダミ
ーデータ列８ｓ＝｛１，−１，１｝、ダーミデータ列８
ｅ＝｛−１，１，−１｝を用い、Ｄ（ｋ）（ｋ＝１，・
・・，ｎ）は情報データを表している。また、各１Ｔ，
２Ｔ、・・・，（ｎ＋１１）Ｔは単位時間Ｔごとの時間
経過を表し、Ａ（１），Ａ（２），・・・，Ａ（４）は
それぞれパターン内の各タイムスロットを表している。
ここで、現タイムスロット８Ｐは、Ａ（２）とＡ（３）
の間にとっており、現タイムスロットに前後するパター
ン内の各データが現タイムスロットに及ぼす影響が均等
になるようにしている。この実施例では、遅延器のシフ
ト数をＫ＝３、シフトレジスタのシフト数をＬ＝７とし
ている。

【００４０】以下に、この実施例において、比較器から
入力制御信号と出力制御信号と読み出し信号の発生タイ
ミングについて具体的に述べる。

【００４１】図８のタイムシーケンスを見ると、時間１
Ｔ〜４Ｔと、時間（ｎ＋８）Ｔ〜（ｎ＋11）Ｔは、デー
タ値０を含む予備シーケンスに、また、時間５Ｔ〜（ｎ
＋７）Ｔは、１，−１の２値からなる通常シーケンスに
それぞれ当てはまるのがわかる。時間２Ｔ〜４Ｔの間は
ダミーデータ列８ｓに対応するダミーデータが、時間
（ｎ＋５）Ｔ〜（ｎ＋７）Ｔの間はダミーデータ列８ｅ
に対応するダミーデータが、ダミーデータ発生装置より
発生される。比較器から発生される入力制御信号はパタ
ーン発生装置内のデータセレクタを選択して、この期間
中はシフトレジスタにダミーデータを入力させる。この
実施例の場合も、使用するダミーデータ列を１組に特定
しており、予備シーケンスの間は、常にパターン中に情
報データは含まれていないためため、いつも決まったパ
ターンによる部分波形の読み出しとなり、図６の実施例
と同様である。また、比較器から発生される出力制御信
号は、時間４Ｔから５Ｔのタイミングで、サブメモリー
テーブルからメインメモリーテーブルへ、時間（ｎ＋
７）Ｔから（ｎ＋８）Ｔのタイミングでメインメモリー
テーブルからサブメモリーテーブルへデータセレクタの
切り替えを行えば良い。また、この実施例において、時
間６Ｔから（ｎ＋６）Ｔの期間に情報データを送信して
いることになる。

【００４２】以上、これらの実施例において、シーケン
サはシフトレジスタを用いて構成しているが、カウンタ
を用いて構成しても同様の効果が得られる。

【００４３】図９は、図１に対して記憶装置を半導体メ
モリーとバッファとＤ／Ａコンバータとフィルタで構成
し、パターン発生装置をシフトレジスタだけで構成し、
制御装置をクロック発生回路とカウンタとシフトレジス
タとアドレスデコーダとコンパレータと情報テーブルと
バッファで構成したときの波形整形装置の一実施例を表
す構成図である。

【００４４】図９について、以下に説明する。制御装置
９Ｃにおいて、クロック発生回路９Ｃｋでは、１タイム
スロット中２ ⁿ個の部分波形のサンプリング間隔ｔを実
現するためのサンプリングクロック（１／ｔ）を発生す
る。このサンプリングクロック（１／ｔ）は、カウンタ
９Ｃｃの動作クロックとなる。カウンタ９Ｃｃはｎビッ
トの出力をもち、その出力のＭＳＢはシステムクロック
（１／Ｔ）となり、入力制御信号９ｉの一部してパター
ン発生装置９Ａに入力される。また、カウンタ９Ｃｃの
ｎビットの出力は現タイムスロット内のサンプリング点
を示し、メモリーテーブルのアドレスを指示するための
読み出し信号９ｒの一部となる。カウンタ９Ｃｃの出力
はコンパレータ９Ｃｈにも入力されている。バッファ９
Ｃｂには、スタート／エンド信号９ｓｅが入力されてい
る。このスタート／エンド信号９ｓｅにおいて、論理
値’０’から論理値’１’への変化がスタート信号の入
力を表し、論理値’１’から論理値’０’への変化がエ
ンド信号の入力を表している。このバッファ９Ｃｂの出
力は、入力制御信号９ｉの一部としてパターン発生装置
９Ａへ入力される。パターン発生装置９Ａで発生された
３値のパターン信号９ｐは、アドレスデコーダ９Ｃａに
入力され、アドレスデコーダ９Ｃａは、この３値パター
ン信号９ｐに基づいて記憶装置内のメモリーテーブルア
クセス用の読み出し信号９ｒの一部を発生する。コンパ
レータ９Ｃｈは、カウンタ９Ｃｃの出力とパターン発生
装置９Ａからのパターン信号９ｐの一部とを情報テーブ
ル９Ｃｔと照らし合わせることにより波形整形装置外部
へのアクナレッジ信号９ａを発生する。

【００４５】パターン発生装置９Ａにおいて、２つのシ
フトレジスタは、入力制御信号９ｉによるシステムクロ
ック（１／Ｔ）に同期してシフトする。シフトレジスタ
９Ａｓ１には情報データ９Ｉが入力されている。また、
シフトレジスタ９Ａｓ２には制御装置内のバッファ９Ｃ
ｂを通して入力制御信号９ｉの一部であるスタート／エ
ンド信号９ｓｅが入力されており、スタート／エンド信
号９ｓｅが印加されてからの単位時間Ｔごとの遷移状態
が保持される。シフトレジスタ９Ａｓ１とシフトレジス
タ９Ａｓ２のパラレル出力は、パターン長ｗに一致する
出力数をもっている。この２つのシフトレジスタのパラ
レル出力は、時系列順にそれぞれ２対づつ組み合わされ
て、２ビットで表される３値のパターン信号９ｐを構成
する。この３値のパターン信号９ｐのそれぞれの２ビッ
トは、シフトレジスタ９Ａｓ２の論理値が’０’のとき
はシフトレジスタ９Ａｓ１の論理値に関わらずデータ値
０をとり、シフトレジスタ９Ａｓ２の論理値が’１’か
つシフトレジスタ９Ａｓ１の論理値が’１’のときはデ
ータ値１を、シフトレジスタ９Ａｓ２の論理値が’１’
かつシフトレジスタ９Ａｓ１の論理値が’０’のときは
データ値−１をとることにする。

【００４６】記憶装置９Ｍにおいて、共有メモリーテー
ブル９Ｍｍは、メインメモリーテーブルとサブメモリー
テーブルを一体としたものである。共有メモリーテーブ
ル９Ｍｍには、３値のパターン信号９ｐに対する、すべ
ての帯域制限後のベースバンド信号の部分波形が保持さ
れている。制御装置９Ｃから発生される読み出し信号９
ｒは、アドレスデコーダ９Ｃａから発生された信号とカ
ウンタの出力を組み合わせて作り出される。共有メモリ
ーテーブル９Ｍｍでは、この読み出し信号９ｒをアドレ
スとして帯域制限後のベースバンド信号の部分波形を読
み出し、読み出された部分波形は、バッファ９Ｍｂでサ
ンプル・アンド・ホールドする事によりバッファ９Ｍｂ
の出力部で順次つなぎ合わされる。つなぎ合わされた信
号波形は、Ｄ／Ａコンバータ９ＭＤを通った後にフィル
タ９Ｍｆによりスムージングされ、帯域制限後のベース
バンド信号波形が生成される。

【００４７】図１０は、図９の構成図に基づいてハード
ウェアを構成し、パターン長ｗを５とし、ダミーデータ
列を使用しない場合の一実施例を示すタイムシーケンス
図である。

【００４８】以下に、この実施例について具体的に述べ
る。Ｄ（ｋ）（ｋ＝１，・・・，ｎ）は情報データを表
している。各１Ｔ，２Ｔ、・・・，（ｎ＋６）Ｔは、単
位時間Ｔごとの時間経過を表し、Ａ（１），Ａ（２），
・・・，Ａ（５）は、それぞれパターン内の各タイムス
ロットを表している。ここで、現タイムスロット１０Ｐ
は、Ａ（３）である。図１０のタイムシーケンスを見る
と、時間１Ｔ〜５Ｔと、時間（ｎ＋２）Ｔ〜（ｎ＋６）
Ｔは、データ値０を含む予備シーケンスに、また、時間
６Ｔ〜（ｎ＋１）Ｔは、１，−１の２値からなる通常シ
ーケンスにそれぞれ当てはまるのがわかる。共有メモリ
ーテーブルには、３値パターンにに対するすべての帯域
制限後のベースバンド信号の部分波形が保持されている
ため、それぞれのシーケンスにに関わらずに、制御装置
から発生される読み出し信号をアドレスとして、帯域制
限後のベースバンド信号の部分波形を読み出しを行えば
良い。この実施例において、時間４Ｔから（ｎ＋３）Ｔ
期間は、現タイムスロットに情報データが入っており、
情報データを送信していることになる。この実施例で
は、シフトレジスタ、アドレスデコーダ、メモリー等に
関するハードウェア規模が増大するが、メモリーテーブ
ルを切り替えるための複雑な制御装置を必要とせず、ダ
ミーデータ列を発生させる必要がない。この実施例で
は、ダミーデータを使用しないで最初から情報データを
パターン発生装置内のシフトレジスタに入力する事がで
き、ダミーデータ列の送信にかかる数タイムスロット分
の時間を短縮できる。

【００４９】この図１０の実施例の場合、３値からなる
パターンについて説明したが、３値以上の多値からなる
パターンについても、多値の状態を表現できるだけの段
数のシフトレジスタと、多値からなるパターンを２値の
アドレス信号に変換するアドレスデコーダを用意し、す
べての組み合わせの数だけ帯域制限後ベースバンド信号
の部分波形を計算により求め、共有メモリーテーブルに
書き込んでおけば同様である。

【００５０】これらの実施例において、各送信データを
表現する帯域制限する前のベースバンド信号波形の形状
は矩形波形状だけでなく任意形状で良い。さらに、本発
明は、ベースバンド信号波形整形に限るものではなく、
変調波形整形に利用してもよい。

【００５１】

【発明の効果】以上のように、予備シーケンス時に使用
する半導体メモリーからなるサブメモリーテーブルを別
途用意する事により、周波数有効利用の上で問題となっ
た送信開始時及び送信終了時の帯域拡散を防止する事が
できる。また、本発明はＶＬＳＩ技術に適しているた
め、ハードウェア規模を大きく拡大させる事なく上記の
問題を解消できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す波形整形装置の基本構
成図

【図２】（ａ）はＢＰＳＫ方式における帯域制限前のベ
ースバンド信号波形図（ｂ）はＢＰＳＫ方式における不連続点をなくした帯域
制限後のベースバンド信号波形図

【図３】送信するパケットの構成図

【図４】図１の波形整形装置における記憶装置を半導体
メモリーで構成しパターン発生装置をシフトレジスタで
構成し制御装置をシーケンサで構成した場合の例を示す
構成図

【図５】図４の波形整形装置においてシーケンサをシフ
トレジスタにより構成した場合の例を示す構成図

【図６】パターン長ｗを５とし、４ビットのダミーデー
タ列を使用した場合のタイムシーケンス図

【図７】パターン長ｗを５とし、２ビットのダミーデー
タ列を使用した場合のタイムシーケンス図

【図８】パターン長ｗを４とし、３ビットのダミーデー
タ列を使用した場合のタイムシーケンス図

【図９】図１の波形整形装置における記憶装置を半導体
メモリーで構成しパターン発生装置をシフトレジスタで
構成し制御装置をアドレスデコーダで構成した場合例を
示す構成図

【図１０】パターン長ｗを５とし、ダミーデータ列を利
用しない場合のタイムシーケンス図

【図１１】（ａ）はＢＰＳＫ方式における帯域制限前の
ベースバンド信号波形図（ｂ）はＢＰＳＫ方式における従来の技術を用いた場合
の帯域制限後のベースバンド信号波形図

【符号の説明】

１Ａパターン発生装置１Ｃ制御装置１Ｍｍ主記憶装置１Ｍｓ副記憶装置１Ｉ情報データ１ｄダミーデータ１ｐパターン信号１ｓスタート信号１ｅエンド信号１ｉ入力制御信号１ｏ出力制御信号１ｒ読み出し信号１Ｏ波形整形後の信号波形出力

フロントページの続き (72)発明者甲斐康司大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者山▲さき▼ 秀聡大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】情報データを入力とし、前記情報データと
ダミーデータとからなるパケットを構成し、前記パケッ
トの一部を抜き出してパターンを順次構成し、前記パタ
ーンに基づいて記憶装置から読み出される部分波形を順
次つなぎ合わせて前記パケットに対応する信号波形を生
成し出力する波形整形装置であって、前記記憶装置が副記憶装置と主記憶装置から構成され、
前記情報データの始まりを示す信号をスタート信号と
し、前記情報データの終わりを示す信号をエンド信号と
し、前記部分波形の読み出し開始時及び前記部分波形の
読み出し終了時のあらかじめ決められた期間を予備シー
ケンスとし、前記予備シーケンスの期間を除く前記部分
波形の読み出し期間を通常シーケンスとして、前記副記
憶装置は前記予備シーケンスにおける前記部分波形を保
持し、前記主記憶装置は前記通常シーケンスにおける前
記部分波形を保持するよう構成されるとともに、前記パケットを構成し前記パターンを発生するパターン
発生装置と、前記ダミーデータ、前記パターン発生装置に対する入力
制御信号、前記スタート信号が入力されてから所定の時
間後に前記副記憶装置から前記主記憶装置へ前記部分波
形の読み出しを変更しかつ前記エンド信号が入力されて
から所定の時間後に前記主記憶装置から前記副記憶装置
へ前記部分波形の読み出しを変更するための出力制御信
号、及び前記記憶装置から特定の前記部分波形の読み出
しを指示するための読み出し信号を発生する制御装置と
を具備し、前記パターン発生装置の入力部には前記波形整形装置の
外部から与えられる前記情報データと前記ダミーデータ
と前記入力制御信号が入力され、前記制御装置の入力部
には前記波形整形装置の外部から与えられる前記スター
ト信号と前記波形整形装置の外部から与えられる前記エ
ンド信号と前記パターン発生装置の出力が接続され、前
記主記憶装置と前記副記憶装置のそれぞれの入力部には
前記出力制御信号及び前記読み出し信号が接続され、前
記通常シーケンスにおいては前記主記憶装置から前記信
号波形が出力され、前記予備シーケンスにおいては前記
副記憶装置から前記信号波形が出力されることを特徴と
する波形整形装置。
【請求項２】記憶装置が半導体メモリーで構成され、パ
ターン発生装置がシフトレジスタで構成され、スタート
信号及びエンド信号の印加時点から経過した時間を保持
するシーケンサの出力をもとに前記記憶装置からの部分
波形の読み出し制御を行う制御装置を具備する請求項１
記載の波形整形装置。
【請求項３】シーケンサをシフトレジスタで構成した制
御装置を具備する請求項２記載の波形整形装置。
【請求項４】記憶装置が半導体メモリーで構成され、パ
ターン発生装置により発生された多値のパターンをデコ
ードすることにより前記半導体メモリーに保持された部
分波形を読み出すための２値からなる読み出し信号を発
生する制御装置を具備する請求項１記載の波形整形装
置。