JPH0715624B2 - 文字パタ−ン発生装置 - Google Patents
文字パタ−ン発生装置Info
- Publication number
- JPH0715624B2 JPH0715624B2 JP61052234A JP5223486A JPH0715624B2 JP H0715624 B2 JPH0715624 B2 JP H0715624B2 JP 61052234 A JP61052234 A JP 61052234A JP 5223486 A JP5223486 A JP 5223486A JP H0715624 B2 JPH0715624 B2 JP H0715624B2
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- JP
- Japan
- Prior art keywords
- pattern
- dot
- buffer memory
- character
- dot pattern
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- Controls And Circuits For Display Device (AREA)
- Dot-Matrix Printers And Others (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マトリクスで表現された文字のドットパタ
ーンをパターンバッファメモリに一時格納して、各文字
のドットパターンを発生させる文字パターン発生装置に
関するものである。
ーンをパターンバッファメモリに一時格納して、各文字
のドットパターンを発生させる文字パターン発生装置に
関するものである。
従来、文字パターンとして回転した文字パターンを有し
ない文字表示装置においては、パターンバッファ等に文
字パターンを格納してパターンバッファから読み出す場
合に回転した文字パターンが発生できるように構成され
た装置が提案されている。
ない文字表示装置においては、パターンバッファ等に文
字パターンを格納してパターンバッファから読み出す場
合に回転した文字パターンが発生できるように構成され
た装置が提案されている。
ところが、文字パターンをパターンバッファメモリに格
納する際に、以前の文字パターンを消去しなければ所望
の回転した文字パターンが得られない問題点を有してい
た。すなわち、文字のドットパターンは、横方向はバイ
ト単位で構成されるが、縦方向に関しては、記憶量の削
減によりバイト単位の構成がとれていないため、90°ま
たは270°回転した際、バイト単位で処理が行われてい
るため、以前のパターンバッファに書き込まれたドット
パターンが残ってしまい、所望とするドットパターンの
発生を著しく阻害する等の問題点を有していた。
納する際に、以前の文字パターンを消去しなければ所望
の回転した文字パターンが得られない問題点を有してい
た。すなわち、文字のドットパターンは、横方向はバイ
ト単位で構成されるが、縦方向に関しては、記憶量の削
減によりバイト単位の構成がとれていないため、90°ま
たは270°回転した際、バイト単位で処理が行われてい
るため、以前のパターンバッファに書き込まれたドット
パターンが残ってしまい、所望とするドットパターンの
発生を著しく阻害する等の問題点を有していた。
この発明は、上記の問題点を解消するためになされたも
ので、文字パターンをパターンバッファに格納する際
に、以前に格納されたパターンバッファの文字パターン
を消去動作を行うことなく、継続して文字パターンを格
納できる文字パターン発生装置に関するものである。
ので、文字パターンをパターンバッファに格納する際
に、以前に格納されたパターンバッファの文字パターン
を消去動作を行うことなく、継続して文字パターンを格
納できる文字パターン発生装置に関するものである。
この発明に係る文字パターン発生装置は、パターンバッ
ファメモリにドットパターンをシリアルに書き込ませる
書込み制御手段と、パターンバッファメモリに格納され
たドットパターンをパラレルに読み出す読出し制御手段
と、この読出し制御手段が読み出すドットパターンの所
要ビットをあらかじめ作成されるマスクパターンでマス
クするマスク手段とを設けたものである。
ファメモリにドットパターンをシリアルに書き込ませる
書込み制御手段と、パターンバッファメモリに格納され
たドットパターンをパラレルに読み出す読出し制御手段
と、この読出し制御手段が読み出すドットパターンの所
要ビットをあらかじめ作成されるマスクパターンでマス
クするマスク手段とを設けたものである。
この発明においては、書込み制御手段がドットパターン
をパターンバッファメモリにシリアルに書き込み、パタ
ーンバッファメモリに格納されたドットパターンを読出
し制御手段がパラレルに読み出すと、マスク手段が読み
出したドットパターンに応じてあらかじめ作成されるマ
スクパターンで読み出したドットパターンの所要ビット
をマスクする。
をパターンバッファメモリにシリアルに書き込み、パタ
ーンバッファメモリに格納されたドットパターンを読出
し制御手段がパラレルに読み出すと、マスク手段が読み
出したドットパターンに応じてあらかじめ作成されるマ
スクパターンで読み出したドットパターンの所要ビット
をマスクする。
第１図はこの発明の一実施例を示す文字パターン発生装
置の構成を説明するブロック図であり、１は例えば128
×128×１ビットで構成されたパターンバッファメモリ
で、文字パターンを格納する。２はこの発明の書込み制
御手段となるパラレル・イン・シリアルアウト用のシフ
トレジスタで、入力されるクロック信号PSCLKに同期し
て入力される文字パターンがパターンバッファメモリ１
に書き込まれる。３はこの発明の読出し制御手段となる
シリアル・イン・パラレルアウト用のシフトレジスタ
で、パターンバッファメモリ１に格納されるドットパタ
ーンを入力されるクロック信号SPCLKに同期してパター
ンバッファメモリ１に書き込まれたドットパターンを読
み出す。４はこの発明のマスク手段を兼ねるマスク制御
回路で、パターンバッファメモリ１から読み出したドッ
トパターンと特定のビットパターンとのアンドをとるた
めの特定のビットパターンを設定する。５はアンドゲー
トで、マスク制御回路４から出力される特定のビットパ
ターンとシフトレジスタ３に書き込まれたドットパター
ンとのアンドをとる。HADはアドレス信号で、パターン
バッファメモリ１の横方向アドレスを決定する。VADは
アドレス信号で、パターンバッファメモリ１の縦方向ア
ドレスを決定する。
置の構成を説明するブロック図であり、１は例えば128
×128×１ビットで構成されたパターンバッファメモリ
で、文字パターンを格納する。２はこの発明の書込み制
御手段となるパラレル・イン・シリアルアウト用のシフ
トレジスタで、入力されるクロック信号PSCLKに同期し
て入力される文字パターンがパターンバッファメモリ１
に書き込まれる。３はこの発明の読出し制御手段となる
シリアル・イン・パラレルアウト用のシフトレジスタ
で、パターンバッファメモリ１に格納されるドットパタ
ーンを入力されるクロック信号SPCLKに同期してパター
ンバッファメモリ１に書き込まれたドットパターンを読
み出す。４はこの発明のマスク手段を兼ねるマスク制御
回路で、パターンバッファメモリ１から読み出したドッ
トパターンと特定のビットパターンとのアンドをとるた
めの特定のビットパターンを設定する。５はアンドゲー
トで、マスク制御回路４から出力される特定のビットパ
ターンとシフトレジスタ３に書き込まれたドットパター
ンとのアンドをとる。HADはアドレス信号で、パターン
バッファメモリ１の横方向アドレスを決定する。VADは
アドレス信号で、パターンバッファメモリ１の縦方向ア
ドレスを決定する。
次に第２図（ａ）〜（ｅ）を参照しながらこの発明によ
る文字パターン発生動作を説明する。
る文字パターン発生動作を説明する。
第２図（ａ）〜（ｅ）はこの発明による文字パターン発
生動作を説明する模式図であり、同図（ａ）において、
11は例えば数字「７」のドットパターンで、７×８ドッ
トマトリクスで構成される。同図（ｂ）において、12は
ドットパターンで、ドットパターン11をパターンバッフ
ァメモリ11に格納した状態を示してある。同図（ｃ）に
おいて、13は回転ドットパターンで、ドットパターン11
を90°回転させた場合を示してある。同図（ｄ）におい
て、14はドットパターンで、ドットパターン11をパター
ンバッファメモリ１に展開した後に発生させたドットパ
ターンである。15はマスクパターンで、マスク制御回路
４が発生させるドットパターン14とのアンドがとられる
特定パターンである。
生動作を説明する模式図であり、同図（ａ）において、
11は例えば数字「７」のドットパターンで、７×８ドッ
トマトリクスで構成される。同図（ｂ）において、12は
ドットパターンで、ドットパターン11をパターンバッフ
ァメモリ11に格納した状態を示してある。同図（ｃ）に
おいて、13は回転ドットパターンで、ドットパターン11
を90°回転させた場合を示してある。同図（ｄ）におい
て、14はドットパターンで、ドットパターン11をパター
ンバッファメモリ１に展開した後に発生させたドットパ
ターンである。15はマスクパターンで、マスク制御回路
４が発生させるドットパターン14とのアンドがとられる
特定パターンである。
まず、第２図（ａ）に示すドットパターン11のパターン
バッファメモリ１への格納動作について説明する。
バッファメモリ１への格納動作について説明する。
第２図（ａ）に示されるドットパターン11の１列のドッ
トパターンをシフトレジスタ２にセットする。次にパタ
ーンバッファメモリ１の横方向のアドレス信号HAD
（「１」）および縦方向のアドレス信号VAD（「１」）
をセットする。この状態で、クロック信号PSCLKを入力
すると、パターンバッファメモリ１には１列１行のドッ
トパターンが書き込まれる。次に横方向のアドレス信号
HADを「１」増加して、「２」とする。ここで、クロッ
ク信号PSCLKを入力すると、パターンバッファメモリ１
には１列２行のドットパターンが書き込まれる。この動
作を縦方向のアドレス信号VADの値が「７」になるま
で、横方向のアドレス信号HADの値が「８」になるまで
行うと、第２図（ｂ）に示すようにパターンバッファメ
モリ１に第２図（ａ）に示すドットパターン11が書き込
まれる。このとき、パターンバッファメモリ１には第２
図（ｂ）に示すされるように、縦方向の8,9列目に以前
格納されたドットパターンが残存されている。
トパターンをシフトレジスタ２にセットする。次にパタ
ーンバッファメモリ１の横方向のアドレス信号HAD
（「１」）および縦方向のアドレス信号VAD（「１」）
をセットする。この状態で、クロック信号PSCLKを入力
すると、パターンバッファメモリ１には１列１行のドッ
トパターンが書き込まれる。次に横方向のアドレス信号
HADを「１」増加して、「２」とする。ここで、クロッ
ク信号PSCLKを入力すると、パターンバッファメモリ１
には１列２行のドットパターンが書き込まれる。この動
作を縦方向のアドレス信号VADの値が「７」になるま
で、横方向のアドレス信号HADの値が「８」になるまで
行うと、第２図（ｂ）に示すようにパターンバッファメ
モリ１に第２図（ａ）に示すドットパターン11が書き込
まれる。このとき、パターンバッファメモリ１には第２
図（ｂ）に示すされるように、縦方向の8,9列目に以前
格納されたドットパターンが残存されている。
次に第２図（ｃ）に示すドットパターン13の発生動作に
ついて説明する。なお、パターンバッファメモリ１には
第２図（ｂ）に示されるドットパターン12が既に格納さ
れている。
ついて説明する。なお、パターンバッファメモリ１には
第２図（ｂ）に示されるドットパターン12が既に格納さ
れている。
パターンバッファメモリ１の横方向のアドレス信号HAD
（第２図（ｂ）の場合は「８」）をセットし、縦方向の
アドレス信号VAD（第２図（ｂ）の場合は「８」）にセ
ットする。ここで、クロック信号SPCLKを入力すると、
シフトレジスタ３には第２図（ｂ）に示す８列８行のド
ットが書き込まれ、順次縦方向のアドレス信号VADを
「１」ずつ減少させるとともに、クロック信号SPCLKを
入力すると、第２図（ｄ）に示す第１列目のドットパタ
ーンが書き込まれる。ところが、第１列目の８行目には
以前に書き込まれたドットが残存している。このため、
マスク制御回路４が第２図（ｅ）に示されるマスクパタ
ーン15の第１列目のマスクパターンを発生させ、アンド
ゲート５により両者のパターンのアンドをとり、第２図
（ｃ）に示すドットパターン13の第１列目のドットパタ
ーンを発生させる。この操作を順次、横方向のアドレス
信号HADが「１」になるまで各ドットパターンとマスク
制御回路４が発生させる第２図（ｅ）に示す第２列目か
ら第８列目までのマスクパターン15とのアンドをとるこ
とにより、第２図（ｃ）に示すドットパターン13を発生
させることができる。なお、この実施例ではドットパタ
ーン11を90°回転させた場合について説明したが、270
°の回転であっても同様に行える。
（第２図（ｂ）の場合は「８」）をセットし、縦方向の
アドレス信号VAD（第２図（ｂ）の場合は「８」）にセ
ットする。ここで、クロック信号SPCLKを入力すると、
シフトレジスタ３には第２図（ｂ）に示す８列８行のド
ットが書き込まれ、順次縦方向のアドレス信号VADを
「１」ずつ減少させるとともに、クロック信号SPCLKを
入力すると、第２図（ｄ）に示す第１列目のドットパタ
ーンが書き込まれる。ところが、第１列目の８行目には
以前に書き込まれたドットが残存している。このため、
マスク制御回路４が第２図（ｅ）に示されるマスクパタ
ーン15の第１列目のマスクパターンを発生させ、アンド
ゲート５により両者のパターンのアンドをとり、第２図
（ｃ）に示すドットパターン13の第１列目のドットパタ
ーンを発生させる。この操作を順次、横方向のアドレス
信号HADが「１」になるまで各ドットパターンとマスク
制御回路４が発生させる第２図（ｅ）に示す第２列目か
ら第８列目までのマスクパターン15とのアンドをとるこ
とにより、第２図（ｃ）に示すドットパターン13を発生
させることができる。なお、この実施例ではドットパタ
ーン11を90°回転させた場合について説明したが、270
°の回転であっても同様に行える。
また上記実施例ではマスク制御回路４が特定のマスクパ
ターン15をパターンバッファメモリ１から読み出される
ドットパターンとのアンドをとることにより第２図
（ｃ）に示すドットパターン13を発生させる場合につい
て説明したが、パターンバッファメモリ１から読み出し
たドットパターンの回転状態を図示しない制御部（CP
U）が判定して、CPUがマスクパターンを発生させて両者
のアンドをとるように構成してもよい。
ターン15をパターンバッファメモリ１から読み出される
ドットパターンとのアンドをとることにより第２図
（ｃ）に示すドットパターン13を発生させる場合につい
て説明したが、パターンバッファメモリ１から読み出し
たドットパターンの回転状態を図示しない制御部（CP
U）が判定して、CPUがマスクパターンを発生させて両者
のアンドをとるように構成してもよい。
以上説明したように、この発明はパターンバッファメモ
リにドットパターンをシリアルに書き込ませる書込み制
御手段と、パターンバッファメモリに格納されたドット
パターンをパラレルに読み出す読出し制御手段と、この
読出し制御手段が読み出すドットパターンの所要ビット
をあらかじめ作成されるマスクパターンでマスクするマ
スク手段とを設けたので、パターンバッファメモリに各
文字のドットパターンを格納する場合に、以前に格納さ
れた文字パターンを消去することなく格納できるので、
例えば回転させたドットパターンのパターン発生処理速
度を大幅に改善できる優れた利点を有する。
リにドットパターンをシリアルに書き込ませる書込み制
御手段と、パターンバッファメモリに格納されたドット
パターンをパラレルに読み出す読出し制御手段と、この
読出し制御手段が読み出すドットパターンの所要ビット
をあらかじめ作成されるマスクパターンでマスクするマ
スク手段とを設けたので、パターンバッファメモリに各
文字のドットパターンを格納する場合に、以前に格納さ
れた文字パターンを消去することなく格納できるので、
例えば回転させたドットパターンのパターン発生処理速
度を大幅に改善できる優れた利点を有する。
第１図はこの発明の一実施例を示す文字パターン発生装
置の構成を説明するブロック図、第２図（ａ）〜（ｅ）
はこの発明によるパターン発生動作を説明する模式図で
ある。 図中、１はパターンバッファメモリ、2,3はシフトレジ
スタ、４はマスク制御回路、５はアンドゲートである。
置の構成を説明するブロック図、第２図（ａ）〜（ｅ）
はこの発明によるパターン発生動作を説明する模式図で
ある。 図中、１はパターンバッファメモリ、2,3はシフトレジ
スタ、４はマスク制御回路、５はアンドゲートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 優 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 鈴木 保人 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 本田 和幸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 秋元 浩一郎 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (1)
- 【請求項１】文字のドットパターンをパターンバッファ
メモリに一時格納して、各文字のドットパターンを発生
させる文字パターン発生装置において、このパターンバ
ッファメモリに前記ドットパターンをシリアルに書き込
ませる書込み制御手段と、前記パターンバッファメモリ
に格納された前記ドットパターンをパラレルに読み出す
読出し制御手段と、この読出し制御手段が読み出すドッ
トパターンの所要ビットをあらかじめ作成されるマスク
パターンでマスクするマスク手段とを具備したことを特
徴とする文字パターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052234A JPH0715624B2 (ja) | 1986-03-10 | 1986-03-10 | 文字パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052234A JPH0715624B2 (ja) | 1986-03-10 | 1986-03-10 | 文字パタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62209485A JPS62209485A (ja) | 1987-09-14 |
| JPH0715624B2 true JPH0715624B2 (ja) | 1995-02-22 |
Family
ID=12909034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052234A Expired - Fee Related JPH0715624B2 (ja) | 1986-03-10 | 1986-03-10 | 文字パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715624B2 (ja) |
-
1986
- 1986-03-10 JP JP61052234A patent/JPH0715624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62209485A (ja) | 1987-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |