JPH0715896B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0715896B2 JPH0715896B2 JP3170432A JP17043291A JPH0715896B2 JP H0715896 B2 JPH0715896 B2 JP H0715896B2 JP 3170432 A JP3170432 A JP 3170432A JP 17043291 A JP17043291 A JP 17043291A JP H0715896 B2 JPH0715896 B2 JP H0715896B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- surface layer
- semiconductor device
- manufacturing
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/134—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being in grooves in the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
- H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/137—Resists
Landscapes
- Bipolar Transistors (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Junction Field-Effect Transistors (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、必ずしも限定され
ないが、とくに半導体装置内において、pn接合を不活性
化（パッシベート）する方法の如くの半導体装置の製造
方法に関する。
ないが、とくに半導体装置内において、pn接合を不活性
化（パッシベート）する方法の如くの半導体装置の製造
方法に関する。
【０００２】
【従来の技術】英国特許GB-A-1,293,807は半導体装置の
製造方法を記載しており、この方法は、第１及び第２主
表面を有する半導体本体を準備し、第１主表面上に異な
る材料の表面層を設け、表面層上に少なくとも１つの窓
を有するマスク層を画成し、この窓を通じて、前記表面
層及び半導体本体をエッチして、表面層に開口を画成
し、かつこの表面層の下側に位置していた半導体本体に
凹所を画成し、表面層のリム部がこの凹所にオーバーハ
ングする如くし、マスク層を除去し、さらに表面層のリ
ム部を除去する各工程を具えてなっている。
製造方法を記載しており、この方法は、第１及び第２主
表面を有する半導体本体を準備し、第１主表面上に異な
る材料の表面層を設け、表面層上に少なくとも１つの窓
を有するマスク層を画成し、この窓を通じて、前記表面
層及び半導体本体をエッチして、表面層に開口を画成
し、かつこの表面層の下側に位置していた半導体本体に
凹所を画成し、表面層のリム部がこの凹所にオーバーハ
ングする如くし、マスク層を除去し、さらに表面層のリ
ム部を除去する各工程を具えてなっている。
【０００３】この英国特許GB-A-1,293,807に記載された
ように、表面層は半導体本体内に形成される装置領域上
に設けた酸化層であり、前記の凹所は、この装置領域を
画成する溝を形成するためエッチング（蝕刻）され、半
導体装置のpn接合が、この溝で終端する如くする。溝の
表面は電気泳動法（electrophoresis ）で、析出させた
ガラス層で不活性化（passivate ）する。
ように、表面層は半導体本体内に形成される装置領域上
に設けた酸化層であり、前記の凹所は、この装置領域を
画成する溝を形成するためエッチング（蝕刻）され、半
導体装置のpn接合が、この溝で終端する如くする。溝の
表面は電気泳動法（electrophoresis ）で、析出させた
ガラス層で不活性化（passivate ）する。
【０００４】溝のエッチングに際し、溝にオーバーハン
グ（突出する）酸化層のリム部が残る。一般にこのよう
なリップまたはリム部が存在すると、次の段階で設ける
層の被覆性が損なわれ、場合によってはこの被覆が破損
することもあるので、通常かかるリップまたはリム部は
次の層を設ける前に取除くことが望ましい。
グ（突出する）酸化層のリム部が残る。一般にこのよう
なリップまたはリム部が存在すると、次の段階で設ける
層の被覆性が損なわれ、場合によってはこの被覆が破損
することもあるので、通常かかるリップまたはリム部は
次の層を設ける前に取除くことが望ましい。
【０００５】英国特許GB-A-1,293,807に記載された例で
は、半導体本体またはウエハを、例えば脱イオン化した
水またはアルコールの如き不活性流体内に置き、ウエハ
に超音波振動を加えて酸化リップを除去するか、あるい
は表面を軽くブラッシングすることでリップ部を手動的
に除去する。この第１の方法は、半導体装置の一般の製
造工程の一部でない他の処理をウエハに加えるものであ
り、第２の方法は施工者の伎倆と器用さに大幅に依存す
る。
は、半導体本体またはウエハを、例えば脱イオン化した
水またはアルコールの如き不活性流体内に置き、ウエハ
に超音波振動を加えて酸化リップを除去するか、あるい
は表面を軽くブラッシングすることでリップ部を手動的
に除去する。この第１の方法は、半導体装置の一般の製
造工程の一部でない他の処理をウエハに加えるものであ
り、第２の方法は施工者の伎倆と器用さに大幅に依存す
る。
【０００６】
【発明の目的】本発明は、半導体装置の製造にあたり、
取扱い者の器用さあるいは伎倆に関係なく、例えば超音
波処理の如くの付加的な特殊処理を必要とせずに、前述
の凹所にオーバーハングしているリム部を除去しうる方
法を提供することをその目的とする。
取扱い者の器用さあるいは伎倆に関係なく、例えば超音
波処理の如くの付加的な特殊処理を必要とせずに、前述
の凹所にオーバーハングしているリム部を除去しうる方
法を提供することをその目的とする。
【０００７】
【目的を達成するための発明の構成】本発明では、第１
及び第２主表面を有する半導体本体を準備し、第１主表
面上に異なる材料の表面層を設け、表面層上に少なくと
も１つの窓を有するマスク層を画成し、この窓を通じ
て、前記表面層及び半導体本体をエッチして、表面層に
開口を画成し、かつこの表面層の下側に位置していた半
導体本体に凹所を画成し、表面層のリム部がこの凹所に
オーバーハングする如くし、マスク層を除去し、さらに
表面層のリム部を除去する各工程を具えてなる半導体装
置の製造方法において、硬化に際して体積が変化する硬
化可能な流動性材料を前記表面層上並びに凹所内に流し
込み、前記リム部がこの流動性材料によって浸漬される
如くする工程と、該流動性材料を硬化させ、これによっ
てその体積を変化させ、リム部に力が加わるようにし、
リム部が表面層の残部より破断される如くする工程と、
次で硬化した流動性材料と共に表面層のリム部を除去す
る工程とを具えてなることを特徴とする。
及び第２主表面を有する半導体本体を準備し、第１主表
面上に異なる材料の表面層を設け、表面層上に少なくと
も１つの窓を有するマスク層を画成し、この窓を通じ
て、前記表面層及び半導体本体をエッチして、表面層に
開口を画成し、かつこの表面層の下側に位置していた半
導体本体に凹所を画成し、表面層のリム部がこの凹所に
オーバーハングする如くし、マスク層を除去し、さらに
表面層のリム部を除去する各工程を具えてなる半導体装
置の製造方法において、硬化に際して体積が変化する硬
化可能な流動性材料を前記表面層上並びに凹所内に流し
込み、前記リム部がこの流動性材料によって浸漬される
如くする工程と、該流動性材料を硬化させ、これによっ
てその体積を変化させ、リム部に力が加わるようにし、
リム部が表面層の残部より破断される如くする工程と、
次で硬化した流動性材料と共に表面層のリム部を除去す
る工程とを具えてなることを特徴とする。
【０００８】以上の如く、本発明方法においては、第１
主表面上に設けた硬化可能な流動性材料を単に硬化させ
て、リム部に力を加え、これによりリム部が残りの表面
層部分より破断される如くし、次で硬化した流動性材料
と共にリム部を除去する。この流動性材料は半導体装置
の製造処理において、一般に簡単に手に入る材料とする
ので、本発明方法によるときは、上述の如き既知の方法
に比し遥かに経費が安くて済む。一般に例えば、ウエイ
コート（Waycoat …商品名）■450' Cpネガティブ レ
ジストのような普通のレジスト材料は、一般の半導体の
処理工程で利用しうる加熱工程で硬化するので、上述の
流動性材料として用いうる。ある場合によっては、硬化
した流動性材料を後に第２主表面に関する処理の際保護
マスクとして使用することができる。流動性材料をレジ
ストとするときは、例えばキシレン（Xylene）のような
湿潤剤で表面層をリンス（洗浄）することができる。
主表面上に設けた硬化可能な流動性材料を単に硬化させ
て、リム部に力を加え、これによりリム部が残りの表面
層部分より破断される如くし、次で硬化した流動性材料
と共にリム部を除去する。この流動性材料は半導体装置
の製造処理において、一般に簡単に手に入る材料とする
ので、本発明方法によるときは、上述の如き既知の方法
に比し遥かに経費が安くて済む。一般に例えば、ウエイ
コート（Waycoat …商品名）■450' Cpネガティブ レ
ジストのような普通のレジスト材料は、一般の半導体の
処理工程で利用しうる加熱工程で硬化するので、上述の
流動性材料として用いうる。ある場合によっては、硬化
した流動性材料を後に第２主表面に関する処理の際保護
マスクとして使用することができる。流動性材料をレジ
ストとするときは、例えばキシレン（Xylene）のような
湿潤剤で表面層をリンス（洗浄）することができる。
【０００９】一般に表面層は酸化層のような絶縁層と
し、リム部を除去した後は、凹所の表面を覆うさらに他
の層を設ける。ここに云うさらに他の層は、凹所が半導
体本体の装置領域を囲んで区画している溝の形態をして
いるとき、そのpn接合の電界を緩和する不活性層とし、
このpn接合は、例えば、バイポーラ トランジスタのベ
ース コレクタ領域間の接合で、前記溝に終端する。
し、リム部を除去した後は、凹所の表面を覆うさらに他
の層を設ける。ここに云うさらに他の層は、凹所が半導
体本体の装置領域を囲んで区画している溝の形態をして
いるとき、そのpn接合の電界を緩和する不活性層とし、
このpn接合は、例えば、バイポーラ トランジスタのベ
ース コレクタ領域間の接合で、前記溝に終端する。
【００１０】
【実施例】以下図面により本発明を説明する。添付図面
は、発明の構成を示すのが目的であり、正確な縮尺で示
されているものではない。とくに層厚及び領域の寸法は
誇張して大きく示してあり、他の寸法はこれに比して小
さくしてある。また各図において同じ部分には同じ参照
番号を付して示してある。
は、発明の構成を示すのが目的であり、正確な縮尺で示
されているものではない。とくに層厚及び領域の寸法は
誇張して大きく示してあり、他の寸法はこれに比して小
さくしてある。また各図において同じ部分には同じ参照
番号を付して示してある。
【００１１】図中、とくに図１ないし図８は、半導体装
置100 の製造方法を示すものである。本方法は、第１及
び第２主表面２及び３を有する半導体本体１を準備し、
第１主表面２上に異なる材料の表面層10を設け、表面層
10上に少なくとも１つの窓12を有するマスク層11を画成
し、窓12を介して表面層10及び半導体本体１をエッチし
て、表面層10内の開口13と、表面層10の下側に延びて位
置している半導体本体１内に凹所14を画成し、これによ
って凹所14の上側にオーバーハング（つきでている）し
ている表面層10のリム部10a が形成されるようにし、マ
スク層11の除去及び表面層10のリム部10a の除去を行う
各工程を具えてなる。
置100 の製造方法を示すものである。本方法は、第１及
び第２主表面２及び３を有する半導体本体１を準備し、
第１主表面２上に異なる材料の表面層10を設け、表面層
10上に少なくとも１つの窓12を有するマスク層11を画成
し、窓12を介して表面層10及び半導体本体１をエッチし
て、表面層10内の開口13と、表面層10の下側に延びて位
置している半導体本体１内に凹所14を画成し、これによ
って凹所14の上側にオーバーハング（つきでている）し
ている表面層10のリム部10a が形成されるようにし、マ
スク層11の除去及び表面層10のリム部10a の除去を行う
各工程を具えてなる。
【００１２】本発明においては、表面層10のリム部10a
の除去は次の如くして行う。すなわち、硬化（セット）
に際して体積を変化する硬化可能な流動性材料15を表面
層10の上側並びに凹所14内に流し込み、これによってリ
ム部10a が流動性材料15によって浸漬されるようにし、
次で流動性材料15を硬化させて体積変化を生じさせ、リ
ム部10a が表面層10の残部10b より破断される如くし、
その後硬化した流動性材料150 を表面層10のリム部10a
と共に除去する。
の除去は次の如くして行う。すなわち、硬化（セット）
に際して体積を変化する硬化可能な流動性材料15を表面
層10の上側並びに凹所14内に流し込み、これによってリ
ム部10a が流動性材料15によって浸漬されるようにし、
次で流動性材料15を硬化させて体積変化を生じさせ、リ
ム部10a が表面層10の残部10b より破断される如くし、
その後硬化した流動性材料150 を表面層10のリム部10a
と共に除去する。
【００１３】すなわち、リム部10a は、硬化可能な流動
性材料、例えば、半導体の製造分野では極めて容易に利
用可能なレジストを、例えば加熱することによってレジ
ストの体積を変化させて、この部分に力を加えることに
より、残りの部分10b より破断することができる。
性材料、例えば、半導体の製造分野では極めて容易に利
用可能なレジストを、例えば加熱することによってレジ
ストの体積を変化させて、この部分に力を加えることに
より、残りの部分10b より破断することができる。
【００１４】本発明の特殊な例として、縦形バイポーラ
トランジスタ、すなわち主電流通路が主表面２及び３
に沿うものでなく、これら主表面間となるバイポーラ
トランジスタの製造方法を図１ないし図８によって説明
する。
トランジスタ、すなわち主電流通路が主表面２及び３
に沿うものでなく、これら主表面間となるバイポーラ
トランジスタの製造方法を図１ないし図８によって説明
する。
【００１５】この実施例では、半導体本体１は、比較的
に低濃度にドープしたｎ形単結晶シリコン基板を有し、
この部分はバイポーラ トランジスタのコレクタ領域４
の第１部分4aを形成する。この基板の第１部分4aは典型
的には、抵抗が100 オームcmであり、厚さは110 μm
（ミクロン）である。コレクタ領域４の第２主表面３に
隣接している部分4bのドーピング濃度は、ｎ導電形不純
物の拡散によって増加し、最終的にコレクタの金属化被
着を行ったときに良好なオーム接触を形成するようにす
る。
に低濃度にドープしたｎ形単結晶シリコン基板を有し、
この部分はバイポーラ トランジスタのコレクタ領域４
の第１部分4aを形成する。この基板の第１部分4aは典型
的には、抵抗が100 オームcmであり、厚さは110 μm
（ミクロン）である。コレクタ領域４の第２主表面３に
隣接している部分4bのドーピング濃度は、ｎ導電形不純
物の拡散によって増加し、最終的にコレクタの金属化被
着を行ったときに良好なオーム接触を形成するようにす
る。
【００１６】このコレクタ領域４とは反対の導電形の、
すなわち本例の場合ｐ導電形のベース領域５を、ｐ導電
形の不純物、例えば硼素（ボロン）を拡散等によって第
１主表面２に導入して形成する。本例では、硼素を第１
主表面２の全表面領域に導入する。しかし、このベース
領域５はプレーナー（平面）領域として形成することも
できる。その場合には、第１主表面２にｐ導電形不純物
の導入前に、２酸化シリコンの層を熱生長させ、通常の
ホトリトグラフィク及びエッチング（蝕刻）技術によっ
て酸化層内に窓を開口させ、硼素導入のマスクとする。
このベース領域５は典型的に25μm の深さまたは厚さを
有し、表面のドープ濃度は１×1018アトムcm-2とする。
すなわち本例の場合ｐ導電形のベース領域５を、ｐ導電
形の不純物、例えば硼素（ボロン）を拡散等によって第
１主表面２に導入して形成する。本例では、硼素を第１
主表面２の全表面領域に導入する。しかし、このベース
領域５はプレーナー（平面）領域として形成することも
できる。その場合には、第１主表面２にｐ導電形不純物
の導入前に、２酸化シリコンの層を熱生長させ、通常の
ホトリトグラフィク及びエッチング（蝕刻）技術によっ
て酸化層内に窓を開口させ、硼素導入のマスクとする。
このベース領域５は典型的に25μm の深さまたは厚さを
有し、表面のドープ濃度は１×1018アトムcm-2とする。
【００１７】次で第１主表面２上に熱酸化物を生長さ
せ、窓を形成してバイポーラ トランジスタのエミッタ
領域６の形成のためｎ導電形不純物、本例では燐を導入
しうるようにする。エミッタ領域は任意の所望の形状と
なしうる。例えば、エミッタフィンガまたはストライプ
パターン（図には２つのフィンガしか示していない
が、これらはさらに多数設けうる）、櫛形パターンまた
は格子状のパターン等となしうる。エミッタ領域６は、
例えば深さを８μm とし、表面ドーパント濃度を約５×
1020アトムcm-2とする。
せ、窓を形成してバイポーラ トランジスタのエミッタ
領域６の形成のためｎ導電形不純物、本例では燐を導入
しうるようにする。エミッタ領域は任意の所望の形状と
なしうる。例えば、エミッタフィンガまたはストライプ
パターン（図には２つのフィンガしか示していない
が、これらはさらに多数設けうる）、櫛形パターンまた
は格子状のパターン等となしうる。エミッタ領域６は、
例えば深さを８μm とし、表面ドーパント濃度を約５×
1020アトムcm-2とする。
【００１８】エミッタ領域６の形成のための不純物の導
入は、エミッタ領域６上に酸化シリコン層が生長して熱
酸化物中の窓（ウンドウ）を充填する如くして行う。こ
の場合は、熱生長で形成された酸化物と、エミッタ領域
６の形成のための不純物導入中に形成された再生長酸化
物とが異なる材料の層10を形成するが、この層10は絶縁
層となる。しかし熱生長酸化物を除去しても良く、また
酸化シリコン層を堆積させて補充して、絶縁層10を完全
なものにしても良い。典型的に領域内のこの絶縁層10
は、１〜1.5 μm （ミクロン）とする。
入は、エミッタ領域６上に酸化シリコン層が生長して熱
酸化物中の窓（ウンドウ）を充填する如くして行う。こ
の場合は、熱生長で形成された酸化物と、エミッタ領域
６の形成のための不純物導入中に形成された再生長酸化
物とが異なる材料の層10を形成するが、この層10は絶縁
層となる。しかし熱生長酸化物を除去しても良く、また
酸化シリコン層を堆積させて補充して、絶縁層10を完全
なものにしても良い。典型的に領域内のこの絶縁層10
は、１〜1.5 μm （ミクロン）とする。
【００１９】第２主表面３上の酸化シリコン層７は、以
下に述べる工程中この表面を保護する。
下に述べる工程中この表面を保護する。
【００２０】図１に示す構造を形成した後、一般に感光
性のレジスト層とするマスク層11を絶縁層10の上に設
け、既知の技術でパターンを形成し、図２に示す窓を形
成し、この窓を通じて絶縁層10及び半導体本体１のエッ
チングを行いうるようにする。
性のレジスト層とするマスク層11を絶縁層10の上に設
け、既知の技術でパターンを形成し、図２に示す窓を形
成し、この窓を通じて絶縁層10及び半導体本体１のエッ
チングを行いうるようにする。
【００２１】次で既知の技術によって酸化シリコン絶縁
層10をエッチして開口13を画成する。次に窓12と開口13
とを通じて半導体本体１を等方性（isotropically ）に
エッチして凹所14を形成する。次でマスク層11を通常の
技術で除去する。
層10をエッチして開口13を画成する。次に窓12と開口13
とを通じて半導体本体１を等方性（isotropically ）に
エッチして凹所14を形成する。次でマスク層11を通常の
技術で除去する。
【００２２】この例では、凹所14は半導体装置の領域を
画成する活性化した溝を形成する。とくにコレクタ領域
4aとベース領域５との間を区画するpn接合5aに至る半導
体領域の区画用溝を形成する。この溝（凹所14）は、例
えば60〜75μm であるが、その値は、ベース及びコレク
タ領域５及び4aの深さに応じて定まること当然である。
画成する活性化した溝を形成する。とくにコレクタ領域
4aとベース領域５との間を区画するpn接合5aに至る半導
体領域の区画用溝を形成する。この溝（凹所14）は、例
えば60〜75μm であるが、その値は、ベース及びコレク
タ領域５及び4aの深さに応じて定まること当然である。
【００２３】この凹所14の形成のためのエッチヤント
（腐食剤）は、等方性（無方向性）で動作するので、凹
所14は下側及び側方の両方に向かってエッチされ、絶縁
層10のリム部10a の下側の半導体材料も除去する。絶縁
層10は、図３に示すように、アンダカットされ、リム部
10aは凹所14にオーバーハングを形成する。
（腐食剤）は、等方性（無方向性）で動作するので、凹
所14は下側及び側方の両方に向かってエッチされ、絶縁
層10のリム部10a の下側の半導体材料も除去する。絶縁
層10は、図３に示すように、アンダカットされ、リム部
10aは凹所14にオーバーハングを形成する。
【００２４】絶縁層10のオーバーハング リム部10a
は、かく形成された凹所14を含む表面に他の材料層を設
けるのを困難にするので、これを除去する必要がある。
は、かく形成された凹所14を含む表面に他の材料層を設
けるのを困難にするので、これを除去する必要がある。
【００２５】上述の如く、また図４に示す如く、硬化に
際し体積が変化する硬化可能な流動性材料15を表面層10
上並びに凹所14内に流し込み、リム部10a がこの流動性
材料15内に浸漬されるようにする。次で流動性材料15を
硬化させ、リム部10a に力が加わるようにし、この部分
を表面層10の残りの部分10b より破断する。この例では
硬化可能な流動性材料15は、ウエイコート450 cp（Wayc
oat 45CP…商品名）ネガティブ レジストの如くの既知
の材料とする。例えば、第２主表面３より酸化物層７を
除去するような後の工程で、この硬化可能流動性材料15
を保護マスクとして使用する場合には、流動性材料15の
接着性を改良するように半導体本体１に既知の前処理を
加える。すなわち、例えば半導体本体１にベーク（焼
結）−プライム（塗装）−ベータ処理を加え、このプラ
イム工程中、表面層10及び凹所14を、既知のガス化合物
に露呈し、次段階で設ける流動性材料15に対する接着性
を良好にする。次で例えば、キシレン（Xylene）等の、
流動性材料15の被覆性能を改良する湿潤剤でリンスす
る。
際し体積が変化する硬化可能な流動性材料15を表面層10
上並びに凹所14内に流し込み、リム部10a がこの流動性
材料15内に浸漬されるようにする。次で流動性材料15を
硬化させ、リム部10a に力が加わるようにし、この部分
を表面層10の残りの部分10b より破断する。この例では
硬化可能な流動性材料15は、ウエイコート450 cp（Wayc
oat 45CP…商品名）ネガティブ レジストの如くの既知
の材料とする。例えば、第２主表面３より酸化物層７を
除去するような後の工程で、この硬化可能流動性材料15
を保護マスクとして使用する場合には、流動性材料15の
接着性を改良するように半導体本体１に既知の前処理を
加える。すなわち、例えば半導体本体１にベーク（焼
結）−プライム（塗装）−ベータ処理を加え、このプラ
イム工程中、表面層10及び凹所14を、既知のガス化合物
に露呈し、次段階で設ける流動性材料15に対する接着性
を良好にする。次で例えば、キシレン（Xylene）等の、
流動性材料15の被覆性能を改良する湿潤剤でリンスす
る。
【００２６】最終回転速度約1.5 〜2.0 k rpm （1000回
転／分）になるように３秒間で表面層10上になる可く多
量のレジストを回転させ、絶縁層となるこの層10上のレ
ジストの厚さが典型的に約2.0 μm となるようにすると
好都合である。かくすることにより絶縁層10のオーバー
ハング（突出）したリム部10a はレジストの材料15内に
浸漬される。
転／分）になるように３秒間で表面層10上になる可く多
量のレジストを回転させ、絶縁層となるこの層10上のレ
ジストの厚さが典型的に約2.0 μm となるようにすると
好都合である。かくすることにより絶縁層10のオーバー
ハング（突出）したリム部10a はレジストの材料15内に
浸漬される。
【００２７】次でレジスト層15に加熱あるいはベーキン
グ処理を加える。本例の場合、第1 に赤外線加熱装置に
よって約５分より20分間加熱し、次で通常の炉（オーブ
ン）内で120 ℃に約20分間加熱する。この加熱処理によ
ってレジストは硬化（セット）または焼成（キュア）さ
れ、その間にレジスト層15の体積が変化し、この例の場
合収縮し、オーバーハングしているリム部10a に力を加
え、これを絶縁層10の他の部分10b より破断する。図５
は、レジスト層150 の硬化によってリム部10a に力が加
わり、この部分が曲げられる状態を略図的に示す図であ
る。すなわち、レジスト（ホト レジスト）の如く、半
導体装置の製造部門において極めて広く一般に使用され
ていて容易に利用できる材料を本発明の流動性材料15と
して用いることができる。これによって、難しい技術を
用いたり、容易に入手し難い材料を用いることなく、簡
単かつ安価な方法でリム部10aを除去することができ
る。
グ処理を加える。本例の場合、第1 に赤外線加熱装置に
よって約５分より20分間加熱し、次で通常の炉（オーブ
ン）内で120 ℃に約20分間加熱する。この加熱処理によ
ってレジストは硬化（セット）または焼成（キュア）さ
れ、その間にレジスト層15の体積が変化し、この例の場
合収縮し、オーバーハングしているリム部10a に力を加
え、これを絶縁層10の他の部分10b より破断する。図５
は、レジスト層150 の硬化によってリム部10a に力が加
わり、この部分が曲げられる状態を略図的に示す図であ
る。すなわち、レジスト（ホト レジスト）の如く、半
導体装置の製造部門において極めて広く一般に使用され
ていて容易に利用できる材料を本発明の流動性材料15と
して用いることができる。これによって、難しい技術を
用いたり、容易に入手し難い材料を用いることなく、簡
単かつ安価な方法でリム部10aを除去することができ
る。
【００２８】次で在来の方法で裏面または第２主表面３
より酸化シリコン絶縁層７を除去する。この例では、こ
の除去工程中、硬化した流動性材料150 が表面の絶縁層
10及び凹所14の保護膜として作用する。
より酸化シリコン絶縁層７を除去する。この例では、こ
の除去工程中、硬化した流動性材料150 が表面の絶縁層
10及び凹所14の保護膜として作用する。
【００２９】次で硬化したレジスト材料150 を通常の方
法で除去する。例えば硝酸を噴霧し、その後短時間のプ
ラズマ エッチを行う。絶縁層10の残りの部分10b より
破断されているリム部10a をレジスト材料と共に除去す
ると図６に示す如く、比較的にスムースな表面の構造が
得られ、その上に次の工程層を設けることができる。
法で除去する。例えば硝酸を噴霧し、その後短時間のプ
ラズマ エッチを行う。絶縁層10の残りの部分10b より
破断されているリム部10a をレジスト材料と共に除去す
ると図６に示す如く、比較的にスムースな表面の構造が
得られ、その上に次の工程層を設けることができる。
【００３０】本例では前述の如く、凹所14はベース・コ
レクタpn接合5aに終端する不活性化（活性化を抑制す
る）溝を形成する。従ってこの状態で、凹所14内に不活
性化層８を設けうる。例えばガラス質の不活性化材料の
如くの任意の既知の材料を用いることができる。
レクタpn接合5aに終端する不活性化（活性化を抑制す
る）溝を形成する。従ってこの状態で、凹所14内に不活
性化層８を設けうる。例えばガラス質の不活性化材料の
如くの任意の既知の材料を用いることができる。
【００３１】１例として、英国特許GB-A-1,293,807に記
載された如くのガラス質材料を、第１主表面２の露出半
導体領域、すなわち凹所14の表面に電気泳動法で選択堆
積させて不活性化層８を形成する。
載された如くのガラス質材料を、第１主表面２の露出半
導体領域、すなわち凹所14の表面に電気泳動法で選択堆
積させて不活性化層８を形成する。
【００３２】図７に示すように、ガラス材料を焼成して
不活性化層８を形成した後、既知の技術により、エミッ
タ及びベース接点用窓を形成し、図８に示すように、ベ
ース接点16及びエミッタ接点17と、第２主表面上のコレ
クタ接点18を析出金属化によって形成し、垂直バイポー
ラ トランジスタを形成する。
不活性化層８を形成した後、既知の技術により、エミッ
タ及びベース接点用窓を形成し、図８に示すように、ベ
ース接点16及びエミッタ接点17と、第２主表面上のコレ
クタ接点18を析出金属化によって形成し、垂直バイポー
ラ トランジスタを形成する。
【００３３】例えば電気泳動法（electrophoresis ）で
選択堆積工程を行い、不活性化層８を設ける場合で、図
７に示すように所望の箇所のみに堆積を設ける場合に
は、この不活性化層８は、次の金属化工程における接触
窓の画成に少なくともその一部を使用することができ、
金属化工程を不活性化層８の縁部まで設けることができ
る。このことは半導体装置が、例えばエピタキシアル
ダイオードであり、溝又は凹所14で境界されている第１
主表面上に連続した金属化接点を設けるを要する場合に
はとくに有利である。接点用ウインドウ マスクの少な
くとも一部の画成に不活性化層８を使用するときは、整
合偏差を減ずることができ、これはより大きなパッキン
グ密度（搭載密度）を可能とし、従って一定の大きさの
ウエハによってより多数の装置を製造することが可能と
なる。
選択堆積工程を行い、不活性化層８を設ける場合で、図
７に示すように所望の箇所のみに堆積を設ける場合に
は、この不活性化層８は、次の金属化工程における接触
窓の画成に少なくともその一部を使用することができ、
金属化工程を不活性化層８の縁部まで設けることができ
る。このことは半導体装置が、例えばエピタキシアル
ダイオードであり、溝又は凹所14で境界されている第１
主表面上に連続した金属化接点を設けるを要する場合に
はとくに有利である。接点用ウインドウ マスクの少な
くとも一部の画成に不活性化層８を使用するときは、整
合偏差を減ずることができ、これはより大きなパッキン
グ密度（搭載密度）を可能とし、従って一定の大きさの
ウエハによってより多数の装置を製造することが可能と
なる。
【００３４】本発明の方法は、英国特許GB-A-1,536,545
に記載された如くのサイリスタ、またはトライアックの
如き装置の製造に用いうる。図９は本発明方法によって
製造したサイリスタを示す。
に記載された如くのサイリスタ、またはトライアックの
如き装置の製造に用いうる。図９は本発明方法によって
製造したサイリスタを示す。
【００３５】本サイリスタは、本例ではｎ導電形の如き
１導電形の不純物でドープし、サイリスタのｎ形ベース
を形成する単結晶シリコン基板20より形成した半導体本
体１′を有する。この場合ｐ形の反対導電形の不純物を
半導体本体１′の第２主表面３′より導入し、高濃度ア
ノード領域21を形成し、かつ第１主表面２′に注入し、
プレーナのｐ形ベース領域22を形成する。英国特許GB-A
-1,536,545により既知の方法で、ｎ導電形カソードまた
はエミッタ領域23を形成する。ｐ形ベース領域22とｎ形
ベース領域20により画成されるpn接合22a は壕または溝
14に終端する。上述の英国特許GB-A-1,536,545に発表さ
れている方法で、高濃度ドープ アルミニウム領域25に
よって装置の壕部におけるpn接合絶縁を設けうる。
１導電形の不純物でドープし、サイリスタのｎ形ベース
を形成する単結晶シリコン基板20より形成した半導体本
体１′を有する。この場合ｐ形の反対導電形の不純物を
半導体本体１′の第２主表面３′より導入し、高濃度ア
ノード領域21を形成し、かつ第１主表面２′に注入し、
プレーナのｐ形ベース領域22を形成する。英国特許GB-A
-1,536,545により既知の方法で、ｎ導電形カソードまた
はエミッタ領域23を形成する。ｐ形ベース領域22とｎ形
ベース領域20により画成されるpn接合22a は壕または溝
14に終端する。上述の英国特許GB-A-1,536,545に発表さ
れている方法で、高濃度ドープ アルミニウム領域25に
よって装置の壕部におけるpn接合絶縁を設けうる。
【００３６】壕または溝14a は不活性化層80で形成され
る。この不活性化層は、図７及び８に示してあるガラス
質の不活性化層と類似のものであり、図２及び３につい
て説明した方法で製造し、溝14a 上にオーバーハングし
ている絶縁層10′のリム部を不活性化層80の堆積前にす
べて除去するようにし、絶縁層10′の残部10′b のみを
残すようにする。カソード、ベース及びアノード接点、
26, 27, 28は通常の方法で設ける。
る。この不活性化層は、図７及び８に示してあるガラス
質の不活性化層と類似のものであり、図２及び３につい
て説明した方法で製造し、溝14a 上にオーバーハングし
ている絶縁層10′のリム部を不活性化層80の堆積前にす
べて除去するようにし、絶縁層10′の残部10′b のみを
残すようにする。カソード、ベース及びアノード接点、
26, 27, 28は通常の方法で設ける。
【００３７】メサ構造を画成し、装置の少なくとも１つ
の動作モードにおいてpn接合が逆バイアスされるように
したような半導体装置にも本発明を用いることができ
る。例えば、半導体装置がエピタキシアル ダイオード
の場合にも本発明方法を適用することができる。
の動作モードにおいてpn接合が逆バイアスされるように
したような半導体装置にも本発明を用いることができ
る。例えば、半導体装置がエピタキシアル ダイオード
の場合にも本発明方法を適用することができる。
【００３８】上述の導電形を反転しうることも当然であ
り、図８のnpn バイポーラ トランジスタに加えて、pn
p バイポーラ トランジスタに用いることもできる。さ
らに本発明方法は、半導体装置がシリコン以外のものか
ら造られる場合、及びヘテロ接合を含む場合、例えばバ
イポーラトランジスタのエミッタ領域がシリコンベース
領域内またはその上のシリコン カーバイトより成る場
合にも適合できる。
り、図８のnpn バイポーラ トランジスタに加えて、pn
p バイポーラ トランジスタに用いることもできる。さ
らに本発明方法は、半導体装置がシリコン以外のものか
ら造られる場合、及びヘテロ接合を含む場合、例えばバ
イポーラトランジスタのエミッタ領域がシリコンベース
領域内またはその上のシリコン カーバイトより成る場
合にも適合できる。
【００３９】上述の説明は、いわゆるメサ構造装置につ
いてであり、壕または溝14a が不活性化溝であるが、溝
を半導体本体内にエッチして形成し、このエッチングを
例えば他の半導体材料層で作り、必ずしも不活性化層で
ない場合にも用いうる。とくに本発明は、絶縁ゲート電
界効果トランジスタ等の装置のVMOSまたはトレンチフェ
ット（Trenchfet ）内の絶縁ゲートの画成に必要な溝の
形成に有利に用いうる。
いてであり、壕または溝14a が不活性化溝であるが、溝
を半導体本体内にエッチして形成し、このエッチングを
例えば他の半導体材料層で作り、必ずしも不活性化層で
ない場合にも用いうる。とくに本発明は、絶縁ゲート電
界効果トランジスタ等の装置のVMOSまたはトレンチフェ
ット（Trenchfet ）内の絶縁ゲートの画成に必要な溝の
形成に有利に用いうる。
【００４０】本発明は上述の他多くの変形が可能であ
る。よって本発明の精神を逸脱しない限り本発明の範囲
に属する。
る。よって本発明の精神を逸脱しない限り本発明の範囲
に属する。
【図１】本発明方法によって例えば垂直バイポーラ ト
ランジスタを製造する場合、装置領域を半導体本体内に
設ける状況を説明する断面図、
ランジスタを製造する場合、装置領域を半導体本体内に
設ける状況を説明する断面図、
【図２】本発明方法の次の工程を示す図１と同様の断面
図、
図、
【図３】図１の半導体本体の図２の次の製造工程を示す
断面図、
断面図、
【図４】さらに次の工程の断面図、
【図５】さらに次の工程の断面図、
【図６】さらに次の工程の断面図、
【図７】さらに次の工程の断面図、
【図８】図１〜図７の工程で製造した垂直バイポーラ
トランジスタの断面図、
トランジスタの断面図、
【図９】本発明方法で製造しうる異なる半導体装置の断
面図である。
面図である。
１ 半導体本体 ２，３ 主表面 ４ コレクタ領域 ５ ベース領域 ６ エミッタ領域 ８，80 不活性化層 10, 10′ 表面層（絶縁層） 10a リム部 10b, 10b′ 表面層の残部 11 マスク層 12 窓 13 開口 14 凹所 15 流動性材料 26, 27, 28 接点
Claims (10)
- 【請求項１】 第１及び第２主表面を有する半導体本体
を準備し、第１主表面上に異なる材料の表面層を設け、
表面層上に少なくとも１つの窓を有するマスク層を画成
し、この窓を通じて、前記表面層及び半導体本体をエッ
チして、表面層に開口を画成し、かつこの表面層の下側
に位置していた半導体本体に凹所を画成し、表面層のリ
ム部がこの凹所にオーバーハングする如くし、マスク層
を除去し、さらに表面層のリム部を除去する各工程を具
えてなる半導体装置の製造方法において、硬化に際して
体積が変化する硬化可能な流動性材料を前記表面層上並
びに凹所内に流し込み、前記リム部がこの流動性材料に
よって浸漬される如くする工程と、該流動性材料を硬化
させ、これによってその体積を変化させ、リム部に力が
加わるようにし、リム部が表面層の残部より破断される
如くする工程と、次で硬化した流動性材料と共に表面層
のリム部を除去する工程とを具えてなることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 硬化可能な流動性材料としてレジスト材
料を使用する請求項１記載の半導体装置の製造方法。 - 【請求項３】 レジスト材料を加熱によって硬化させる
請求項２記載の半導体装置の製造方法。 - 【請求項４】 レジスト材料を表面層上に流し込む前
に、湿潤剤で表面層をリンスする請求項２または３記載
の半導体装置の製造方法。 - 【請求項５】 表面層を絶縁材料の層で形成する請求項
１，２，３または４記載の半導体装置の製造方法。 - 【請求項６】 リム部を除去した後、凹所の表面を覆う
さらに他の層を設ける請求項１ないし５のいずれかに記
載の半導体装置の製造方法。 - 【請求項７】 前記さらに他の層を不活性化層とする請
求項６記載の半導体装置の製造方法。 - 【請求項８】 半導体本体の装置領域を画成する溝とし
て前記凹所を画成する請求項７記載の半導体装置の製造
方法。 - 【請求項９】 半導体本体内に形成されるバイポーラ
トランジスタのベース領域を画成する溝として凹所を画
成する請求項８記載の半導体装置の製造方法。 - 【請求項１０】 請求項１ないし９のいずれかの製造方
法によって製造した半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9013787.8 | 1990-06-20 | ||
| GB9013787A GB2245420A (en) | 1990-06-20 | 1990-06-20 | A method of manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230031A JPH04230031A (ja) | 1992-08-19 |
| JPH0715896B2 true JPH0715896B2 (ja) | 1995-02-22 |
Family
ID=10677940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170432A Expired - Lifetime JPH0715896B2 (ja) | 1990-06-20 | 1991-06-17 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5093283A (ja) |
| EP (1) | EP0463669B1 (ja) |
| JP (1) | JPH0715896B2 (ja) |
| KR (1) | KR920001755A (ja) |
| DE (1) | DE69116938T2 (ja) |
| GB (1) | GB2245420A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539217A (en) * | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
| KR0172237B1 (ko) * | 1995-06-26 | 1999-03-30 | 김주용 | 반도체 소자의 미세패턴 형성방법 |
| US11764110B2 (en) | 2020-04-29 | 2023-09-19 | Semiconductor Components Industries, Llc | Moat coverage with dielectric film for device passivation and singulation |
| US12015079B2 (en) * | 2021-08-30 | 2024-06-18 | Polar Semiconductor, Llc | Transistor with single termination trench having depth more than 10 microns |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3578515A (en) * | 1967-04-05 | 1971-05-11 | Texas Instruments Inc | Process for fabricating planar diodes in semi-insulating substrates |
| US3639186A (en) * | 1969-02-24 | 1972-02-01 | Ibm | Process for the production of finely etched patterns |
| US3808069A (en) * | 1972-03-15 | 1974-04-30 | Bell Telephone Labor Inc | Forming windows in composite dielectric layers |
| DE2724348A1 (de) * | 1976-06-08 | 1977-12-22 | Itt Ind Gmbh Deutsche | Glaspassiviertes halbleiterbauelement und verfahren zur herstellung |
| FR2466859A1 (fr) * | 1979-10-05 | 1981-04-10 | Thomson Csf | Procede de sillonnage et de glassivation par masquage au nitrure de silicium et composants semi-conducteurs obtenus |
| US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
| US4506435A (en) * | 1981-07-27 | 1985-03-26 | International Business Machines Corporation | Method for forming recessed isolated regions |
| US4497684A (en) * | 1983-02-22 | 1985-02-05 | Amdahl Corporation | Lift-off process for depositing metal on a substrate |
| JPS6281727A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | 埋込型素子分離溝の形成方法 |
| JPS6284520A (ja) * | 1985-10-07 | 1987-04-18 | Sharp Corp | 絶縁膜への開孔形成方法 |
| GB2206443A (en) * | 1987-06-08 | 1989-01-05 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| GB2206540B (en) * | 1987-06-30 | 1991-03-27 | British Aerospace | Aperture forming method |
| JPH0279437A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-06-20 GB GB9013787A patent/GB2245420A/en not_active Withdrawn
-
1991
- 1991-05-16 US US07/701,552 patent/US5093283A/en not_active Expired - Fee Related
- 1991-06-13 DE DE69116938T patent/DE69116938T2/de not_active Expired - Fee Related
- 1991-06-13 EP EP91201468A patent/EP0463669B1/en not_active Expired - Lifetime
- 1991-06-17 JP JP3170432A patent/JPH0715896B2/ja not_active Expired - Lifetime
- 1991-06-17 KR KR1019910009946A patent/KR920001755A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| GB9013787D0 (en) | 1990-08-08 |
| US5093283A (en) | 1992-03-03 |
| JPH04230031A (ja) | 1992-08-19 |
| DE69116938D1 (de) | 1996-03-21 |
| KR920001755A (ko) | 1992-01-30 |
| EP0463669A3 (en) | 1992-08-05 |
| DE69116938T2 (de) | 1996-09-19 |
| GB2245420A (en) | 1992-01-02 |
| EP0463669A2 (en) | 1992-01-02 |
| EP0463669B1 (en) | 1996-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2995723B2 (ja) | ウェーハ・ボンディングを利用した縦型電流半導体デバイスおよびその製作方法 | |
| US3717514A (en) | Single crystal silicon contact for integrated circuits and method for making same | |
| JPH08227937A (ja) | 珪素化合物バリア層から軽度にドープされたアイランドに対してオーミック接触を形成する方法及びデバイス | |
| US3772577A (en) | Guard ring mesa construction for low and high voltage npn and pnp transistors and diodes and method of making same | |
| US3913217A (en) | Method of producing a semiconductor device | |
| US4025364A (en) | Process for simultaneously fabricating epitaxial resistors, base resistors, and vertical transistor bases | |
| JPH1140797A (ja) | 半導体装置及びその製造方法 | |
| US3456168A (en) | Structure and method for production of narrow doped region semiconductor devices | |
| JPS6020531A (ja) | 半導体ウエハに絶縁半導体素子を製造する方法 | |
| JPH0715896B2 (ja) | 半導体装置の製造方法 | |
| JPWO2003077306A1 (ja) | 半導体素子及びその製造方法 | |
| US4796069A (en) | Schottky diode having limited area self-aligned guard ring and method for making same | |
| US3969165A (en) | Simplified method of transistor manufacture | |
| IE33405B1 (en) | Semiconductor wafers sub-dividable into pellets and methods of fabricating same | |
| JP2554339B2 (ja) | 半導体装置およびその製造方法 | |
| EP3944740B1 (en) | Method of forming asymmetric thickness oxide trenches | |
| JPH06216140A (ja) | 狭ベース効果を除去するためのトランジスタプロセス | |
| JP2969669B2 (ja) | 半導体装置の製造方法 | |
| JPS63138772A (ja) | シヨツトキバリア形半導体装置およびその製造方法 | |
| RU1018543C (ru) | Способ изготовлени мощных кремниевых @ -р- @ транзисторов | |
| JP3109579B2 (ja) | 半導体装置の製造方法 | |
| JPS6228571B2 (ja) | ||
| JPS6010642A (ja) | 半導体装置の製造方法 | |
| JPH0744183B2 (ja) | 半導体装置の製造方法 | |
| JPS60227417A (ja) | 半導体装置の製造方法 |