JPH0279437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0279437A JPH0279437A JP63230941A JP23094188A JPH0279437A JP H0279437 A JPH0279437 A JP H0279437A JP 63230941 A JP63230941 A JP 63230941A JP 23094188 A JP23094188 A JP 23094188A JP H0279437 A JPH0279437 A JP H0279437A
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- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
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- Junction Field-Effect Transistors (AREA)
- Chemically Coating (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にＧａＡｓ
ＦＥＴ等のゲート電極を形成する方法に関するもので
ある。
ＦＥＴ等のゲート電極を形成する方法に関するもので
ある。
従来、電界効果トランジスタ等のゲート電極は第３図（
ａ）〜（ｄ）に示す製造工程により形成されていた。
ａ）〜（ｄ）に示す製造工程により形成されていた。
図において、１は電界効果トランジスタ等の主面、２は
レジスト、３はリセスエッチング孔、４はゲート電極、
４゛はゲート電極用金属である。
レジスト、３はリセスエッチング孔、４はゲート電極、
４゛はゲート電極用金属である。
次に製造方法について説明する。
まず、電界効果トランジスタ等の主面上１にレジスト２
を塗布し、ホトリソグラフィーによりゲートのバターニ
ングを行う （第３図（ａ））。
を塗布し、ホトリソグラフィーによりゲートのバターニ
ングを行う （第３図（ａ））。
次に、レジスト２をマスクとしてリセスエッチングを施
し、リセスエッチング孔３を形成する（第３図（ｂ））
。
し、リセスエッチング孔３を形成する（第３図（ｂ））
。
次にスパッタリング等の方法により基板全面にゲート電
極金属を蒸着しく第３図（Ｃ））、リフトオフ法により
不要のゲート電極用金属４°及びレジスト２を除去して
本素子を完成する（第３図（ｄ））。
極金属を蒸着しく第３図（Ｃ））、リフトオフ法により
不要のゲート電極用金属４°及びレジスト２を除去して
本素子を完成する（第３図（ｄ））。
一般に高周波電界効果トランジスタの高性能化の為には
ゲート長（Ｌｇ）、ゲート抵抗（Ｒｇ）の低減が求めら
れている。従来の半導体装置の製造方法ではゲート長の
短縮のために、細いゲートパターンを形成し、その後ゲ
ート電極４を形成するようにしているが、一方、この方
法によるとゲート長は短縮することができるがゲート電
極４の断面は第３図（ｄｌに示すような台形状あるいは
極端な場合には三角形状になり、ゲート電極４の断面積
が減少し、ゲート抵抗の増加を招く結果となる。
ゲート長（Ｌｇ）、ゲート抵抗（Ｒｇ）の低減が求めら
れている。従来の半導体装置の製造方法ではゲート長の
短縮のために、細いゲートパターンを形成し、その後ゲ
ート電極４を形成するようにしているが、一方、この方
法によるとゲート長は短縮することができるがゲート電
極４の断面は第３図（ｄｌに示すような台形状あるいは
極端な場合には三角形状になり、ゲート電極４の断面積
が減少し、ゲート抵抗の増加を招く結果となる。
従って、ゲート長の短縮とゲート抵抗の低減を同時に行
うことができないという問題点があった。
うことができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート長が短縮でき、しかもゲート抵抗の増
加も抑制できる半導体装置の製造方法を提供することを
目的とする。
たもので、ゲート長が短縮でき、しかもゲート抵抗の増
加も抑制できる半導体装置の製造方法を提供することを
目的とする。
この発明にかかる半導体装置の製造方法は、従来技術に
よる方法、つまり細いゲートパターンにてゲート電極材
料を蒸着して短いゲート長を有するゲート電極を形成し
た後、ゲート電極を覆うように基板全面にレジストを塗
布して前記ゲート電極部を埋め戻し、続いてレジストの
薄層化を行い、前記ゲート電極の頂部を前記レジスト等
の表面上に露出させ、無電解メッキによりゲート電極の
頂部に導電性金属を被着させ、熱処理によりゲート電極
と一体化させてゲート電極につながる第２の幅広の電極
を形成し、その後、ゲート電極の周囲にリフトオフ法に
よりオーミック電極を形成するようにしたものである。
よる方法、つまり細いゲートパターンにてゲート電極材
料を蒸着して短いゲート長を有するゲート電極を形成し
た後、ゲート電極を覆うように基板全面にレジストを塗
布して前記ゲート電極部を埋め戻し、続いてレジストの
薄層化を行い、前記ゲート電極の頂部を前記レジスト等
の表面上に露出させ、無電解メッキによりゲート電極の
頂部に導電性金属を被着させ、熱処理によりゲート電極
と一体化させてゲート電極につながる第２の幅広の電極
を形成し、その後、ゲート電極の周囲にリフトオフ法に
よりオーミック電極を形成するようにしたものである。
また、この発明に係る半導体装置の製造方法は、単純な
従来技術によりゲート長の短縮したゲート電極を形成し
た後、前記ゲート電極部をレジスト等にて埋め戻し、続
いてレジスト等の薄層化を行い、前記ゲート電極の頂部
を露出させ、さらに基板全面に導電性金属を蒸着等によ
り被着し、その導電性金属をゲート電極上に残すような
レジストパターンで導電性金属をエツチングし、その後
、そのレジストパターンを用いてゲート電極の周囲に自
己整合的にオーミック電極を形成し、最後にゲート電極
部の熱処理により導電性金属をゲート電極と一体化させ
、これをゲート電極につながる第２の幅広の電極とした
ものである。
従来技術によりゲート長の短縮したゲート電極を形成し
た後、前記ゲート電極部をレジスト等にて埋め戻し、続
いてレジスト等の薄層化を行い、前記ゲート電極の頂部
を露出させ、さらに基板全面に導電性金属を蒸着等によ
り被着し、その導電性金属をゲート電極上に残すような
レジストパターンで導電性金属をエツチングし、その後
、そのレジストパターンを用いてゲート電極の周囲に自
己整合的にオーミック電極を形成し、最後にゲート電極
部の熱処理により導電性金属をゲート電極と一体化させ
、これをゲート電極につながる第２の幅広の電極とした
ものである。
この発明における半導体装置の製造方法によれば、ゲー
ト電極は細いゲートパターンにてゲート長（Ｌｇ）を短
縮した、しかも電極の上部に幅広の電極を付けた構造と
なるので、ゲート断面積を増加させることができ、従っ
て、ゲート抵抗の増加を抑制しながらもゲート長（Ｌｇ
）の短縮をすることができる。
ト電極は細いゲートパターンにてゲート長（Ｌｇ）を短
縮した、しかも電極の上部に幅広の電極を付けた構造と
なるので、ゲート断面積を増加させることができ、従っ
て、ゲート抵抗の増加を抑制しながらもゲート長（Ｌｇ
）の短縮をすることができる。
以下、本発明の一実施例を図について説明する。
第１図（ａｌ〜（１）は本発明の第１の実施例による半
導体装置の製造方法を示す工程断面図であり、図におい
て、１は電界効果トランジスタ等の主面、２はレジスト
、３はリセスエッチング孔、４はゲート電極、４゛はゲ
ート電極用金属、６はレジスト、７゛ は導電性金属、
９はオーミック電極、９゜はオーミック電極用金属、１
０はレジストである。
導体装置の製造方法を示す工程断面図であり、図におい
て、１は電界効果トランジスタ等の主面、２はレジスト
、３はリセスエッチング孔、４はゲート電極、４゛はゲ
ート電極用金属、６はレジスト、７゛ は導電性金属、
９はオーミック電極、９゜はオーミック電極用金属、１
０はレジストである。
次に製造方法について説明する。
マス、基板主面１上にレジスト２を蒸着し、ホトリソグ
ラフィーにより細かいゲートパターニングを行う（第１
図（ａ））。
ラフィーにより細かいゲートパターニングを行う（第１
図（ａ））。
次に、レジスト２をマスクとしてゲート電極部にリセス
エッチングを施し、深さが２０００人〜３０００人のリ
セスエッチング孔３を形成する（第１図（ｂ））。
エッチングを施し、深さが２０００人〜３０００人のリ
セスエッチング孔３を形成する（第１図（ｂ））。
そして、基板全面にＡ１等のゲート電極用金属を蒸着あ
るいはスパッタリング等の方法で約５０００人〜１μｍ
形成しく第１図（Ｃｔｌ）、リフトオフ法等により不用
のゲート電極用金属４°、及びレジスト２を除去し、ゲ
ート長（Ｌｇ）が０．５μｍ以下のゲート電極４を形成
する（第１図（ｄ）） （ここまでは従来例と同様の
プロセスである）。
るいはスパッタリング等の方法で約５０００人〜１μｍ
形成しく第１図（Ｃｔｌ）、リフトオフ法等により不用
のゲート電極用金属４°、及びレジスト２を除去し、ゲ
ート長（Ｌｇ）が０．５μｍ以下のゲート電極４を形成
する（第１図（ｄ）） （ここまでは従来例と同様の
プロセスである）。
そして、レジスト６で前記ゲート電８ｉ４部、リセス開
孔部３を埋め戻し、反応性イオンエツチング（以下、Ｒ
ＩＥと称す）等によりレジスト６をエッチバックし、ゲ
ート電極４の頂部がレジスト６の表面に露出するまでレ
ジスト６の薄層化を行い、その後、無電解メッキにより
ゲート電極４の上層部にＡＣＡｕ等の導電性金属７′を
成長させる（第１図（８１）。
孔部３を埋め戻し、反応性イオンエツチング（以下、Ｒ
ＩＥと称す）等によりレジスト６をエッチバックし、ゲ
ート電極４の頂部がレジスト６の表面に露出するまでレ
ジスト６の薄層化を行い、その後、無電解メッキにより
ゲート電極４の上層部にＡＣＡｕ等の導電性金属７′を
成長させる（第１図（８１）。
そしてレジスト６を除去し、ゲート電極部の熱処理を施
し、ゲート電極４と導電性金属７゛を一体化させゲート
電極４上に幅広の第２のｔｉを形成する（第１図（ｆ）
）。
し、ゲート電極４と導電性金属７゛を一体化させゲート
電極４上に幅広の第２のｔｉを形成する（第１図（ｆ）
）。
次に、基板全面にレジスト１０を塗布し、オーミック電
極パターンを形成した後（第１図（幻）、基板全面にオ
ーミック電極用金属を蒸着する（第１図（〜）。
極パターンを形成した後（第１図（幻）、基板全面にオ
ーミック電極用金属を蒸着する（第１図（〜）。
そして、リフトオフ法等により不用のオーミック電極用
金属９°とレジスト１０を除去し、ゲート電極４の周囲
にオーミック電極９を形成する（第１図（１））。
金属９°とレジスト１０を除去し、ゲート電極４の周囲
にオーミック電極９を形成する（第１図（１））。
このような本実施例においては、第１図（ｄ）までの、
即ち、従来例と同様の工程でゲート電極４のゲート長を
短縮することができ、また、その後の工程でゲート電極
４の頂部に第２の電極である導電性金属７゛を設けるよ
うにしたので、ゲートの断面積が増加し、これによりゲ
ート抵抗を低減することができ、電界効果トランジスタ
等において、最小雑音指数の低下及び利得の増加を図る
ことができ、特に高周波領域において高性能な素子を提
供できる。
即ち、従来例と同様の工程でゲート電極４のゲート長を
短縮することができ、また、その後の工程でゲート電極
４の頂部に第２の電極である導電性金属７゛を設けるよ
うにしたので、ゲートの断面積が増加し、これによりゲ
ート抵抗を低減することができ、電界効果トランジスタ
等において、最小雑音指数の低下及び利得の増加を図る
ことができ、特に高周波領域において高性能な素子を提
供できる。
また、第２図（ａ）〜（ト））は本発明の第２の実施例
による半導体装置の製造方法を示す各工程の断面図であ
る。
による半導体装置の製造方法を示す各工程の断面図であ
る。
図において、１は電界効果トランジスタ等の主面、２は
レジスト、３はリセスエッチング孔、４はゲート電極、
４°はゲート電極用金属、５はＳｉＮ系またはＳｉＯ系
のスペーサ、６はレジスト、７．７゛は導電性金属、８
，８゛はレジスト、９はオーミンク電極、９゛はオーミ
ック電極用金属である。
レジスト、３はリセスエッチング孔、４はゲート電極、
４°はゲート電極用金属、５はＳｉＮ系またはＳｉＯ系
のスペーサ、６はレジスト、７．７゛は導電性金属、８
，８゛はレジスト、９はオーミンク電極、９゛はオーミ
ック電極用金属である。
次に製造方法について説明する。
まず、主面１上にＳｉ３Ｎ２あるいはＳ ｉ ｏｘから
なるガラス系の物質をＣＶＤ法等により約１０００人堆
積してスペーサ５とし、その後、このスペーサ５上にレ
ジスト２を蒸着し、ホトリソグラフィーにより細かいゲ
ートパターニングを行う（第２図（ａ））。
なるガラス系の物質をＣＶＤ法等により約１０００人堆
積してスペーサ５とし、その後、このスペーサ５上にレ
ジスト２を蒸着し、ホトリソグラフィーにより細かいゲ
ートパターニングを行う（第２図（ａ））。
次に、レジスト２をマスクとしてゲート電極部にリセス
エッチングを施し、深さが２０００人〜３０００人のリ
セスエッチング孔３を形成する（第２図世））。
エッチングを施し、深さが２０００人〜３０００人のリ
セスエッチング孔３を形成する（第２図世））。
そして、基板全面にＡ１等のゲート電極用金属を蒸着あ
るいはスパッタリング等の方法で約５０００人〜１μｍ
形成しく第２図（Ｃ１）、リフトオフ法等によりゲート
電極用の不用の金属４°、及びレジスト２を除去し、ゲ
ート長（Ｌ ｇ）が０． ５μｍ以下のゲート電極４を
形成する（第２図（ｄ）） 。
るいはスパッタリング等の方法で約５０００人〜１μｍ
形成しく第２図（Ｃ１）、リフトオフ法等によりゲート
電極用の不用の金属４°、及びレジスト２を除去し、ゲ
ート長（Ｌ ｇ）が０． ５μｍ以下のゲート電極４を
形成する（第２図（ｄ）） 。
そして、レジスト６で前記ゲート電極４部、すセス開孔
部３を埋め戻し、ＲＩＥ等によりレジスト６をエッチバ
ックし、ゲート電極４の頂部がレジスト６の表面に露出
するまでレジスト６の薄層化を行う（第２図（ｅ））。
部３を埋め戻し、ＲＩＥ等によりレジスト６をエッチバ
ックし、ゲート電極４の頂部がレジスト６の表面に露出
するまでレジスト６の薄層化を行う（第２図（ｅ））。
次に、基板全面にＡｊ！、Ａｕ等の導電性金属７を蒸着
法等によりその膜厚が例えば１〜２μｍになるように被
着しく第２図（ｆ））、その後、基板全面にレジスト６
より厚くなるようにレジスト８を塗布し、ホトリソグラ
フィーにてゲート電極４の上に導電性金属７を残すため
のレジストパターン８を形成する（第２図（幻）。
法等によりその膜厚が例えば１〜２μｍになるように被
着しく第２図（ｆ））、その後、基板全面にレジスト６
より厚くなるようにレジスト８を塗布し、ホトリソグラ
フィーにてゲート電極４の上に導電性金属７を残すため
のレジストパターン８を形成する（第２図（幻）。
そして、このレジストパターン８をマスクとして導電性
金属７に異方性のドライエツチングを施し、その後、ウ
ェットエツチングでサイドエッチすることにより導電性
金属７の幅（Ｗ）を例えば１〜１．５μｍの所望の長さ
にする（第２図（ｈ））。
金属７に異方性のドライエツチングを施し、その後、ウ
ェットエツチングでサイドエッチすることにより導電性
金属７の幅（Ｗ）を例えば１〜１．５μｍの所望の長さ
にする（第２図（ｈ））。
そして、このレジストパターン８をマスクとしてＲＩＥ
法等によりレジスト６の薄層化、除去を行う、このとき
、レジスト６の薄層化におけるエツチングの終点判定は
、レジスト６と主面１上の間に設けたスペーサ５の表面
とする。また、このスペーサはガラス系のものであるた
め、基板に対して垂直に精度よくエツチングすることが
できる（第２図（１））。
法等によりレジスト６の薄層化、除去を行う、このとき
、レジスト６の薄層化におけるエツチングの終点判定は
、レジスト６と主面１上の間に設けたスペーサ５の表面
とする。また、このスペーサはガラス系のものであるた
め、基板に対して垂直に精度よくエツチングすることが
できる（第２図（１））。
次に、レジストパターン８゛をマスクとしてオーミック
電極用金属を自己整合的に蒸着等の方法により形成する
。この時、ゲート電極４上の導電性金属７゛はサイドエ
ッチされているので、オーミック電極用の金属が導電性
金属７゛に付着するということはない（第２図０１）。
電極用金属を自己整合的に蒸着等の方法により形成する
。この時、ゲート電極４上の導電性金属７゛はサイドエ
ッチされているので、オーミック電極用の金属が導電性
金属７゛に付着するということはない（第２図０１）。
そして、リフトオフ法等により不用のオーミック電極用
の金属９゛を除去し、その後、残存しているレジスト６
及びスペーサ５も除去する。そして最後にゲート電極部
に熱処理を施すことにより、導電性金属７”をゲート電
極４と一体化させる。
の金属９゛を除去し、その後、残存しているレジスト６
及びスペーサ５も除去する。そして最後にゲート電極部
に熱処理を施すことにより、導電性金属７”をゲート電
極４と一体化させる。
以上により、ゲート電極４上に導電性金属７゛からなる
第２の幅広の電極を有するとともに、このゲート電極４
の周囲に精度よく自己整合的に形成したオーミック電極
９を有する半導体装置を完成する（第２図（ｋｌ）。
第２の幅広の電極を有するとともに、このゲート電極４
の周囲に精度よく自己整合的に形成したオーミック電極
９を有する半導体装置を完成する（第２図（ｋｌ）。
このような上記第２の実施例においても上記第１の実施
例と同様に、ゲート電極４のゲート長（Ｌｇ）を短縮す
ることができるとともに、同時に、ゲートの断面積を増
加できるので、ゲート抵抗（Ｒｇ）の低減も図ることが
できる。また、本実施例では、オーミック電極９を自己
整合的に形成したので、ゲート電極４とオーミック電極
９間の距離り、６．及びＬｆｆＤを短縮することができ
、ゲート・ソース間抵抗、及びゲート・ドレイン間抵抗
等の低減を図ることができる。従って、電界効果トラン
ジスタ等において、最小雑音指数が低下し、利得が増加
するようになるので、特に高周波領域において高性能な
素子を提供できる。
例と同様に、ゲート電極４のゲート長（Ｌｇ）を短縮す
ることができるとともに、同時に、ゲートの断面積を増
加できるので、ゲート抵抗（Ｒｇ）の低減も図ることが
できる。また、本実施例では、オーミック電極９を自己
整合的に形成したので、ゲート電極４とオーミック電極
９間の距離り、６．及びＬｆｆＤを短縮することができ
、ゲート・ソース間抵抗、及びゲート・ドレイン間抵抗
等の低減を図ることができる。従って、電界効果トラン
ジスタ等において、最小雑音指数が低下し、利得が増加
するようになるので、特に高周波領域において高性能な
素子を提供できる。
なお、上記第１及び第２の実施例ではゲート電極４．及
び導電性金属７゛の材質はともにＡＩの場合を示したが
、本発明はこれに限らず、ともにＡｕであってもよい、
また、その他の例としてゲート電極４にＡｌ、導電性金
属７゛にＡｕを用いてもよい、但し６．この場合には／
１／ｌとＡｕの合金反応を防止するためにゲート電極４
と導電性金属７゛ との間にはバリアメタルとしてＴｉ
やＭｏ等を設ける必要がある。
び導電性金属７゛の材質はともにＡＩの場合を示したが
、本発明はこれに限らず、ともにＡｕであってもよい、
また、その他の例としてゲート電極４にＡｌ、導電性金
属７゛にＡｕを用いてもよい、但し６．この場合には／
１／ｌとＡｕの合金反応を防止するためにゲート電極４
と導電性金属７゛ との間にはバリアメタルとしてＴｉ
やＭｏ等を設ける必要がある。
以上のように本発明によれば、細いゲートパターンにて
ゲート電極材料を蒸着してゲート長（Ｌｇ）を短縮した
ゲート電極を形成し、ゲート電極部をレジスト等にて埋
め戻し、続いてレジスト等の薄層化を行い、前記ゲート
電極の頂部を前記レジスト等の表面上に露出させて無電
解メッキによりゲート電極の頂部に導電性金属を被着さ
せ、これを熱処理することでゲート電極につながる第２
の幅広の電極を形成し、その後オーミック電極を形成す
るか、または上述のようにゲート電極の頂部をレジスト
等の表面上に露出させた後、上層部に導電性金属を蒸着
等により被着し、その導電性金属の一部を残すようにエ
ツチングして前記ゲート電極につながる第２の幅広の電
極を形成し、その後、導電性金属の一部をエツチングに
て残すのに用いたレジストパターンを用いて自己整合的
にゲート電極の周囲にオーミック電極を形成するように
したので、ゲート長（Ｌｇ）の短縮はもちろん、ゲート
電極の断面積が増加できるので、ゲート抵抗（Ｒｇ）を
低減することもできる。さらにこれらの効果を加えて、
自己整合的にオーミック電極を形成するようにしたので
、ゲート電極とオーミック電極間の距離ＬＳＧ＋ Ｌ
！Ｄを短縮することができ、ゲート・ソース抵抗、ゲー
ト・ドレイン抵抗等の低減を図ることができ、高周波用
電界効果トランジスタ等の最小雑音指数を低下でき、利
得を増加させることができるので、特に高周波領域にお
いて高性能な素子を提供できる効果がある。
ゲート電極材料を蒸着してゲート長（Ｌｇ）を短縮した
ゲート電極を形成し、ゲート電極部をレジスト等にて埋
め戻し、続いてレジスト等の薄層化を行い、前記ゲート
電極の頂部を前記レジスト等の表面上に露出させて無電
解メッキによりゲート電極の頂部に導電性金属を被着さ
せ、これを熱処理することでゲート電極につながる第２
の幅広の電極を形成し、その後オーミック電極を形成す
るか、または上述のようにゲート電極の頂部をレジスト
等の表面上に露出させた後、上層部に導電性金属を蒸着
等により被着し、その導電性金属の一部を残すようにエ
ツチングして前記ゲート電極につながる第２の幅広の電
極を形成し、その後、導電性金属の一部をエツチングに
て残すのに用いたレジストパターンを用いて自己整合的
にゲート電極の周囲にオーミック電極を形成するように
したので、ゲート長（Ｌｇ）の短縮はもちろん、ゲート
電極の断面積が増加できるので、ゲート抵抗（Ｒｇ）を
低減することもできる。さらにこれらの効果を加えて、
自己整合的にオーミック電極を形成するようにしたので
、ゲート電極とオーミック電極間の距離ＬＳＧ＋ Ｌ
！Ｄを短縮することができ、ゲート・ソース抵抗、ゲー
ト・ドレイン抵抗等の低減を図ることができ、高周波用
電界効果トランジスタ等の最小雑音指数を低下でき、利
得を増加させることができるので、特に高周波領域にお
いて高性能な素子を提供できる効果がある。
第１図（ａ）〜（１）は本発明の第１の実施例による半
導体装置の製造方法を示す各工程の断面図、第２図（ａ
）〜（ｋｌは本発明の第２の実施例による半導体装置の
製造方法を示す各工程の断面図、第３図（ａｌ〜（ｄ）
は従来の半導体装置の製造方法を示す各工程の断面図で
ある。 図において、１は電界効果トランジスタ等の主面、２．
６．８，８°、ｌＯはレジスト、３はリセスエッチング
孔、４はゲート電極、４”はゲート電極用金属、５はス
ペーサ、７．７”は導電性金属、９はオーミック電極、
９゛ はオーミック電極用金属である。 なお図中同一符号は同−又は相当部分を示す。
導体装置の製造方法を示す各工程の断面図、第２図（ａ
）〜（ｋｌは本発明の第２の実施例による半導体装置の
製造方法を示す各工程の断面図、第３図（ａｌ〜（ｄ）
は従来の半導体装置の製造方法を示す各工程の断面図で
ある。 図において、１は電界効果トランジスタ等の主面、２．
６．８，８°、ｌＯはレジスト、３はリセスエッチング
孔、４はゲート電極、４”はゲート電極用金属、５はス
ペーサ、７．７”は導電性金属、９はオーミック電極、
９゛ はオーミック電極用金属である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）基板主面のゲート電極形成部にリセス開孔部を形
成し、リフトオフ法により該リセス開孔部にゲート電極
を形成する第１の工程と、 上記基板全面にレジストを塗布して上記ゲート電極形成
部を埋め戻し、続いて該レジストをエッチバックして上
記ゲート電極の頭出しを行う第２の工程と、 無電解メッキにより上記ゲート電極の頂部に導電性金属
を被着し熱処理により上記ゲート電極と一体化させる第
３の工程と、 上記ゲート電極の周囲にリフトオフ法によりオーミック
電極を形成する第４の工程とを含むことを特徴とする半
導体装置の製造方法。 - （２）基板の主面全面にガラス系のスペーサを形成した
後、ゲート電極形成部にリセス開孔部を形成し、リフト
オフ法により上記リセス開孔部にゲート電極を形成する
第１の工程と、 上記基板全面に第１のレジストを塗布して上記リセス開
孔部を埋め戻し、続いて該第１のレジストをエッチバッ
クして上記ゲート電極の頭出しを行う第２の工程と、 上記基板全面に導電性金属を被着する第３の工程と、 上記ゲート電極上部に相当する上記導電性金属上に、上
記エッチバックにより形成した第１のレジストより厚い
膜厚を有する第２のレジストパターンを設ける第４の工
程と、 該第２のレジストパターンをマスクとして上記導電性金
属をエッチングし、さらにサイドエッチを施して該導電
性金属を所望の幅に形成する第５の工程と、 上記第２のレジストをマスクとして、上記第１のレジス
ト及び上記スペーサを除去し、上記第２のレジストパタ
ーンを用いて上記ゲート電極の周辺部にリフトオフ法に
より自己整合的にオーミック電極を形成する第６の工程
と、 熱処理により上記ゲート電極と上記導電性金属とを一体
化させる第７の工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230941A JPH0279437A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
| US07/396,149 US5032541A (en) | 1988-09-14 | 1989-08-21 | Method of producing a semiconductor device including a Schottky gate |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP63230941A JPH0279437A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
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| JPH0279437A true JPH0279437A (ja) | 1990-03-20 |
Family
ID=16915706
Family Applications (1)
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| JP63230941A Pending JPH0279437A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
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- 1988-09-14 JP JP63230941A patent/JPH0279437A/ja active Pending
-
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- 1989-08-21 US US07/396,149 patent/US5032541A/en not_active Expired - Fee Related
- 1989-09-14 FR FR8912051A patent/FR2636471B1/fr not_active Expired - Fee Related
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