JPH07159498A - 構成制御システム、構成制御ユニット、ｆｐｇａを構成する方法、及び接続ライン上に存在するデータを受け取る方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＦＰＧＡデバイスに必要な、全ての素子が適
切に製造されているかどうかを決定するためのデバイス
を試験する能率的な試験手順を提供し、所望の関数を実
行するための、セル間の接続をプログラムし、かつセル
をプログラムする能率的な手順をを提供する。 【構成】 構成を変更可能な論理セルと、構成を変更可
能な接続構造とを有するＦＰＧＡ内にあって、前記構成
を変更可能な論理セルと前記接続構造との構成を制御
し、かつ前記接続構造内の接続ラインの信号の状態を読
み出すための、構成制御システムであって、他の構成制
御ユニット内のメモリ手段と連結された、シフトレジス
タとしてのメモリ手段と、各前記メモリ手段に対応する
接続ラインの信号をロードする手段とを各々備えた複数
の構成制御ユニット（ＣＣＵ）を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路半導体チップ
上に形成されたプログラマブル論理デバイスに関し、特
に、プログラマブルゲートアレイの一部である論理セル
に関する。

【０００２】

【従来の技術】プログラマブルデバイスは、幾つかの異
なったアーキテクチャで今日では利用可能である。初期
のプログラマブルデバイスは、第２の複数のＯＲゲート
にプログラム可能に連結された、複数のＡＮＤゲートを
有する。任意の組合せ論理関数は、積の和として表すこ
とができ、積はＡＮＤアレイ内で生み出され、和はＯＲ
アレイ内で生み出されるので、これらのデバイスは、任
意の組合せ論理関数を生み出すことができる。これらの
２値論理デバイス（ＡＮＤレベルとＯＲレベル）は、プ
ログラムが容易で、かつ出力を生み出すための時間遅れ
を予想することが容易である。しかし、複雑な論理関数
を計算するためのシリコン領域が必要とされる。

【０００３】より最近では、フィールドプログラマブル
ゲートアレイまたはＦＰＧＡと呼ばれるプログラマブル
論理デバイスが開発されてきた。これらのデバイスは、
複雑な論理関数を生み出すべく、プログラマブル接続ラ
インによって、接続されるプログラマブル論理セルのア
レイを有する。ＦＰＧＡデバイスでは、任意のある論理
セルの出力を任意の他の論理セルの出力に供給すること
が可能であり、それによって、多値論理を有する関数を
生み出す鎖（chain）を形成することが可能となるの
で、関数は、２値論理の積の和として計算される必要は
ない。即ち、より狭い基板面積内で複雑な論理を実施す
ることが可能である。

【０００４】今日では、これらフィールドプログラマブ
ル論理デバイスの幾つかのアーキテクチャが利用可能で
ある。種々のデバイスは、単一の論理セルの複雑さが異
なる。ある製造業者は、図１に示されたような、非常に
小型の（細かいアーキテクチャの）論理セルを有するデ
バイスを提供する。他の製造業者は、図２に示されたよ
うな非常に大型で、単一の論理ブロック内のより大きな
関数を取り扱う（粗いアーキテクチャの）論理セルを有
するデバイスを提供する。

【０００５】図１に示されたような小型の論理セルは、
ユーザの論理によって完全に満たすことができる利点を
有し、従ってセル内に未使用の論理資源を残さない。複
数の小型の論理セルから組合せ関数及び順次関数の何れ
をも生み出すことができる。しかし、小型の論理セルに
よって組み立てられた細かいアーキテクチャでは、複雑
な論理関数を生み出すために、多くの論理セルを必要と
する。複数の論理セルを利用しなければならない関数
は、関数を生み出すためのプログラマブル接続ラインを
用いなければならない。信号パスが抵抗性のプログラマ
ブル素子を通るとき、抵抗性及び容量性のプログラマブ
ル接続ラインに関する時間遅れが、順次関数の応答を低
下させる。

【０００６】より大型の（粗い）論理デバイスは、単一
の論理ブロック内に、迅速に、複雑な関数を生み出すこ
とができる。しかし、もし、ユーザが、かなり大型の論
理セルの全体を利用しない関数の集合を指定したなら
ば、論理セルの一部が未使用になる。さらに、かなり大
きな論理セルの幾つかが、組合せ関数を生み出すため、
及び順次関数を生み出すための分離した資源を含む。図
２のセルは、そのようなセルである。

【０００７】図２のセルは、データの入力及び出力のた
めのラインＡからＤと、特定の方法で、データ信号に応
答するセルを構成するためのラインＣ１からＣｎを含
む。これらの構成信号Ｃ１からＣｎは、メモリセルに記
憶されても良く、かつ所望の構成を保つために保持され
ても良い。

【０００８】図１及び図２に示されたようなＦＰＧＡデ
バイスには、全ての素子が適切に製造されているかどう
かを決定するために、デバイスを試験する必要がある。
それらのデバイスは高度に集積化され、多くの繰り返し
構造を有するので、能率的な試験手順を用いることが必
要である。所望の関数を実行するために、セル間の接続
をプログラムし、かつセルをプログラムする能率的な手
順もまた必要である。

【０００９】

【発明が解決しようとする課題】本発明の目的は、ＦＰ
ＧＡデバイスに必要な、全ての素子が適切に製造されて
いるかどうかを決定するためのデバイスを試験する能率
的な試験手順を提供し、所望の関数を実行するための、
セル間の接続をプログラムし、かつセルをプログラムす
る能率的な手順を提供することである。

【００１０】

【課題を解決するための手段】上述の目的は、構成を変
更可能な論理セルと、構成を変更可能な接続構造とを有
するＦＰＧＡ内にあって、前記構成を変更可能な論理セ
ルと前記接続構造との構成を制御し、かつ前記接続構造
内の接続ラインの信号の状態を読み出すための、構成制
御システムであって、他の構成制御ユニット内のメモリ
手段と連結された、シフトレジスタとしてのメモリ手段
（ＩＮＶ１、ＩＮＶ２）と、各前記メモリ手段に対応す
る接続ラインの信号をロードする手段とを各々備えた複
数の構成制御ユニット（ＣＣＵ）を有することを特徴と
する構成制御システムを提供することによって達成され
る。

【００１１】

【作用】本発明は、プログラマブル論理セル及びプログ
ラマブル接続アレイを有するＦＰＧＡデバイス内で使用
される。論理セルが、メモリセルによって制御されたト
ランジスタを用いてプログラムされ、接続構造がアンチ
ヒューズ（antifuses）を用いてプログラムされる、好
適実施例では、本発明の構成制御ユニット（ＣＣＵ）
は、３つの関数を実行することができる。

【００１２】１）接続アンチヒューズの端子にプログラ
ミング電圧を印加すること。 ２）論理セルを構成すること。 ３）接続構造の信号の状態を読み取ること。

【００１３】これらの３つの関数は、ＦＰＧＡの耐用期
間の内の異なるときに実行される。便利な隔離手段が、
競合を起こすことなく、ＣＣＵによって全ての３つの関
数が取り扱われることを可能にする。

【００１４】複数のＣＣＵは、シフトレジスタに接続さ
れている。各ＣＣＵは、水平接続ラインまたは垂直接続
ラインに接続されている。これらの接続ラインの交差部
にはアンチヒューズが存在する。１つの水平ＣＣＵと１
つの垂直ＣＣＵとに論理１をロードすることによって、
２つの接続ラインの交差部のアンチヒューズをアドレス
指定することができる。そして、アンチヒューズをプロ
グラムするために、そのアンチヒューズの２つの端子に
電位差が加えられる。これらの論理１は、アンチヒュー
ズをプログラムするために、複数のＣＣＵ内に存在する
が、これらの同じ複数のＣＣＵによって構成された論理
セルは、全て高インピーダンス出力状態に保持され、接
続されている接続ラインからは隔離されている。接続構
造内のアンチヒューズがプログラムされた後、ＣＣＵ
は、所望の関数をセルに実行させるために、構造情報を
ロードされる。この段階で、接続構造にアンチヒューズ
プログラミング電圧を印加する手段は、接続構造から電
気的に隔離されているので、接続ライン上の信号は、先
行して接続されたアンチヒューズ及び論理セル出力信号
によって決定されたように、論理セル出力によって制御
される。以下に説明されるステップの順序は、構造情報
を保持しているＣＣＵが、論理セルによって接続ライン
上に配置されたデータを受け取り、シフトレジスタを通
してデータをシフトアウトし、かつ構造情報を再びロー
ドされることを可能にする。接続ライン上に存在するデ
ータを破壊することを回避するために、セルの出力を高
インピーダンス状態にすることは、接続データをＣＣＵ
に読み取ることと注意深く調和的に働かされなければな
らない。

【００１５】水平ＣＣＵ及び垂直ＣＣＵをアドレス指定
し、かつ対応する水平ライン及び垂直ラインに電圧を印
加する、２つの論理１は、ＣＣＵのシフトレジスタを通
してシフトされる。プログラミング電圧がデバイスに印
加されたとき、そのプログラミング電圧は、アドレス指
定された端子にあらわれ、かつアドレス指定されたアン
チヒューズをプログラムさせる。

【００１６】アンチヒューズの全てまたは一部がプログ
ラムされた後、論理セルの構造を生み出すべく、構造情
報がＣＣＵ内にシフトされる。これらのＣＣＵは、各接
続ラインの論理状態を受け取るために用いることがで
き、各ＣＣＵは、そのＣＣＵが接続されている接続ライ
ン上に存在する信号を受け取る。そして、受け取られた
データは、最初に構造情報をＣＣＵ内にシフトさせたシ
フトレジスタを通して、シフトアウトされる。接続ライ
ン状態は、アレイを試験するため、または設計をデバッ
クするために用いることができる。

【００１７】

【実施例】図３の論理セルは、７つの主な部分、即ち、
（１）プログラマブル入力インバータステージ３００、
（２）カスケードイン第１組合せステージ３１０、
（３）フィードバック第１組合せステージ３２０、
（４）第２組合せステージ３３０、（５）出力ドライバ
ステージ３４０、（６）選択的グローバルリセット回路
３５０、及び（７）セルの構成を制御するための構成制
御ユニットＣＣＵ１からＣＣＵ７の集合を有する。

【００１８】入力インバータステージ３００は、４つの
入力バッファ３００から３０４を有し、各入力バッファ
は、ユーザによって選択された通りに、反転または非反
転の何れかであってよい。入力毎に任意のインバータを
備えることによって、出力でのインバータを省くことが
でき、即ち組合せ論理資源は、単に信号を反転させる目
的のためにだけ用いられる必要はない。カスケードイン
第１組合せステージ３１０は、３入力ＮＡＮＤゲート３
１１と、２入力ＯＲゲート３１２とを有する。ＯＲゲー
ト３１２は、カスケードイネーブル制御入力３１３と、
隣接するセルからのカスケード入力３１４とを受け取
る。ＯＲゲート３１２は、ＮＡＮＤゲート３１１への入
力を提供する。選択的反転入力バッファ３０１及び３０
２からの出力もまた、ＮＡＮＤゲート３１１への入力と
して提供される。

【００１９】フィードバック第１組合せステージ３２０
もまた、選択的反転入力バッファ３０３及び３０４から
の出力信号を受け取る３入力ＮＡＮＤゲート３２１を有
する。ＮＡＮＤゲート３２１は更に、一方の入力端子に
フィードバック信号３３２を受け取り、他方の入力端子
にフィードバックイネーブル制御入力３２３を受け取る
ＯＲゲート３２２からの入力を受け取る。

【００２０】第２組合せステージ３３０は、カスケード
組合せステージ３１０及び３２０からの出力のＮＡＮＤ
関数またはＮＯＲ関数を提供するようにプログラムされ
ることができる。第２組合せステージ３３０は、ＯＲゲ
ート３２２によってゲート３２１へフィードバックされ
る出力信号３３２を提供し、出力信号３３２は更に、隣
接するセルへのカスコードＩＮ信号となるカスコードＯ
ＵＴ信号として提供され、かつ出力信号３３２が接続構
造上で駆動され、かつ他のセルへの入力として用いられ
る出力ドライバステージ３４０へ提供される。

【００２１】出力ドライバステージ３４０は、図３で接
続ラインＩ１及びＩ２で表されている接続構造上の出力
信号を駆動するのに充分な強さのバッファ３４１を含
む。セル出力から接続ラインまでの接続は、接続ライン
に高インピーダンスを提供する手段３４９を含む。接続
ラインは、バスとして働き、複数の信号源から交互に信
号を受け取り、それは、大型の回路には共通な構造であ
る。ある実施例では、第２手段ＩＳＯＢが接続ラインへ
高インピーダンスを提供する。

【００２２】グローバルリセット回路３５０は、セルが
ラッチまたはフリップフロップとして用いられるとき、
セルをリセットすることを可能にする。回路３５０は、
グローバルリセット信号に応答して、第２組合せステー
ジ３３０の出力３３２を論理低にするための手段を含
む。アレイ内でラッチまたはフリップフロップとして用
いられる回路のみをリセットすることが必要である。即
ち、フィードバックステージ３２０がラッチとして構成
されていて、かつセルがラッチを行い、データを受け取
るモードではない、クロックサイクルの一部のみで、回
路３５０がリセット電圧を提供する。回路３５０は、活
動停止時には最小の静電容量を加え、アレイをリセット
するときには、最小の電力を消費する。

【００２３】構成制御ユニットＣＣＵ１からＣＣＵ７
は、３つの目的のために用いられる。第１の目的は、接
続構造内のアンチヒューズにプログラム電圧を印加する
ことである。第２の目的は、通常の動作の間にセルを構
成する構成情報を記憶することである。第３の目的は、
ユーザが接続ライン上の全ての信号の状態を受け取り、
ユーザが試験できるように、その状態をチップの外にシ
フトすることである。

【００２４】図４に示すように、図３のセルは好ましく
は、複数のＣＣＵを有する９番目のセルＣＥＬＬ９を伴
った、８個のセルＣＥＬＬ１からＣＥＬＬ８のブロック
に分類されている。ブロックの９個のセルは、ユーザに
よって所望された回路設計を実施するべくセルを相互に
接続するためにプログラムされるアンチヒューズ接続構
造（アンチヒューズは黒い点で表されている。）に結合
されている。４個のセルブロックが図４に示されてい
る。典型的な集積回路アレイは、図４に示されたような
セルブロックを１００個から１０００個と、周辺入出力
回路と、クロック発振器と、普通はセルの周辺に沿って
配置されている他の必要最小限の回路とを有する。各セ
ルＣＥＬＬ１からＣＥＬＬ８で実施される論理は、以下
に説明するように、ＣＣＵによって制御される。

【００２５】図５Ｂから図１０に各々示された、図５Ａ
から図９の回路の実施例 図５Ａから図７Ａは、図３の単一のセルで実施可能な関
数を示している。図５Ｂから図７Ｂは、各関数を実施す
るべく図３のセルに加えられる制御構造ビットを示す。
図３のセルを通る信号パスをたどることによって、図３
のセル内で実施された何れの関数も、アンチヒューズま
たは他の接続構造手段を通る信号パスを使用していない
ことが分かる。即ち、セルはこれらの関数の第１の実施
例を提供する。

【００２６】例えば、図５Ａは、２個の入力ＩＮ０及び
ＩＮ１と、選択入力ＳＥＬとを有する２入力マルチプレ
クサを示す。図５Ｂは、この２入力マルチプレクサの実
施例を示す。入力ＩＮ０はラインＡ１に加えられ、入力
ＩＮ１はラインＡ４に加えられる。選択入力ＳＥＬは入
力Ａ２及びＡ３に加えられる。構造制御ユニットＣＣＵ
３を制御するメモリセル内に記憶された論理０は、任意
のインバータ３０１を非反転にする。（構造制御ユニッ
トは、以下により詳しく説明される。）即ち、ＩＮ０の
値は、任意のインバータ３０１によって、ＮＡＮＤゲー
ト３１１のＢ入力に提供される。構造制御ユニットＣＣ
Ｕ４を制御するメモリセル内に記憶された論理１は、任
意のインバータ３０２にラインＡ２上のＳＥＬ選択信号
を反転させ、ＮＡＮＤゲート３１１のＡ入力に反転信号
を加えさせる。任意のインバータ３０３を制御する論理
０は、ＳＥＬ信号をＮＡＮＤゲート３２１のＡ入力に加
えさせる。最後に、インバータ３０４を制御する論理０
の信号は、入力ＩＮ１を反転させずにＮＡＮＤゲート３
２１のＢ入力へ通過させる。

【００２７】ＣＣＵ１、ＣＣＵ２、及びＣＣＵ７によっ
て表される３個の更なるメモリセルが、本発明のセルを
制御する。ＣＣＵ２の論理０は、ＯＲゲート３１２への
入力で反転され、ＯＲゲート３１２が、ライン３１４上
の信号の値にかかわらず、ＮＡＮＤゲート３１１へ論理
高の信号を加えることになる。即ち、ＮＡＮＤゲート３
１１は、図５Ａに示すように、２入力ＮＡＮＤゲートと
論理的に等価な回路として構成される。ＣＣＵ７の論理
０は、ＮＡＮＤゲート３２１への入力で反転され、フィ
ードバックループを禁止状態にし、ＮＡＮＤゲート３２
１は図５Ａに示すような２入力ＮＡＮＤゲートとして動
作する。反転入力を有するＮＡＮＤゲートは、ＯＲゲー
トに等価であるというド・モルガンの定理によれば、Ｎ
ＡＮＤゲート３３０と組み合わせられたＮＡＮＤゲート
３１１及び３２１は、図５Ａに示されたＮＡＮＤゲート
とＯＲゲートとを形成する。即ち、図５Ｂに示すように
構成された図３の回路は、図５Ａのマルチプレクサを実
施する。等価回路は、図５Ｂの回路に対応する符号を付
されて、図５Ｃに示されている。

【００２８】セット／リセットラッチ 図６Ａは、図３のセルを用いて、図６Ｂに示すように実
施できる、セット／リセットラッチである。

【００２９】４入力ＡＮＤゲート 図７Ａ及び図７Ｂは１つの反転入力を伴った４入力ＡＮ
Ｄゲートと、図３のセルを用いたその実施例とを示して
いる。第２の組合せステージ３３０は、ＣＣＵ１からの
論理０によってＮＯＲゲートとして構成されていること
に注目されたい。２個の反転入力（ＮＡＮＤゲート３１
１と３２１との反転出力）によって、第２の組合せステ
ージは、ＡＮＤ関数を提供する。図７Ａの例では、Ａ２
入力が反転されている。従って、ＣＣＵ４の論理１は、
任意のインバータ３０２をインバータとして働かせる。
明らかに、反転入力の任意の組合せが選択可能である。
図７Ｂの回路に対応する符号を付されて、等価回路が図
７Ｃに示されている。

【００３０】カスケード接続された図８Ａ及び図８Ｂの
多入力ＡＮＤ関数の例 図８Ａは、反転入力Ａ２、Ａ３、Ａ６、及びＡ８を伴っ
た８入力ＡＮＤゲートを示す。図８Ｂに示すように、こ
の８入力ＡＮＤゲートは、カスケード接続された、図３
の２個のセルを用いて実施されている。ユーザは、より
多数の入力の関数を形成するために、３個以上の隣接す
るセルをカスケード接続することができる。ラインＡ１
からＡ８が８個の入力を提供し、一方ＡＮＤ関数は、Ｘ
出力として提供される。カスケード入力制御ユニットＣ
ＣＵ２ａの論理０は、セル７ａにライン３１４ａ上の信
号を無視させる。任意のインバータ３０１ａは、ＣＣＵ
３の論理０によって、Ａ１の反転されない信号を提供す
ることになる。任意のインバータ３０２ａは、ＣＣＵ４
ａ内の論理１によって、信号Ａ２を反転することにな
る。ＣＣＵ５ａ、ＣＣＵ４ｂ、及びＣＣＵ６ｂの論理１
もまた、信号Ａ３、Ａ６、及びＡ８を反転させる。フィ
ードバック制御ユニットＣＣＵ７ａは、論理１を提供
し、３２０ａがＱ出力信号３３２ａを無視する。制御ユ
ニットＣＣＵ１ａからの論理０の制御信号は、第２組合
せステージ３３０ａに、ステージ３１０ａと３２０ａと
のＮＯＲ関数を提供させる。即ち、ド・モルガンの定理
によれば、ライン３３２ａ上の出力信号は、Ａ１からＡ
４のＡＮＤ関数である。構成制御ユニットＣＣＵ２ｂ
は、論理１を有し、セル７ａからのカスケード出力信号
３３２ａを、セル７ｂのカスケードユニット３１０ｂへ
の入力Ｂとして提供させる。即ち、カスケードユニット
３１０ｂは、３個の入力Ａ５、Ａ６、及びセル７ａのＡ
ＮＤ出力のＮＡＮＤ関数を提供する。重要なことはセル
７ａのＡＮＤ出力は、何れのプログラマブル接続部をも
通過せずに、カスケードユニット３１０ｂの入力に到達
することである。即ち、このカスケード接続は、接続資
源を節約するばかりでなく、遅れをも減少する。セル７
ｂもまた、ＣＣＵ１ｂとＣＣＵ７ｂとに論理０を有す
る。結果として、セル７ｂの出力Ｂには、８個の入力Ａ
１からＡ８のＡＮＤ関数であり、次式で表される。

【００３１】

【数１】

【００３２】出力ライン３３２ａをカスケードインライ
ン３１４ｂに接続するカスケードパスが、出力バッファ
３４０ａと入力バッファ３００ｂとの遅れを回避する
が、図８ｂで実施されたような多入力ＡＮＤゲートを用
いるシステムの最大速度のためにもかかわらず、入力Ａ
５〜Ａ８に加えられる信号は、出力Ｂ２に到達する前に
２個のセルを通して処理される必要がないために、最小
の遅れを要求する信号を入力Ａ５〜Ａ８に加えることが
望ましい。図８Ｃは、図８Ｂの回路に対応する符号を付
された、等価回路を表している。

【００３３】図９〜図１１のＤフリップフロップの例 図９、図１０、及び図１１は、Ｄフリップフロップと、
図３のセルを用いたその実施例とを表わしている。この
フリップフロップは各々が破線７ａまたは７ｂの一方で
示された、図３のセルを２個用いている。そのフリップ
フロップは、２個の単なるラッチをカスケード接続する
ことによって形成されている。図示された実施例は、図
３のセルの一組によって可能な幾つかの方法の内の１つ
にすぎない。図９ＡのＤ入力は、図９ＢのラインＡ１上
に提供される。図９Ａのクロック入力ＣＫは、ラインＡ
２、Ａ３、Ａ６及びＡ７上に提供され、バッファ３０２
ａ及び３０３ｂによって反転されるが、バッファ３０３
ａ及び３０２ｂによって反転されない。リセット入力Ｒ
はラインＡ４、Ａ５、及びＡ８上に提供され、３個のバ
ッファ３０４ａ、３０１ａ、及び３０４ｂによって反転
される。両方のセルに於て、第２組み合わせステージ３
３０ａ及び３３０ｂは、ＮＡＮＤゲートとして構成され
ている。カスケードイネーブルユニットＣＣＵ２ｂは、
論理１を有し、フリップフロップのマスータ部からのラ
イン３３２ａ上の出力信号がＯＲゲート３１２ｂを通過
して、ＮＡＮＤゲート３１１ｂに到達することを可能に
する。フィードバック制御ユニットＣＣＵ７ａ及びＣＣ
Ｕ７ｂからの論理１の信号は、内部フィードバックパス
を可能にする。即ち、図３の２個のセルから形成された
図１０の回路は、図９のＤフリップフロップを実施す
る。図１１は、図１０の回路に対応する符号を付された
等価回路を示す。

【００３４】構成制御ユニットの第１実施例 図１２は、図３のセルと共に用いられるＣＣＵ１からＣ
ＣＵ７のような構成制御ユニットＣＣＵを表わしてい
る。好適な実施例では、これらの構成制御ユニットは、
３つの目的にかなう。 （１）論理セルを構成するために構成情報を保持するこ
と。 （２）試験目的のために接続ラインの状態のデータを受
け取ること。 （３）接続構造内のアンチヒューズをプログラムするた
めにプログラミング電圧を印加すること。

【００３５】図１２のＣＣＵのこれらの３つの使用につ
いてこれから説明をする。

【００３６】構成情報の保持 セルを構成するための情報を保持する、この第１の関数
は、図５Ａから図１１に関連してこれまでに説明され
た。多くの異なったセルの構成が、図３に表わされた特
定のＣＣＵに適切な論理及び論理０を単に配置すること
によって、達成されることができる。

【００３７】第１の実施例では、図３のＣＣＵは各々図
１２に表わされたように形成されている。各ＣＣＵは、
論理高の信号ＰＨＩ及びＰＨＩＨによって、トランジス
タ８０５及び８０６をターンオンし、かつ論理低の信号
ＰＨＩＢ及びＰＨＩＣによって、トランジスタ８０１及
び８０２をターンオフすることによってラッチとして互
いに接続可能なインバータＩＮＶ１及びＩＮＶ２の一組
を有する。図１２に表わされた各ＣＣＵの長い列は、あ
るＣＣＵのＤ入力を他のＣＣＵのＱ出力に接続すること
によって、シフトレジスタとして接続される。

【００３８】構成情報をデバイス内にシフトする 図３のセルをその一部とする集積回路チップ内に構成情
報をシフトするために、全てのＣＣＵが論理０を保持し
ていることを確実にするために、チップは最初にフラッ
シュされる。シフトレジスト内の全てのトランジスタ８
０１及び８０５に論理高の信号ＰＨＩ及びＰＨＩＢを加
え、かつシフトレジスタの第１のセルの第１のＤ入力に
論理０を加えることによって、全てのシフトレジスタは
セットされ、全てのＱ出力は論理０となり、全ての

【００３９】

【外１】

【００４０】出力は論理１になる。次に、ＰＨＩＢが論
理高になる毎に、第１のセルのＤ入力される新たな構成
ビットを伴なって、一連の構成ビットが、論理高の信号
ＰＨＩＢとＰＨＩとが重ならないようにして、トランジ
スタ８０１と８０５とを交互にターンオンすることによ
って、レジスタを通ってシフトされる。このシフト動作
の間、ＰＨＩＣとＰＨＩＨとの論理低の信号は、トラン
ジスタ８０２と８０６とをオフ状態に保つ。構成情報が
所定の位置にシフトされたとき、論理低の信号ＰＨＩＢ
は、トランジスタ８０１をオフ状態に保ち、一方論理高
の信号ＰＨＩ及びＰＨＩＨは、各構成ビットを、スタテ
ィックラッチ構成内の各ＣＣＵ内にラッチし、かつイン
バータＩＮＶ１及びＩＮＶ２をトランジスタ８０５及び
８０６を通して、スタティックＲＡＭセルとして接続さ
せる。こうして各制御ビットは、個々の図３のセルの適
切なノードを駆動するべく利用できる。１つのセルの７
つのＣＣＵの７つの構成情報が、そのセルの選択された
構成を達成する。上述されたシフトレジスタの動作もま
た、米国特許第４，８７０，３０２号明細書に開示され
ている。この明細書は、ここで言及したことによって本
出願の一部とされたい。

【００４１】トランジスタ８１１、８１２、及び８１
３、及び信号Ｑ、ＥＮＡ、及びＶＰＰＬを有する、図１
２の回路８１０は以下のアンチヒューズのプログラミン
グという節で説明される。信号Ｉは、以下の接続信号の
受け取りという節で説明される。

【００４２】接続信号の受け取り 特に、試験及び診断のために、チップが構成された後
に、そしてあるときは動作しているときに、チップの部
分に存在する信号を試験することが必要となることがあ
る。図１２のＣＣＵの第２の機能は、ＣＣＵが接続され
ている接続部に存在する信号を受け取ることである。上
述されたように、あるアレイの複数のＣＣＵは、全体と
して１個または数個のシフトレジスタとして形成されて
いる。構成情報をシフトインすることに加えて、ＣＣＵ
は、接続ラインから受け取られた情報をシフトアウトす
ることも可能である。即ち、ＣＣＵは、ＣＣＵに接続さ
れた各ラインの信号をユーザが試験することを可能にす
る。そしてアレイ内の論理セルの１つへ入力を提供し、
または、アレイ内の論理セルの１つからの出力を受け取
る各信号ラインが実際にＣＣＵに接続されている。

【００４３】一連のステップは、接続ラインのデータを
ＣＣＵ内に転送可能にする。一連のステップは、ライン
Ｉの値が、ＣＣＵ内のＩＮＶ１及びＩＮＶ２によって記
憶された値の代わりになることを可能にする。受け取り
の間、信号ＥＮＡは論理高であり、そのため、ＩＮＶ１
及びＩＮＶ２の状態にかかわらず、全てのプログラミン
グトランジスタ８１３はオフ状態である。

【００４４】図１３は、図１２の構成制御ユニットの変
形実施例である。

【００４５】タイミング図 図１４は、アレイのどの部分にも、データの損失または
コンティションを起こすことなしに、接続ラインからの
信号をＣＣＵ内に確実に受け取るための、制御信号ＰＨ
Ｉ、ＰＨＩＨ、ＰＨＩＢ、ＰＨＩＣ及びＧＴＳの好適な
順序のタイミング図を表している。受け取りステップ
は、次の通りである。

【００４６】１．ＰＨＩとＰＨＩＨとを論理低にするこ
とによって、トランジスタ８０５と８０６とがターンオ
フするので、ＣＣＵは一時的にダイナミックメモリ状態
（即ち、数値が一時的に保持される状態）になる。キャ
パシタンスは、その数値がほぼ１ミリ秒の間保持される
ような大きさであり、好適なタイミングは、セルがほぼ
１マイクロ秒の間ダイナミックメモリ状態に保持される
ようなタイミングである。

【００４７】２．次に、トランジスタ８０２が、論理高
のＰＨＩＣによってターンオンされ、接続ラインＩ（図
２７の接続セグメントＡ１〜Ａ４、Ｑ、Ｚ１、及びＺ２
を表す）上の信号がインバータＩＮＶ１に加えられる。
トランジスタ８０６がオフ状態なので、インバータＩＮ
Ｖ１に加えられたラインＩ上のダイナミック信号と、Ｃ
ＣＵ内に（一時的に）記憶されている信号Ｑとの間の接
続は存在しない。

【００４８】３．信号が受け取られると、ＰＨＩＣは論
理低となり、トランジスタ８０２はターンオフする。ラ
インＩ上の信号の状態がダイナミックにノードＮ２に記
憶されている。

【００４９】４．セルの構成が、受け取られたデータに
よってすぐにオーバライトされ、かつあるセル出力の間
でのコンティションが起こるかもしれないので、図３ま
たは図４のセルの全ての出力は、高インピーダンス状態
にされる。トランジスタ８０５が論理高の信号ＰＨＩに
よって、次にターンオンされる前に、出力信号は高イン
ピーダンス状態にならなければならない。

【００５０】５．対応する接続信号がＩＮＶ１に加えら
れ、かつセルの出力が高インピーダンス状態にされた後
に、論理高の信号ＰＨＩが加えられ、トランジスタ８０
５がターンオンし、従って受け取られた信号Ｉ（反転し
ている）がＩＮＶ２に加えられる。

【００５１】もしそうしなければ、ＰＨＩＣを論理低に
してトランジスタ８０２がターンオフされ、ＣＣＵを接
続ラインＩから隔離する。

【００５２】６．次にＰＨＩＨが論理高となり、トラン
ジスタ８０６がターンオンし、ラインＩ上にあった信号
をＩＮＶ１、８０５、ＩＮＶ２、及び８０６によって形
成されたスタティックメモリ内にラッチする。

【００５３】この時、アレイのＣＣＵはもはや構成情報
を含まないが、代わりに、各々の接続ラインセグメント
に存在する信号を含む。ＣＣＵはシフトレジスタ内に接
続されているので、上述された構成信号をシフトインす
るための順序と同じ順序を用いることによって、信号が
シフトアウトされる。接続データがシフトアウトされる
とき、再びセルを構成するべく、構成データが同時に所
定の位置にシフトインされる。接続情報のシフトアウト
と構成情報のシフトインとが、交互に、分離したステッ
プで行われても良い。

【００５４】アンチヒューズのプログラミング チップの構成は、セルが、所望の関数を実行するように
構成されることだけでなく、接続構造もまた所望通りに
セルを互いに接続するべくプログラムされていることを
必要とする。図２７の実施例では、接続構造は、選択さ
れた水平ラインを選択された垂直ラインに接続するよう
に、選択されたアンチヒューズをプログラミング（導通
状態に）することによって接続される。

【００５５】アンチヒューズのプログラミングについて
最初に説明する。図４は、４個のセルブロックを表し、
各セルブロックは、ブロックの上部に配置された４個の
セルＣＥＬＬ１からＣＥＬＬ４と、ブロックの下部に配
置された４個のセルＣＥＬＬ５からＣＥＬＬ８と、ブロ
ックの右側部分に配置された９番目のセルＣＥＬＬ９と
を有する。ＣＥＬＬ１からＣＥＬＬ８は図３に表された
回路である。９番目のセルＣＥＬＬ９は、図１２または
図１３に表された１４個のＣＣＵセルを有する。セルＣ
ＥＬＬ９を通して延在する更なる水平ラインは、アレイ
の論理セル間のパスを形成するために利用可能な、種々
の長さの水平接続ラインである。図４は、そのようなア
レイを表している。水平ラインと垂直ラインとの交差部
分がアンチヒューズである。

【００５６】アンチヒューズは、アンチヒューズで交差
する１本の水平ラインの１本の垂直ラインとに２つの充
分に異なるプログラミング電圧を印加することによっ
て、プログラムされる。図１５は、図１２に表された２
個の回路によって生み出されたアンチヒューズプログラ
ミングパスの簡略化された表現を表す。２つの異なるＣ
ＣＵユニット（図１２及び図１３を参照のこと）が、各
々の接続ラインＩに充分に異なる値のＶＰＰＬを印加し
たとき、接続構造内のアンチヒューズに印加された電位
差は、アンチヒューズをプログラムするのに充分であ
る。図１５は、ノードＮＩａ（図１２または図１３のノ
ードＮＩに等しい）の電圧によって制御されるトランジ
スタ８１３ａを通して、アンチヒューズＡ１の一方の端
子に接触している接続ラインセグメントＩａに、第１プ
ログラミング電圧ＶＰＰＬａを印加することによってプ
ログラムされている、アンチヒューズＡ１を表してい
る。グランドとして表されている第２のプログラミング
電圧ＶＰＰＬｂは、トランジスタ８１３ｂを通して、ア
ンチヒューズＢ１のもう一方の端子に接触している接続
ラインＩｂに印加されている。例えば１０Ｖの電位差
は、アンチヒューズをプログラムするのに充分である。
他の全ての水平ライン及び垂直ラインに印加された高イ
ンピーダンスまたは中程度の電圧は、単一のアンチヒュ
ーズが、プログラミングのための充分な電圧を、ただ１
度だけ受け取ることを確実にする。

【００５７】アンチヒューズプログラミングユニットの
第１実施例８１０ アンチヒューズの２つの端子へのプログラミング電圧の
印加は、図１２の回路８１０によって制御される。イン
バータＩＮＶ１とＩＮＶ２とを含むシフトレジスタを通
して、プログラムされるべきアンチヒューズと交差し、
従ってそのアンチヒューズと接触する接続ラインＩと接
触する２個のＣＣＵのみに１組の論理１をシフトし、そ
して２本の接続ラインＩに接続している２本のラインＶ
ＰＰＬに異なる電圧を印加し、そして論理低のイネーブ
ル信号ＥＮＡを印加することによって、プログラミング
電圧がアドレス指定されたアンチヒューズに印加され
る。

【００５８】アンチヒューズのプログラミングの第１の
ステップは、１組の論理１を各々のＣＣＵにシフトイン
することである。選択されたアンチヒューズをプログラ
ムするために、トランジスタ８１３がプログラミング電
圧源ＶＰＰＬを接続ラインに接続する。２つの異なるプ
ログラミング電圧源が、アンチヒューズの２つの異なる
端子に接続されなければならない。従って、水平接続ラ
インと垂直接続ラインとに接触しているＣＣＵに、２つ
の異なるＶＰＰＬラインが接続されている。異なるプロ
グラミング電圧が、これら異なるＶＰＰＬラインに印加
される。ある実施例では、２つのプログラミング電圧
は、約１０Ｖの差を有する。

【００５９】プログラムされるべきアンチヒューズの２
つの端子を表す２つの論理１が、シフトレジスタを通し
て各々のＣＣＵにロードされた後、グローバル信号ＥＮ
Ａが論理低となり、Ｎチャネルトランジスタ８１２をタ
ーンオフし、ＶＧＩＬ電圧に接続されたウェルを備えた
Ｐチャネルトランジスタ８１１をターンオンする。ＶＧ
ＩＬ電圧は、少なくとも高プログラミング電圧よりも閾
値電圧効果Ｖｔ分だけ高くなければならず、そのため、
トランジスタ８１３は、この高プログラミング電圧に対
して電圧降下を発生させない。論理低のＥＮＡ電圧が、
チップ内の全てのＣＣＵに印加され、トランジスタ８１
１をターンオンし、トランジスタ８１２をターンオフす
る。プログラムされるべきアンチヒューズに関連するＣ
ＣＵ以外の全てのＣＣＵは、論理０または低電圧を保持
しているので、Ｑ出力電圧がトランジスタ８１３のゲー
トに印加されたとき、ほとんどのトランジスタ８１３は
オフ状態を保つ。論理１を保持している２つのＣＣＵに
対して、トランジスタ８１１によって８１３のゲートに
提供された高電圧は、８１３をターンオンし、ＶＰＰＬ
電圧を接続ラインＩに印加する。これら２つのＣＣＵに
対して、ＶＰＰＬ信号の一方が、高プログラミング電圧
であり、もう一方が低プログラミング電圧なので、関連
するアンチヒューズは、高い電圧差を加えられ、永久に
導通状態になる。短いプログラミング期間の後に、ＥＮ
Ａは再び論理高になり、トランジスタ８１１をターンオ
フし、かつトランジスタ８１２をターンオンし、従って
プログラミングトランジスタ８１３をターンオフする。

【００６０】シフトレジスタへのロード及びプログラミ
ング電圧差の印加の上述された過程は、プログラムされ
るべきアンチヒューズ毎に繰り返される。

【００６１】アンチヒューズプログラミングユニットの
第２実施例９１０ 図１３は、チャージポンプを用いた、構成制御ユニット
の第２実施例である。この実施例では、回路９１０は、
Ｑ信号、

【００６２】

【外２】

【００６３】信号、及びＥＮＢ信号の状態によって決定
されるごとく、条件付きでトランジスタ８１３のゲート
にプログラミング電圧ＶＰＰＬを印加する。

【００６４】回路９１０は、トランジスタ９１５、９１
６、及び９１７（キャパシタとして構成されている）か
らなる既知のチャージポンプ回路を含む。信号ＰＨＩＰ
の振動する波形は、ノードＮ１に電荷を注入するべく働
く。ノードＮ１の電圧は、この電荷の注入に反応し、か
つＥＮＢ、Ｑ、及び

【００６５】

【外３】

【００６６】信号によって制御されたトランジスタ９１
１、９１２、及び９１４の状態に反応する。表１に示さ
れたように、ＱとＥＮＢの両方が論理１のとき、Ｎ１が
充電される。

【００６７】

【表１】

【００６８】接続部のプログラミングのための、図１３
の回路の利用は、ＣＣＵを通してデータパターンをシフ
トする間、ＥＮＢを論理低に保つことによって得られ
る。ＥＮＢが論理低に保たれているとき、Ｑ、及び

【００６９】

【外４】

【００７０】の状態にかかわらず、トランジスタ８１３
はオフ状態である。論理低のＥＮＢ信号は、トランジス
タ８１３を不注意にターンオンすることなしに、データ
をシフトする手段を提供する。データパターンは、概
ね、アンチヒューズによって接続されるべき２個の接続
セグメントに対応する２個の論理１以外は、全て論理０
からなる。データパターンが所定の位置に配置される
と、ＥＮＢが論理高となり、論理高の出力Ｑを伴ったＣ
ＣＵ（概ね２個）がノードＮ１を充電し、トランジスタ
８１３をターンオンすることを可能にする。こうして、
プログラミング電圧ＶＰＰＬが、図１３のノードＩに接
続された選択された接続ラインに転送され、ＥＮＢは再
び論理低となり、ノードＮ１を放電する。この過程は、
プログラムされるべき各アンチヒューズ毎に繰り返され
る。

【００７１】これまでの説明の技術的視点から、本発明
の他の実施例も当業者には明らかになるであろう。これ
らの他の実施例も、本発明の技術的視点を逸脱するもの
ではない。

【００７２】

【発明の効果】ＦＰＧＡデバイスに必要な、全ての素子
が適切に製造されているかどうかを決定するためのデバ
イスを試験する能率的な試験手順が提供され、かつ所望
の関数を実行するための、セル間の接続をプログラム
し、かつセルをプログラムする能率的な手順が提供され
る。

【図面の簡単な説明】

【図１】小型セルサイズの従来技術の論理セルを表す図
である。

【図２】Xilinx 3000シリーズの部品で用いられる大型
のセルサイズの従来技術の論理セルを表す図である。

【図３】本発明に基づく論理セルを表す図である。

【図４】図３のセルからなる非常に小さいフィールドプ
ログラマブル集積デバイスを表す図である。

【図５】Ａ、Ｂ及びＣからなり、Ａは、２入力マルチプ
レクサを表す図であり、Ｂは図３のセルを用いた２入力
マルチプレクサを用いた実施例を表す図であり、Ｃは２
入力マルチプレクサの等価回路を表す図である。

【図６】Ａ及びＢからなり、Ａはセットリセットラッチ
を表す図であり、Ｂは図３のセルを用いたセットリセッ
トラッチの実施例を表す図である。

【図７】Ａ、Ｂ及びＣからなり、Ａは１つの反転入力を
有する４入力ＡＮＤゲートを表す図であり、Ｂは図３の
セルを用いた４入力ＡＮＤゲートの実施例を表す図であ
り、Ｃは４入力ＡＮＤゲートの等価回路を表す図であ
る。

【図８】Ａ、Ｂ及びＣからなり、Ａは反転入力を有する
８入力ＡＮＤゲートを表す図であり、Ｂはカスケード型
に接続された、図３の２個のセルを用いた８入力ＡＮＤ
ゲートの実施例を表す図であり、Ｃは８入力ＡＮＤゲー
トの実施例の等価回路を表す図である。

【図９】Ｄフリップフロップを表す図である。

【図１０】カスケード型に接続され、かつフィードバッ
ク型に接続された、図３の２個のセルを用いたＤフリッ
プフロップの実施例を表す図である。

【図１１】図１０に表されたＤフリップフロップの等価
回路を表す図である。

【図１２】図３及び図４に表されたＣＣＵ１からＣＣＵ
７のような構造制御ユニットの実施例を表す図である。

【図１３】図３及び図４に表されたＣＣＵ１からＣＣＵ
７のような構造制御ユニットの他の実施例を表す図であ
る。

【図１４】図１２または図１３の回路が、外部デバイス
にシフトアウトするべく接続構造に存在するデータを受
け取るために用いられたときのタイミング図である。

【図１５】図３に表されたような論理セルと、図１２及
び図１３に表されたような構造制御ユニットアドレス指
定手段を用いるアンチヒューズプログラミング構造を表
す図である。

【符号の説明】

７ａ セル ７ｂ セル ３００ プログラマブル入力インバータステージ ３０１〜３０４ 選択的反転入力バッファ ３０１ａ〜３０４ａ 任意のインバータ ３０１ｂ〜３０４ｂ 任意のインバータ ３１０ カスケードイン第１組合せステージ ３１０ａ カスケードイン第１組合せステージ ３１０ｂ カスケードイン第１組合せステージ ３１１ ３入力ＮＡＮＤゲート ３１１ａ ３入力ＮＡＮＤゲート ３１１ｂ ３入力ＮＡＮＤゲート ３１２ ２入力ＯＲゲート ３１３ カスケードイネーブル制御入力 ３１４ カスケード入力 ３１４ａ カスケード入力 ３１４ｂ カスケード入力 ３２０ フィードバック第１組合せステージ ３２０ａ フィードバック第１組合せステージ ３２０ｂ フィードバック第１組合せステージ ３２１ ３入力ＮＡＮＤゲート ３２１ａ ３入力ＮＡＮＤゲート ３２１ｂ ３入力ＮＡＮＤゲート ３２２ フィードバック信号 ３２３ フィードバックイネーブル制御入力 ３３０ 第２組合せステージ ３３０ａ 第２組合せステージ ３３０ｂ 第２組合せステージ ３３２ 出力信号 ３３２ａ 出力信号 ３３２ｂ 出力信号 ３４０ 出力ドライバステージ ３４０ａ 出力ドライバステージ ３４０ｂ 出力ドライバステージ ３４１ バッファ ３４９ 接続ラインに高インピーダンスを提供する手段 ３５０ グローバルリセット回路 ３５０ａ グローバルリセット回路 ３５０ｂ グローバルリセット回路 ８０１〜８０８ トランジスタ ８１０ アンチヒューズプログラミングユニットの第１
実施例 ８１１〜８１３ トランジスタ ８１３ａ トランジスタ ８１３ｂ トランジスタ ９１０ アンチヒューズプログラミングユニットの第２
実施例 ９１１、９１２ トランジスタ ９１４〜９１７ トランジスタ

Claims (15)

【特許請求の範囲】
1. 【請求項１】 構成を変更可能な論理セルと、構成を
   変更可能な接続構造とを有するＦＰＧＡ内にあって、 前記構成を変更可能な論理セルと前記接続構造との構成
   を制御し、かつ前記接続構造内の接続ラインの信号の状
   態を読み出すための、構成制御システムであって、 他の構成制御ユニット内のメモリ手段と連結された、シ
   フトレジスタとしてのメモリ手段（ＩＮＶ１、ＩＮＶ
   ２）と、各前記メモリ手段に対応する接続ラインの信号
   をロードする手段とを各々備えた複数の構成制御ユニッ
   ト（ＣＣＵ）を有することを特徴とする構成制御システ
   ム。
2. 【請求項２】 前記構成制御ユニットが更に、 前記対応する接続ラインへのプログラミング電圧の印加
   を制御する手段（８１０）を有することを特徴とする請
   求項１に記載の構成制御システム。
3. 【請求項３】 構成を変更可能な論理セルと、構成を
   変更可能な接続構造とを有するＦＰＧＡ内にあって、 前記構成を変更可能な論理セルの構成を制御するため
   の、構成制御システムであって、 他の構成制御ユニット内のメモリ手段と連結された、シ
   フトレジスタとしてのメモリ手段（ＩＮＶ１、ＩＮＶ
   ２）と、前記メモリ手段の内容によって、前記構成を変
   更可能な論理セルの一方の部分の構成を制御する機能
   と、前記メモリ手段の内容によって、前記接続構造内の
   接続ラインへのプログラミング電圧の印加を制御する機
   能の両機能を実行する手段（Ｑ、８１０）とを各々備え
   た複数の構成制御ユニット（ＣＣＵ）を有することを特
   徴とする構成制御システム。
4. 【請求項４】 構成を変更可能な論理セルと、構成を
   変更可能な接続構造とを有するＦＰＧＡ内にある構成制
   御ユニットであって、 ロードされかつ読み出しを行い、かつ記憶された数値
   （Ｑ）を提供するメモリ手段（ＩＮＶ１、ＩＮＶ２）
   と、 前記対応する接続ライン（Ｉ）にプログラミング電圧
   （ＶＰ）を供給する手段（８１３）と、前記供給手段を
   制御する手段（ＥＮＡ、８１１、８１２）とを備えた前
   記対応する接続ライン（Ｉ）へのプログラミング電圧の
   印加を制御する手段（８１０）とを有し、 それによって、前記記憶された数値（Ｑ）が選択された
   電圧（高）であってかつ前記制御手段（ＥＮＡ、８１
   １、８１２）が前記記憶された数値を選択したとき、プ
   ログラミング電圧を供給する前記手段（８１３）が、前
   記プログラミング電圧を、前記対応する接続ライン
   （Ｉ）に供給することを特徴とする構成制御ユニット。
5. 【請求項５】 前記制御手段（ＥＮＡ、８１２、８１
   １）が、 前記記憶された数値を供給する手段（８１１）と、 ディスエーブル電圧（ｇｎｄ）を供給する手段（８１
   ２）と、 前記供給手段に前記ディスエーブル電圧（ｇｎｄ）を印
   加するか、前記供給手段に前記記憶された数値（Ｑ）を
   印加するかの何れかを、前記制御手段に選択させる手段
   （ＥＮＡ）とを有することを特徴とする請求項４に記載
   の構成制御ユニット。
6. 【請求項６】 前記メモリ手段が、 スタティックメモリセルを形成するべく、フィードバッ
   クループ（８０６、８０５）内に選択的に接続される、
   直列に接続された一対のインバータ（ＩＮＶ１、ＩＮＶ
   ２）を有することを特徴とする請求項１に記載の構成制
   御ユニット。
7. 【請求項７】 各インバータが、少なくとも前記プロ
   グラミング電圧の高さの電源電圧（ＶＧＬＩ）によっ
   て、電源を供給されることを特徴とする請求項６に記載
   の構成制御システム。
8. 【請求項８】 構成メモリセル内の数値によって構成
   された構成を変更可能な論理セルと、 水平接続ラインと垂直接続ラインとを有し、前記構成メ
   モリセル内の前記数値と、前記対応する接続ラインへの
   プログラミング電圧の印加を制御する手段（８１０）と
   によって制御されながら、前記水平接続ラインと前記垂
   直接続ラインの接続部のアンチヒューズをプログラムす
   ることによって構成される構成を変更可能な接続構造
   と、 複数のプログラミング電圧ラインであって、各々の前記
   プログラミング電圧ラインが複数のアンチヒューズの一
   方の端子に接続可能であって、各々の前記複数のプログ
   ラミング電圧ラインとは相異なるプログラミング電圧ラ
   インが任意のアンチヒューズの相異なる端子に接続可能
   な、前記複数のプログラミング電圧ラインとを有するＦ
   ＰＧＡを構成する方法であって、 プログラムされるべき各アンチヒューズに対して、 １）プログラムされるべき前記アンチヒューズの端子で
   交差する水平ラインと垂直ラインへのプログラミング電
   圧の転送を制御する２個のＣＣＵに一対の論理１をロー
   ドする過程と、 ２）前記２個のＣＣＵによって転送された２つの異なる
   プログラミング電圧を、プログラミング電圧ラインに印
   加する過程と、 ３）前記対応する接続ラインへのプログラミング電圧の
   印加を制御する手段（８１０）に、プログラミング制御
   信号（ＥＮＡ）を印加し、それによって、プログラミン
   グ電圧をプログラムされるべき前記アンチヒューズに印
   加させる過程とを有し、 全てのアンチヒューズがプログラムされるまで前記過程
   １）、２）、及び３）を行い、それによって、前記接続
   構造を構成することを特徴とするＦＰＧＡを構成する方
   法。
9. 【請求項９】 前記ロード過程が、シフトレジスタを
   通して実施されることを特徴とする請求項８に記載のＦ
   ＰＧＡを構成する方法。
10. 【請求項１０】 全てのアンチヒューズがプログラミ
    ングされた後に、実行され、かつＣＣＵが接続されてい
    るシフトレジスタを通してビットストリームをシフト
    し、それによって、各ＣＣＵに、前記ＣＣＵと関連する
    論理セルの部分を構成する論理数値を記憶させる過程を
    更に有することを特徴とする請求項９に記載のＦＰＧＡ
    を構成する方法。
11. 【請求項１１】 前記ビットストリームが、ＣＣＵが
    接続されている前記シフトレジスタを通してシフトされ
    た後に、実施される、 各ＣＣＵ内にロードされた数値の代わりに、前記ＣＣＵ
    が関連する接続ライン上に存在する数値を代入する過程
    と、 各ＣＣＵ内に代入された数値を前記シフトレジスタを通
    して、前記ＦＰＧＡの外にシフトする過程とを有するこ
    とを特徴とするＦＰＧＡを構成する方法。
12. 【請求項１２】 各々が入力ポートと出力ポートとを
    備える複数の構成メモリセルであって、各メモリセル
    が、ループとしてプログラム可能に接続可能な第１及び
    第２インバータを有し、前記複数のメモリセルがあるメ
    モリセルの前記第２インバータの出力を、他のメモリセ
    ルの前記第１インバータの入力に接続することによっ
    て、シフトレジスタとしてプログラム可能に接続可能
    な、前記複数の構成メモリセルと、 各々が前記構成メモリセルの１つの入力ポートにプログ
    ラム可能に接続可能な接続ラインを備えた、構成を変更
    可能な接続構造とを有するＦＰＧＡに於いて、 前記ＦＰＧＡの前記接続ライン上に存在するデータを受
    け取る方法であって、 １．前記第１インバータを前記第２インバータから切離
    す過程と、 ２．前記接続ラインを、その対応する第１インバータに
    プログラム可能に接続する過程と、 ３．前記第１インバータの前記出力を、前記第２インバ
    ータの前記入力にプログラム可能に接続する過程と、 ４．前記接続ラインを、その対応する第１インバータか
    らプログラム可能に切り離す過程と、 ５．前記第２インバータの前記出力を、前記第１インバ
    ータの前記入力にプログラム可能に接続する過程と、 ６．前記シフトレジスタを通してデータをシフトする過
    程とを有し、 それによって、前記接続ライン上に存在するデータが、
    前記シフトレジスタの外にシフトされることを特徴とす
    る、前記ＦＰＧＡの前記接続ライン上に存在するデータ
    を受け取る方法。
13. 【請求項１３】 前記複数の過程が、記載された順番
    で実行されることを特徴とする請求項１２に記載の接続
    ライン上に存在するデータを受け取る方法。
14. 【請求項１４】 前記過程４が前記過程３の前に実行
    されることを特徴とする請求項１２に記載の接続ライン
    上に存在するデータを受け取る方法。
15. 【請求項１５】 前記ＦＰＧＡが更に、 複数の論理セルであって、前記構成メモリセルの各々
    が、前記論理セルの１つの接続されていて、かつ前記論
    理セルの各々が、高インピーダンス出力を提供する手段
    を含む、前記複数の論理セルを有し、 前記第１インバータの前記出力を前記第２インバータの
    前記入力にプログラム可能に接続する前記過程の前に、
    前記論理セルの各々に、高インピーダンス出力を提供さ
    せる過程を更に有することを特徴とする請求項１２に記
    載の接続ライン上に存在するデータを受け取る方法。