JPH03139863A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路ブロックを備えた半導体集積回路にお
ける当該論理回路ブロックの論理状態を制御するための
技術に関するものであり、例えば少量多品種のカスタム
又はセミカスタム半導体集積回路に適用して有効な技術
に関するものである。

〔従来技術〕

カスタム又はセミカスタム半導体集積回路のような少量
多品種のＬＳＩを速やかに製造する技術として従来から
マスタースライス技術やゲートアレイ技術が提供されて
いるが、更にこれに代る技術としてＰＬＤ　（Ｐｒｏｇ
ｒａｍｍａｂｌｅＬｏｇｉｃ　　Ｄｅｖｉｃｅ）技術や
ＬＣＡ　（Ｌ。

ｇｉｃ　　Ｃｅ１ｌ　　Ａｒｒａｙ）技術が知られてい
る。例えば前者については特開昭５８−８５６３８号に
記載され、また、後者については日経マグロウヒル社発
行の日経エレクトロニクスＮＱ４０３号（１９８６年９
月８日号）第２４５頁から第２６５頁、アイ・イー・イ
ー・イー　１９８８カスタム・インチグレイテッド・サ
ーキッッ・コンファレンス　第１５．３．１頁から第１
５．３゜７頁（ＩＥＥＥ　　１９８８　　Ｃｕｓｔｏｍ
　　Ｉｎｔｅｇｒａｔｅｄ　　Ｃ１ｒｃｕｉｔｓ　　Ｃ
ｏｎｆｅｒｅｎｃｅ　　ｐｐ１５．３．１−１５．３．
７）、そしてＵＳＰ　（アメリカ合衆国特許）４６４２
４８７に記載されている。これらの技術によれば、予め
汎用性のある論理回路ブロックを備えた半導体集積回路
を製造しおき、その論理回路ブロックを後からプログラ
ムすることにより所望の論理を構成する。この結果、標
準品として大量生産した半導体集積回路であっても少量
多品種のカスタム又はセミカスタム半導体集積回路とし
て利用可能になる。

〔発明が解決しようとする課題〕

しかしながら従来のＰＬＤやＬＣＡでは次のような問題
点があることが本発明者によって明らかにされた。

（１）ＰＬＯによって大きな論理を構成するには、積項
数を大きくする必要がある。しかしながら、積項数を大
きくすると、一般にゲートの使用率が低下し、特に、互
いに独立性の高い複数の論理を構成する場合に顕著にな
る。したがって、所望の論理をＰＬＤのみで構成するこ
とはゲートの使用効率の点から望ましくないということ
が明らかにされた。また、ゲート使用率を向上させるた
めに比較的規模の小さなＰＬＤを多数形成した場合には
、ＰＬＤを構成する不揮発性記憶素子をプログラムする
ための周辺回路をＰＬＤ毎に形成しなければならなくな
り、逆にそのような周辺回路によるチップ占有面積が著
しく増大してしまう。

（２）ゲートの使用率という観点においてＬＣＡはＰＬ
Ｄに比べて効率良く論理回路を構成することができる。

これは、プログラム可能な論理ブロックが規則的に配列
され、ブロック間の配線領域に配置された配線の交点を
プログラムにより接続させる構造になっており、その構
造がゲートアレイに類似しているためである。しかしな
がら、ＬＣＡの論理回路ブロックや配線の交点に対する
プログラムは、ＬＣＡの外部にある不揮発性のＥＰＲＯ
Ｍ又はＥＥＰＲＯＭなどのメモリから、内蔵されている
揮発性のスタティックＲＡＭのセルにプログラムデータ
を転送することによって行われる。このために、電源を
投入する毎に、或いはスタティックＲＡＭのデータが失
われる度に外部からプログラムデータを転送してやらな
ければならず、・また、ＬＣＡと外部メモリという２つ
の半導体集積回路が常に必要になって、その取扱いや操
作が不便になるという問題点があった。さらに、外部か
らのデータ転送には必ず外部のバスマスタを利用しなけ
ればならず、そのようなプログラム動作による外部バス
の専有期間も無視することができないという問題点があ
った。

本発明の目的は、ＴＡＴ（Ｔｕｒｎ　　Ａｒｏｕｎｄ　
　Ｔｉｍｅ）の短縮、そしてＬＳＩ製造後における論理
の決定あるいは変更を、ＰＬＤを用いる技術に比べてゲ
ート使用率が高く且つチップ専有率を低く抑えて実現す
ることができると共に、ＬＣＡを用いる技術に比べてシ
ステム上取扱い容易に実現することができる半導体集積
回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、揮発性記憶素子の記憶情報に従って論理状態
が可変に設定されるプログラマブル論理回路ブロックを
採用すると共に、当該論理回路ブロックの論理状態を決
定するための情報を電気的に書込み可能な内蔵不揮発性
メモリに保持させるようにして半導体集積回路を構成す
るものである。

ここで、ゲートアレイに匹敵するようにプログラマブル
論理回路ブロックに設定可能な論理の柔軟性もしくは融
通性を高めるには、比較的規模の小さな前記プログラマ
ブル論理回路ブロックを複数個配置すると共に、それら
プログラマブル論理回路ブロックをブロック間接続用の
配線で結合し、前記配線相互の接続状態を、一部のプロ
グラマブル論理回路ブロックにて決定するように構成す
るとよい。

そして、不揮発性メモリに格納された論理決定用情報を
プログラマブル論理回路ブロックの揮発性記憶素子にロ
ードする処理を半導体集積回路臼からが行えるようにす
るには、専用もしくは他の処理に兼用されるアクセス制
御手段を内蔵させることが望ましい。

また、論理決定用情報を揮発性記憶素子に転送するため
の信号配線数を少なくするには、揮発性記憶素子をシリ
アルイン・パラレルアウト形式のシフトレジスタによっ
て構成するとよい。このとき前記アクセス制御手段が当
該シフトレジスタに対する選択制御並びに情報のシリア
ル転送制御を行う。

さらに、本発明の半導体集積回路をマイクロコンピュー
タに適用する場合には、前記プログラマブル論理回路ブ
ロックを利用して論理制御動作を行うセントラル・プロ
セッシング・ユニットを含めておく。したがって、その
プログラマブル論理回路ブロックは、セントラル・プロ
セッシング・ユニットの周辺機能を実現するために利用
され、さらにはプログラマブルであるが故に周辺機能に
対する冗長としても利用可能になる。

〔作　用〕

上記した手段によれば、プログラマブル論理回路ブロッ
クの論理状態を決定するための揮発性記憶素子は不揮発
性記憶素子のプログラムに必要とされるような各種周辺
回路を必要としない。このことは、入出力数や積項数と
いった観点などからプログラマブル論理回路ブロックの
内部構成さらには複数個のプログラマブル論理回路ブロ
ック相互間の配置に自由度をもたせてゲート使用効率を
上げても、それによるチップ専有率の著しい増大を抑え
るように作用する。そして、プログラマブル論理回路ブ
ロックの論理状態を決定するために揮発性記憶素子に記
憶させる情報を保持する内蔵不揮発性メモリは、従来電
源投入毎に必要とされていた外部からのプログラムデー
タの転送を不要とするように作用し、プログラマブル論
理回路ブロックを内蔵する半導体集積回路の取扱いを容
易にする。

〔実　施　例〕

第１図には本発明の一実施例に係る半導体集積回路が示
されている。この半導体集積回路は、シリコンのような
１個の半導体基板に形成されており、ＴＡＴの短縮、そ
してＬＳＩ製造後において論理を決定可能とするプログ
ラマブル論理ＬＳＩとして位置づけられる。

本実施例の半導体集積回路は、揮発性記憶素子の記憶情
報に従って論理状態が可変に設定されるプログラマブル
論理回路ブロックとして、多数の論理回路ブロックＬＣ
Ｂ、人出カ回路ブロックＩＯＢ、及び接続論理ブロック
ＭＳを含む。そして、そ九らプログラマブル論理回路ブ
ロックＬＣＢ。

ＩＯＢ、ＭＳの論理状態を決定するための専用回路ブロ
ックとして、電気的に書込み可能なＥＰＲＯＭやＥ　Ｅ
　Ｐ　ＲＯＭのような不揮発性メモリＲＯＭ、この不揮
発性メモリＲＯＭに外部からプログラマブル論理回路ブ
ロックＬＣＢ、ＩＯＢ、ＭＳの論理決定情報を供給した
りするための入出力インタフェースＩ１０、そして前記
不揮発性メモリＲＯＭから読出した論理決定用情報をプ
ログラマブル論理回路ブロックＬＣＢ、ＩＯＢ、ＭＳの
揮発性記憶素子に書込み制御したりするアクセス制御回
路ＡＣＯＮＴを含む。

前記論理回路ブロックＬＣＢは規則的にマトリクス配置
され、その論理状態は内蔵揮発性記憶素子の記憶情報に
従って決定もしくは変更される。

各々の論理回路ブロックＬＣＢは、所望の論理動作を行
うために少なくとも１個のデータ入力端子と少なくとも
１個のデータ出力端子とを備えると共に、各種制御端子
や電源端子を備えている。さらに、夫々の論理回路ブロ
ックＬＣＢにはその論理状態の決定あるいは変更を行う
ためのプログラムデータを転送するための各種制御端子
やデータ入力端子を備えている。尚、各々の論理回路ブ
ロックＬＣＢは相互に同一構成であってもよく、あるい
は、論理構成または入出力端子の数が異なるように構成
してもよい。

入出力回路ブロックＩＯＢは、マトリクス配置された前
記論理回路ブロックＬＣＢの周辺に配置されており、そ
の論理状態は、夫々に含まれる揮発性記憶素子の記憶情
報に従って決定または変更される。夫々の工○Ｂは論理
回路ブロックＬＣＢと同様に、所定の論理動作即ちこの
場合には所定の入出力動作を行うためのデータ入出力端
子及び各種制御端子並びに電源端子、そしてプログラム
データを転送するための各種制御端子とデータ入力端子
を備えている。夫々の入出力回路ブロックＩＯＢは相互
に異なる回路構成を備えていてもよい。また、入出力回
路ブロックＩＯＢには外部端子に接続される電極パッド
が含まれている。

ＮＬは論理回路ブロックＬＣＢ相互間や論理回路ブロッ
クＬＣＢと入出力回路ブロックＩＯＢとの接続に使用さ
れる配線群であり、それら多数の配線群ＮＬの交点に位
置するように前記接続論理ブロックＭＳが配置され、そ
れら接続論理ブロックＭＳによって配線群ＮＬの相互接
続状態が決定されるようになっている。夫々の接続論理
ブロックＭＳによる接続状態の決定または変更は個々に
内蔵されている揮発性記憶素子で行われる。各々の接続
論理ブロックＭＳもデータ端子や電源端子。

そしてプログラムデータを転送するための各種制御端子
並びにデータ入力端子を備えている。

第１図においてＳＬは前記配線群ＮＬと同様の配線群で
あり、両者の相違は配線距離の長短或いは配線数であり
、例えば概ね論理回路ブロックＬＣＢの２個置きに行列
方向に配置された比較的長い配線距離をもって接続論理
ブロックＭＳに接続されている。

前記プログラマブル論理回路ブロックＬＣＢ。

ＭＳ、Ｉ’ＯＢの論理状態を決定するための揮発性メモ
リは、特に制限されないが、シリアルイン・パラレルア
ウト形式のシフトレジスタＳＲを構成し、セレクタＳＥ
Ｌと対を成して夫々の論理回路ブロックＬＣＢ、ＭＳ、
Ｉ○Ｂに含まれている。

前記入出力インタフェースＩ１０．不揮発性メモリＲＯ
Ｍ、アクセス制御回路ＡＣＯＮＴは、アドレスバス、デ
ータバス、コントロールバスを含むプログラムバスＰＢ
ＵＳに共通接続されている。

前記不揮発性メモリＲＯＭは電気的に書込み可能なＥＰ
ＲＯＭあるいは電気的に書込み・消去可能なＥ　Ｅ　Ｐ
　ＲＯＭによって構成され、アドレスデコーダ、センス
アンプ、書込みあるいは書込み・消去回路等の各種の周
辺回路を備えている。この不揮発性メモリＲＯＭに対す
る書込みは、例えば入出力インタフェースＩ１０を介し
て外部のＥＰＲＯＭライタのような書込み装置やシステ
ム上のホストプロセッサなどによって行われる。本実施
例に従えば前記夫々のシフトレジスタＳＲには固有のア
ドレスが割当てられ、夫々のシフトレジスタＳＲに供給
されるべき論理決定用情報は個々のアドレスと対を成し
て不揮発性メモリＲＯＭに書き込まれる。

前記アドレス制御回路ＡＣＯＮＴは、前記論理回路ブロ
ックＬＣＢや入出力ブロックエ○Ｂの論理状態の決定あ
るいは変更、そして接続論理ブロックＭＳの接続状態の
決定あるいは変更を行うために、不揮発性メモリＲＯＭ
をリードアクセスしたり、不揮発性メモリＲＯＭから読
出した情報を所定のシフトレジスタＳＲにライトアクセ
スしたりするアクセス制御を行い、例えば、シフトレジ
スタＳＲを選択するためのアドレス情報をデコードする
と共に、これによって得られた選択信号をセレクタＳＥ
Ｌに出力する。そして、論理決定情報をシフトレジスタ
ＳＲにシリアル出力する。前記選択信号は、マトリクス
配置されたプログラマブル論理回路ブロックＬＣＢ、Ｉ
ＯＢ、ＭＳの行選択を行うための行選択信号と、列選択
を行うための列選択信号から成り、行選択信号によって
選択される行と列選択信号によって選択される列の交点
に位置するプログラマブル論理回路ブロックのシフトレ
ジスタＳＲが選択される。

次に、前記プログラマブル論理回路ブロックの論理状態
を決定するためのプログラム方法の一例について説明す
る。

（１）半導体集積回路製造後最初にプログラムする場合 〔Ａ〕、要求仕様に応じて、論理回路ブロックＬＣＢ及
び入出力回路ブロックエＯＢの論理状態、並びに接続論
理ブロックＭＳの接続状態を決定するためのプログラム
データを生成する６〔Ｂ〕、半導体集積回路の外部から
プログラムすべき最初のプログラマブル論理回路ブロッ
クＬＣＢ、ＩＯＢまたはＭＳを選択する。

この選択動作には半導体集積回路に内蔵されているアク
セス制御回路ＡＣＯＮＴを利用することもできる。

〔６１８次に、外部制御装置により或いはアクセス制御
回路ＡＣＯＮＴを介して、論理決定用の情報を前記アド
レスで選択されたプログラマブル論理回路ブロックＬＣ
Ｂ、ＩＯＢまたはＭＳのシフトレジスタＳＲに転送する
。これにより当該プログラマブル論理回路ブロックＬＣ
Ｂ。

ＩＯＢまたはＭＳの論理状態が決定される。

〔Ｄ〕、プログラムすべき全てのプログラマブル論理回
路ブロックＬＣＢ、ＩＯＢ、ＭＳに対して、前記のＣＢ
）から〔Ｃ〕の処理を順次繰り返して、半導体集積回路
全体の論理を決定す机 〔Ｅ〕１次に、前記の方法によって決められた論理状態
、接続状態に問題がないかを検証する。

〔Ｆ〕、もし、論理状態、接続状態に問題がなければ、
汎用ＥＰＲＯＭライタなどの外部制御装置により、前記
一連の論理決定用情報を不揮発性メモリＲＯＭに書き込
む、この場合、不揮発性メモリＲＯＭに記憶されるデー
タには、少なくとも、論理決定用情報とこの情報によっ
て論理状態或いは接続状態が決定されるプログラマブル
論理回路ブロックＬＣＢ、ＩＯＢ、ＭＳの番地とが含ま
れる。この書込み動作に対してはベリファイが行われる
。尚、その後、プログラムされた論理状態、接続状態に
問題があることが見出された場合には１問題のあるＬＣ
Ｂ。

ＩＯＢまたはＭＳに対して前記処理を行ってそのプログ
ラムデータを書換える。不揮発性メモリＲＯＭがＥＰＲ
ＯＭの場合には紫外線によって消去した後金てのプログ
ラムデータを書換える。

以上の操作により、半導体集積回路の論理が決定され、
所望の動作を実行させることができるようになる。

（２）プログラム後のシステム動作 不揮発性メモリＲＯＭにプログラムデータが格納された
後は外部からのプログラムデータの転送は必要とされず
、アクセス制御回路ＡＣＯＮＴの制御により、不揮発性
メモリＲＯＭから順次プログラムデータを読出し、指定
されるアドレスのプログラマブル論理回路ブロックＬＣ
Ｂ、ＪＯＢまたはＭＳに論理決定用情報を転送する。こ
の処理をプログラムすべき全てのプログラマブル論理回
路ブロックＬＣＢ、ＩＯＢ。

ＭＳに施す、これにより、不揮発性メモリＲＯＭの記憶
情報に従って半導体集積回路全体の論理が決定され、そ
の後半導体集積回路はその論理に従ったシステム動作を
行い得るようになる。

（３）その後のプログラムデータの変更前記（１）で説
明した手法を流用する。このとき当該半導体集積回路を
システムから分離させることかできる場合にはＥＰＲＯ
Ｍライタを用いることができる。また、単体でプログラ
ムし直した新たな半導体集積回路に交換してもよい。分
離できないような場合にはシステム上のホストプロセッ
サなどを利用して電気的に書換えるようにすることもで
きる。

第２Ａ図には論理回路ブロックＬＣＢの一例が示されて
いる。

この論理回路ブロックＬＣＢは、論理回路部ＬＣと、当
該論理回路部ＬＣの出力側を配線群ＮＬに含まれる所望
の配線に接続するための揮発性素子からなるスイッチ回
路ＳＷＩと、論理回路部ＬＣの入力側を配線群ＮＬに含
まれる所望の配線に接続するための揮発性素子からなる
スイッチ回路ＳＷ２とから構成されている。本実施例で
は論理回路部ＬＣの出力の内で所定の出力がスイッチ回
路ＳＷ２にフィードバックされている。論理回路部ＬＣ
の内部にも図示しないスイッチ回路が含まれている場合
には、これらのスイッチ回路によっても、所望の論理を
構成することができる。また論理回路部ＬＣにそのよう
なスイッチ回路が含まれていなくても、スイッチ回路Ｓ
ＷＩ、ＳＷ２によって入力側の配線ＮＬと出力側の配線
ＮＬとの間の接続論理を決定することで、その論理回路
部ＬＣの論理を決定するようにすることもできる６尚、
前記入出力回路ブロックＩＯＢに対しても同様の構成を
採用することができる。

論理回路部ＬＣを構成する基本的な論理回路は、反転も
しくは否定を意味するＮＯＴ回路、少なくとも２人力か
らなるＯＲ回路やＮＯＲ回路、少なくとも２人力からな
るＡＮＤ回路やＮＡＮＤＡＮＤ回路て排他的ＯＲ回路や
排他的ＮＯＲ回路、さらに各種のフリップ・フロップ回
路、レジスタ、ラッチ回路等である。論理回路部ＬＣは
これらの基本的な論理回路、あるいは、これらの基本的
な論理回路を組合わせた回路、または、順序回路を含み
、さらには、抵抗や容量等の受動素子や、演算増幅器等
も含めることができる。これらの基本的な回路を組合わ
せることによって、デジタル処理はもとよりアナログ処
理も行うことができる回路を構成できる。論理回路部Ｌ
Ｃはこれらの回路に限定されるものではなく、最小限少
なくとも一つの入力と少なくとも一つの出力を備えた回
路であれば、どのような回路であってもよい。

第２Ｂ図には前記スイッチ回路ＳＷ２の一例が示されて
いる。配線群ＮＬに含まれる３本の配線ＩＮＬＩ〜ＩＮ
Ｌ３と、論理回路ＬＣの出力端子に接続されている２本
の配線ＩＬＣＩ、ＩＬＣ２との、合わせて５本の配線が
スイッチ回路ＳＷ２に入力され、３本の配線０ＬＣＩ〜
０ＬＣ３が論理回路部ＬＣの入力端子に接続されている
。前記出力側の配線０ＬＣＩ〜０ＬＣ３と、夫々の入力
側の配線ＩＮＬＩ〜ＩＮＬ３．ＩＬＣＩ、ＩＬＣ２との
間には、相互の接続状態を決定するために、ＭＩＳＦＥ
ＴからなるスイッチＴ１〜Ｔ１５が設けられている。各
々の端子はＭ　Ｉ　Ｓ　ＦＥＴのソースないしドレイン
に接続され、ゲート電極の電位を制御することによって
、ＭＩＳＦＥＴがオンのときに導通状態、Ｍ　Ｉ　Ｓ　
ＦＥＴがオフのときに非導通状態となり、これによって
配線相互の接続状態が決定される。

第２Ｃ図にはＭＩＳＦＥＴからなる前記スイッチＴ１〜
Ｔ１５のゲート電極の電位を制御するための回路例が示
されている。この例は、第１図で説明したシフトレジス
タＳＲ及びセレクタＳＥＬの一例に相当する。シフトレ
ジスタＳＲは１５個のスタティックラッチ５ＬＡＴＩ〜
５ＬＡＴ１５を直列接続したシリアルイン・パラレルア
ウト形式をもつ。ここでそれらスタティックラッチ５Ｌ
ＡＴＬ〜Ｓ　ＬＡＴ　１５が揮発性記憶素子の一例であ
る。この例では論理決定用情報は１５ビツトとされてい
るが、実際にはＬＣＢの論理状態に応じてそれよりも多
いデータ数が必要になる。このようなときに、斯る情報
をパラレルに転送したのでは、転送のための配線数が膨
大になると共に、その制御も複雑になってしまう。本例
のようにシリアルイン・パラレルアウト形式のシフトレ
ジスタＳＲを使用することによって、データ線数を減ら
し、その制御を簡略化することができる。

このシフトレジスタＳＲへの論理決定情報ＰＤＡＴＡの
入力制御はセレクタＳＥＬが行う。このセレクタＳＥＬ
は、論理決定情報の入力経路もしくは動作選択制御系に
前記行選択信号Ｒｉと列選択信号Ｃｉとによって夫々ス
イッチ制御される図示しない選択スイッチを有すると共
に、論理決定情報をシリアル入力させるためのタイミン
グクロック信号ＣＬＫ、そして論理決定情報ＰＤＡＴＡ
が前記アクセス制御回路ＡＣＯＮＴから供給される。

次に、前記アクセス制御回路ＡＣＯＮＴを使用した場合
のシフトレジスタＳＲによるプログラム動作の一例につ
いて詳述する。なお、外部の制御装置を使用した場合に
ついても以下の説明と同様にプログラム動作を行うこと
ができる。プログラム動作を行うために必要な情報は、
夫々のシフトレジスタＳＲの番地を示すアドレス情報（
ａ−Ｄ）、シフトレジスタＳＲのシフト数もしくは段数
、すなわちプログラムすべきＭＩＳＦＥＴのようなスイ
ッチ素子の数を示すデータ、（ｃ−Ｄ）及び実際のプロ
グラムデータ（ｐ−Ｄ）である。

５ｔｅｐｌ： アクセス制御回路ＡＣＯＮＴの制御により、前記データ
（ａ−Ｄ）　、　　（ｃ−Ｄ）　、　　（ｐ−Ｄ）から
なる第１のデータが、例えば、不揮発性メモリＲＯＭか
ら内部レジスタに転送される。

５ｔｅｐ２： アクセス制御回路ＡＣＯＮＴは、アドレス情報（ａ−Ｄ
）により、所望のシフトレジスタＳＲに接続されたセレ
クタＳＥＬを選択する。これによって選択されたセレク
タＳＥＬは動作可能な状態となって、シフトレジスタＳ
Ｒへのタイミングクロック信号ＣＬＫやリセット信号等
の各種制御信号が当該シフトレジスタＳＲに伝達される
。

５ｔｅｐ３： アクセス制御回路ＡＣＯＮＴは、不揮発性メモリＲＯＭ
から読み出したデータ（Ｐ−Ｄ）を内部レジスタにロー
ドすると共に、データ（ｃ−Ｄ）に相当するクロックパ
ルスを発生し、このクロックパルスにより、内部レジス
タからデータ（ｐ　−Ｄ）をシフトレジスタＳＲにシリ
アル転送制御する。

５ｔｅｐ４： 転送されたデータ（ｐ−Ｄ）により、ＭＩＳＦＥＴから
成るスイッチのゲート電極への入力状態が決まり、この
結果、論理状態の決定あるいは変更が行われる。

また、アクセス制御回路ＡＣＯＮＴにはプログラムデー
タの数を記憶するレジスタが内蔵されており、全てのシ
フトレジスタＳＲにプログラムデータが転送され、プロ
グラムが完了したことを検出する。プログラムの完了を
検出すると、アクセス制御回路ＡＣＯＮＴはその旨のス
テータスあるいは状態信号を前入出力インタフェースＩ
１０を介して外部で検出可能に制御する。

尚、ＭＩＳＦＥＴで成るスイッチのゲート電極を制御す
るための方式はこれに限定されるものではない。また、
シフトレジスタＳＲは一つのスイッチ回路ＳＷ２のよう
な単一の回路ブロックに一つである必要はなく、一つの
スイッチ回路に二つ、あるいは、二つのスイッチ回路に
一つであってもよい。また、実際に論理状態の決定ある
いは変更を行うＭＩＳＦＥＴはドレインに入力された信
号が遅延なくソース側に伝達されるのが望ましい。

従って、ＭＩＳＦＥＴの構造としては入力信号の電位降
下のないデプレッション型、あるいはゲート電極を昇圧
したエンハンスメント型がよい。もちろん、これに限定
されるものではなく、通常のエンハンスメント型であっ
てもよい。

第３Ａ図〜第３Ｅ図には接続論理ブロックＭＳの例が示
されている。

第３Ａ図は２本の配線間を接続する例であり、第３Ｂ図
は３本の配線間を接続する例であり、第３Ｃ図は４本の
配線間を接続する例であり、第３Ｄ図は６本の配線間を
接続する例であり、第３Ｅ図は８本の配線間を接続する
例である。これらの例において全ての配線間を接続する
場合には、第３Ａ図の場合は１個、第３Ｂ図の場合は３
個、第３Ｃ図の場合は６個、第３Ｄ図の場合は１５個、
そして、第３Ｅ図の場合は２８個のスイッチＭＩＳＦＥ
Ｔが必要となる。すなわち、ｎ本の配線を接続するには
、ｎ（ｎ−１）／２個のスイッチＭＩＳＦＥＴが必要と
なる。

第３Ｄ図及び第３Ｅ図に示される接続論理ブロックＭＳ
において、同一配線群ＮＬに含まれる配線相互間の接続
は実際はとんど行われることはない。そこで実質的に不
要なスイッチＭＩＳ−ＦＥＴを減らすには、第３Ｄ図に
おける端子■と■を接続するためのＭＩＳＦＥＴと、端
子■と■とを接続するためのＭＩＳＦＥＴとを設けない
ようにすることができる。第３Ｅ図の場合には、端子■
と■、■と■、■と■、■と■の夫々を接続するための
ＭＩＳＦ、ＥＴを設けないようにすることができる。

第４Ａ図及び第４Ｂ図には接続論理ブロックＭＳのその
他の例が示されている。第４Ａ図に示される接続論理ブ
ロックＭＳは、縦方向と横方向の配線群の夫々にスイッ
チＳＷＲ，ＳＷＣを介して接続されると共に、横方向の
スイッチＳＷＲを接続する配線と縦方向のスイッチＳＷ
Ｃを接続する配線との夫々の交点部分に縦横方向の配線
を接続するためのスイッチＳＷＭを配置して構成される
。

これによれば、配線間の接続の自由度は前例に比べて減
少するが、スイッチＭＩＳＦＥＴの数を減少させること
ができる。

第４Ｂ図に示される例は、交点部分のスイッチＳＷＭの
代わりに特定の交点、例えば、対角部分の交点を直接結
合したものである。このような構成においては配線間の
接続の自由度は一層減るが、論理回路ブロックＬＣＢの
スイッチ回路と組み合わせることにより、全体として配
線間の接続の自由度を向上させたのと同じ結果を得るこ
とができる。

上記実施例によれば、以下の作用効果を得ることができ
る。

（１）半導体集積回路の製造後に不揮発性メモリＲＯＭ
をプログラムすることにより、プログラマブル論理回路
ブロックＬＣＢ、ＩＯＢ、ＭＳの論理状態の決定あるい
は変更を行うことができるので、所望の機能を持つセミ
カスタム又はカスタム半導体集積回路を速やかに得るこ
とができる。

（２）プログラマブル論理回路ブロックＬＣＢ。

ＩＯＢ、ＭＳの論理状態は不揮発性メモリＲＯＭの記憶
データによって決定されるから、電源遮断後にも外部か
らプログラムデータの転送を受けることなく、その論理
状態決定情報を内部に保持させることができる。したが
って従来のＬＣＡ技術に比べてシステム動作上ＬＳＩの
取扱いさらには論理決定のための処理が容易になる。す
なわち、電源を投入してシステムを立ち上げる毎にシス
テムのホストプロセッサなどを介してプログラムデータ
の転送を受ける必要がなく、比較的短い時間でシステム
動作可能になる。

（３）多数のプログラマブル論理回路ブロックしＣＢ、
ＩＯＢ、ＭＳをアレイ状に配置してゲート使用効率を上
げても、夫々の論理状態を決定する情報は一つの不揮発
性メモリＲＯＭが保持し、このＲＯＭから読み出された
情報は個別的に揮発性記憶素子がラッチするから、斯る
論理状態を保つための回路構成は従来のＰＬＤに比べて
全体的に小さくなり、付帯周辺回路によるチップ占有率
を低く抑えることができる。

（４）プログラマブル論理回路ブロックＬＣＢ。

ＩＯＢ、ＭＳの論理状態の決定あるいは変更のためのプ
ログラムデータをシリアルイン・パラレルアウト形式の
シフトレジスタＳＲにシリアル転送するので、データ線
あるいは制御線の数を減らすことができる。

（５）上記作用効果（４）により、プログラマブル論理
回路ブロックに対するプログラム制御を容易にすること
ができる。

（６）プログラムデータの記憶に用いる不揮発性メモリ
ＲＯＭは電気的に書込み紫外線で消去するＥＰＲＯＭ、
又は電気的に書込み・消去可能なＥＥＰＲＯＭで構成し
であるので、論理状態の変更が容易である。

（７）上記作用効果（６）により、同一の半導体集積回
路であっても、その使用目的により種々の論理を得るこ
とが容易になる。

（８）半導体集積回路は、不揮発性メモリＲＯＭをリー
ドアクセスしてプログラマブル論理回路ブロックをプロ
グラムするためのアクセス制御回路ＡＣＯＮＴを備えて
いるので、そのプログラムを半導体集積回路自身で容易
に行える。

次に、本発明の第２の実施例を説明する。

第５図は本発明に係る半導体集積回路をプログラマブル
・ロジック・デバイスに適用した場合のプログラマブル
論理回路ブロックの一例回路図である。同図において、
ＡＮＤはプログラマブル・ロジック・デバイスのＡＮＤ
面を構成する論理回路ブロック、ＯＲはプログラマブル
・ロジック・デバイスのＯＲ面を構成する論理回路ブロ
ックである。

論理回路ブロックＡＮＤはマトリックス配置された不揮
発性記憶素子例えばＥＰＲＯＭからなるプログラム可能
な論理関数決定素子Ｍと、列単位で論理関数決定素子Ｍ
のゲート電極に結合された複数のワード線Ｗ　ａ　ｎ　
ｄと、行単位で論理関数決定素子Ｍのデータ入出力端子
に結合された複数のデータ線Ｄａｎｄとから構成されて
いる。また、ワード線Ｗ　ａ　ｎ　ｄの途中にはスイッ
チＭＩＳＦＥＴで成る分離用スイッチ５ＷＤａｎｄが介
在され、さらにワード線Ｗ　ａ　ｎ　ｄの両端部が入力
端子ＩＭ１、ＩＮ２になっている。

論理回路ブロックＯＲはマトリックス配置された不揮発
性記憶素子例えばＥＰＲＯＭからなるプログラム可能な
論理関数決定素子Ｍと、行単位で論理関数決定素子Ｍの
ゲート電極に結合された複数のワード線Ｗｏｒと、列単
位で論理関数決定素子Ｍのデータ入出力端子に結合され
た複数のデータ線Ｄｏｒとから構成されている。前記デ
ータ線Ｄｏｒの途中には、スイッチＭＩＳＦＥＴで成る
分離用スイッチ５Ｗｏｒが介在され、さらにデータ線Ｄ
ｏｒの両端部が出力端子○ＵＴＩ、０ＵＴ２になってい
る。そして論理回路ブロックＯＲのワード線Ｗｏｒは、
論理回路ブロックＡＮＤにおける対応行のデータ線Ｄａ
ｎｄとトランスファＭＩＳＦＥＴのようなトランスファ
スイッチＳＷＴを介して接続されている。

前記多数の分離スイッチＳＷＤ　ａ　ｎ　ｄ　、　５Ｗ
Ｄｏｒは、畳込みＰＬＤ　（Ｆｏｌｄｅｄ　　Ｐｒｏｇ
ｒａｍｍａｂｌｅ　　　Ｌｏｇｉｃ　　　Ｄｅｖｉｃｅ
）を構成するためのものである。ＰＬＡのチップサイズ
を小さくするために１通常行われる畳込みＰＬＡは半導
体集積回路製造工程において任意の箇所でセルトランジ
スタ群をブロック化してゲート使用率を向上させるもの
であるが、本実施例では、製造工程で任意の箇所の切断
を許す代わりに、前記分離スイッチ５ＷＤａ　ｎｄ、５
ＷＤｏ　ｒのスイッチ状態をシフトレジスタのような揮
発性記憶素子を介して任意にプログラム可能にする。揮
発性のスイッチ５ＷＤａ　ｎ　ｄ、５ＷＤｏ　ｒの代わ
りに、ＭＮＯＳのような不発性記憶素子をスイッチ素子
として利用すると、斯る不揮発性のスイッチ素子を個別
的にプログラムするための周辺回路が複雑となり、さら
にこのために、チップサイズが大きくなって畳込みＰＬ
Ｄを構成する意義が減少してしまう。

第６図には第５図の回路を利用したプログラマブル・ロ
ジック・デバイスの全体的なブロック図が示される。

６図の例では、周辺回路の増加を防ぐために、不揮発性
記憶素子からなる論理関数決定素子Ｍへのプログラム回
路は、ＡＮＤ面全体で共通化され。

且つＯＲ面全体で共通化されている。すなわち、ＡＮＤ
面のためにプログラム回路ＰＷａｎｄ、ＰＤａｎｄが設
けられ、またＯＲ面のためにプログラム回路ＰＷｏｒ、
ＰＤｏｒが設けられている。

尚、第６図の構成において分離スイッチ５ＷＤａｎｄ、
５ＷＤｏｒのスイッチ状態を決定する情報を保持する揮
発性記憶素子は図示されていないが、例えばＡＮＤ面と
ＯＲ面毎にレジスタもしくはラッチ回路を持ち、さらに
それらのために第１図と同様の不揮発性メモリＲＯＭや
アクセス制御回路ＡＣＯＮＴなどが含まれる。

次に、第６図のプログラマブル・ロジック・デバイスに
対するプログラム方法について、説明する。

５ｔｅｐｌ： 不揮発性記憶素子からなる論理関数決定素子Ｍにプログ
ラムデータを転送し、論理状態を決定する。この時、分
離用スイッチ５ＷＤａｎｄ、５ＷＤｏｒは導通状態にし
ておく。また、トランスファスイッチＳＷＴはＡＮＤ面
とＯＲ面を夫々別々にプログラムするために用いられ、
プログラム時にはオフ状態、論理動作時にはオン状態に
される。

５ｔｅｐ２： 分離用スイッチ５ＷＤａｎｄ、５ＷＤｏ　ｒのスイッチ
状態を決定するプログラムデータをＲＯＭのような図示
しない不揮発性メモリに記憶する。

５ｔｅｐ３： 前記不揮発性メモリに記憶したプログラムデータをレジ
スタを構成するような揮発性記憶素子に転送して１分離
用スイッチＳＷＤ　ａ　ｎ　ｄ　、　５ＷＤｏｒのスイ
ッチ状態を決定して１畳込みを行う。

特に、本実施例によれば、プログラマブル・ロジック・
デバイスのＡＮＤ面のワード線、ＯＲ面のデータ線に分
離用スイッチ５ＷＤａｎｄ、５ＷＤｏｒを設け、これを
揮発性記憶素子並びに不揮発性メモリの記憶情報に基づ
いて任意にスイッチ制御可能にして畳込み構造を実現す
ることができるようにしたから、ゲート使用率の高いプ
ログラマブル・ロジック・デバイスを得ることができる
。

次に、本発明の第３実施例を第７図に基づいて説明する
。

第７図において、ＭＬＣＢは複数のＬＣＢとＭＳを含ん
で成るプログラム可能な大規模論理回路ブロックである
。これに含まれるＬＣＢやＭＳ、そしてＭＬＣＢの外部
に配置された他のＬＣＢやＭＳは、第１図に基づいて説
明したものと同様に構成される。この構成において、大
規模論理回路ブロックＭＬＣＢは他のＬＣＢやＭＳとは
独立なプログラム可能な論理回路ブロックというよりも
、第１図の構成において、ある領域のＬＣＢとＭＳをＭ
ＬＣＢとして構成したものとみなすことができる。すな
おち、機能的にまとまりのある論理回路は分散したＬＣ
ＢとＭＳで構成するよりもＭＬＣＢで構成することで、
ＬＣＢとＭＳの無駄を省くことができるようになる。例
えば、８ビツトのレジスタを構成する場合、離れたＬＣ
ＢとＭＳで構成するよりも隣接したＬＣＢとＭＳで構成
することにより、配線ＮＬ、ＳＬを効率よく使用できる
。ＭＬＣＢの領域は、必要とされる論理回路毎にプログ
ラム時に決めればよい。あるいは、予め標準的な論理回
路を構成するのに必要なプログラムデータを決めておき
、このデータによりＭＬＣＢに相当する論理回路を決め
てもよい、ＬＣＢ。

ＭＳ等の使用率とプログラムデータの開発の効率の点か
らは後者が望ましい。

本実施例によれば、以下の作用効果がある。

（１）機能的にまとまりのある論理回路を、隣接したプ
ログラム可能な論理回路と配線で構成するので、回路の
使用効率もしくはゲートの使用率が向上する。

（２）機能的にまとまりのある論理回路を構成するのに
必要なプログラムデータを予め決めておくので、全体の
プログラムデータの開発効率が向上する。

次に、本発明の第４実施例を第８図に基づいて説明する
。

第８図において、ＮＰＬＣはプログラムネ可能な回路ブ
ロックである。すなわち、半導体集積回路の製造工程で
機能が決定された回路ブロックである。同図において、
ＬＣＢ及びＭＳなどの構成は第１図で説明したものと同
じである。

ＬＣＢ、ＭＳ等のプログラム可能な論理回路ブロックの
みで論理回路を構成することは、半導体集積回路のゲー
ト使用率の点から、効率の悪いことがある。例えば、最
近大規模なメモリを構成した論理回路が広く使用される
ようになってきた。

このような場合、大規模なメモリをプログラム可能な論
理回路ブロックのみで構成することはゲート使用率が非
常に悪くなる。従って、論理回路の中で、汎用性のある
回路ブロックを予め半導体集積回路の製造段階で決定し
て回路ブロックＮＰＬＣを構成しておき、更に詳細な仕
様等はＬＣＢやＭＳ等に対するプログラムで決定する。

本実施例によれば、汎用性のある回路ブロックに対して
はその論理構成を予め製造段階で固定化もしくは専用化
しておき、その他の回路ブロックをプログラム可能な論
理回路ブロックで構成するので、ゲート使用率を高くで
き、また、全体のプログラムデータの開発効率も向上さ
せることができる。

次に、本発明の第５実施例を第９図に基づいて説明する
。

第９図において、ＰＬＤはプログラム可能な不揮発性記
憶素子を論理関数決定素子として用いたプログラム・ロ
ジック・デバイスである。本実施例におけるＰＬＤはフ
リップ・フロップ等の順序回路を備えている。もちろん
、第２実施例と同じ構成のＰＬＤであってもよい。

ＰＬＤはＰＬＡと同様に、ＡＮＤアレイとＯＲアレイか
ら構成されているので、基本的にはどのような組合わせ
回路も構成できる。ＰＬＤの代わりにＬＣＢ、ＩＯＢ、
ＭＳ等のプログラム可能な論理回路ブロックを利用して
所望の論理回路を構成してもよいが、プログラムすべき
論理回路の構成によっては、ゲート使用率の非常に悪い
場合が発生するおそれもある。このような場合に、プロ
グラム可能な論理回路ブロックの一部をＰＬＤにより構
成しておくと、ランダムロジックをＰＬＤで構成したい
という要求にも答えることができる。

次に、本発明の第６実施例を第１０図に基づいて説明す
る。

本実施例ではプログラム可能な論理回路ブロックＬＣＢ
を、プログラム可能な不揮発性記憶素子を用いたＰＬＤ
で構成している。このＰＬＤとしては第２実施例で説明
したもの、或いはその他の構成のものを採用することが
できる。

この実施例によれば半導体集積回路の全体的な規模で第
５図及び第６図で説明したような畳込みを行うことがで
きる。

次に、本発明の第７実施例を第１１図に基づいて説明す
る。

第１１図の例はマイクロコンピュータに適用した実施例
である。同図に示されるマイクロコンピュータは、シリ
コンのような１個の半導体基板に形成され、セントラル
・プロセッシング・ユニット（以下単に中央処理装置と
も記す）ＣＰＵ、不揮発性メモリＲＯＭ、揮発性メモリ
ＲＡＭ、プログラマブル論理回路ＰＬ、そして入出力イ
ンタフェースＩ１０を含む。

中央処理装置ＣＰＵはマイクロプロセッサとしての機能
を持ち、制御部、演算部、種々のレジスタから構成され
ている。不揮発性メモリＲＯＭは演算を実行するための
プログラムや種々のデータを記憶するものであり、例え
ばＥＰＲＯＭやＥＥＰＲＯＭによって構成される。揮発
性メモリＲＡＭは演算途中のデータなどを一時的に記憶
しておく一時記憶領域若しくはワーク領域として利用さ
れる。入出力インタフェースエ／○は外部とインタフェ
ースされる。

プログラマブル論理回路ＰＬは、第１図、第５図、第６
図あるいは第１０図に示されるような構成を採っている
。即ち、前記不揮発性メモリＲＯＭの情報を受は取って
論理状態を決定するための揮発性記憶素子を少なくとも
含んで構成されている。このマイクロコンピュータに含
まれる夫々の機能モジュ）Ｌｔ　ＣＵ　Ｐ　、　ＲＯＭ
　、　ＲＡ　Ｍ　、Ｐ　Ｌ、Ｉｌｏは、アドレス、デー
タ、制御信号をやりとすするための内部バスＢＵＳによ
って相互に結合されている。特にプログラマブル論理回
路ＰＬにおけるインタフェース部ＢＰは、プログラマブ
ル論理回路ＰＬの論理動作決定のための情報伝達に専用
的に利用される。また、他方のインタフェース部ＢＡは
、論理状態が決定された後の論理動作を行うときに利用
される。プログラマブル論理回路ＰＬに対するプログラ
ム動作において不揮発性メモリＲＯＭをリードアクセス
して論理決定用情報をプログラマブル論理回路ＰＬに与
えるためのアクセス制御手段は、前記中央処理装置ＣＰ
Ｕの機能によって実現される。

次に、上記マイクロコンピュータの作用を説明する。

プログラマブル論理回路ＰＬを固定論理回路として使用
する場合には、第１図に示した実施例と同様の方法によ
り、プログラマブル論理回路ＰＬの論理状態を決定する
。例えば中央処理装置ｃｐＵが不揮発性メモリＲＯＭを
アクセスして論理決定用情報を内部バスＢＵＳに読出し
、これをインタフエース部ＢＰを介してプログラマブル
論理回路ＰＬの揮発性記憶素子に転送する。これにより
、プログラマブル論理回路ＰＬには所望の論理状態が設
定される。このようにして論理状態が決定された後は、
不揮発性メモリＲＯＭに格納されている動作プログラム
に基づいてマイクロコンピュータが論理動作を行う。し
たがって、電源投入時から電源遮断時までの動作の間、
ＰＬの論理状態は固定され、製造工程で論理状態を決定
した場合と同じになる。尚、本実施例において不揮発性
メモリＲＯＭは通常の演算を実行するためのプログラム
や種々のデータを記憶するメモリとして機能すると共に
、プログラマブル論理回路ＰＬのプログラムデータ゛を
記憶するデータメモリとしても機能する。

マイクロコンピュータの動作途上でプログラマブル論理
回路ＰＬの論理状態を変更することもできる。この論理
状態変更のための処理は上記同様に行うことができる。

したがって、電源投入時から電源遮断時までの間に＋’
　Ｐ　Ｌの論理状態を変更することができるから、一つ
の論理回路ＰＬを複数の論理回路として使用でき、見掛
上製造工程で論理状態を決定した複数の論理回路を備え
たと同じことになる。

もちろん、前述の作用はＣＰＵの外部の論理状態の決定
あるいは変更を行う場合であるが、ｃＰＵの内部の論理
状態の決定あるいは変更を行う場合にも適用できる。

本実施例によれば、以下の作用効果がある。

（１）マイクロコンピュータに搭載したプログラマブル
論理回路ＰＬの状態を、半導体集積回路装置の製造後に
決定あるいは変更できるので、同一のマイクロコンピュ
ータＬＳＩから複数の仕様のマイクロコンピュータを得
ることができる。言い換えれば、プログラマブル論理回
路ブロックＰＬによって任意の周辺機能を実現すること
ができる。

（２）マイクロコンピュータに搭載したプログラマブル
論理回路ＰＬの状態を、マイクロコンピュータの動作途
中で変更できるので、一つの論理回路であっても、実質
的に複数の論理回路を搭載したと同じになる。

（３）上記（２）により、マイクロコンピュータのソフ
トウェア処理をプログラマブル論理回路ＰＬに任意に設
定されたハードウェアによる処理に置き換えることがで
きるので高速の処理が可能となる。

（４）上記（２）により、マイクロコンピュータの集積
度を向上することができる。

（５）マイクロコンピュータに搭載したプログラマブル
論理回路ＰＬの状態の決定あるいは変更を行うためのア
クセス制御を中央処理装置ＣＰＵにより行い、プログラ
ムデータは搭載されている不揮発性メモリＲＯＭに記憶
するので、余分な制御回路や記憶回路が不要となる。

（６）上記（５）により、制御回路と記憶回路をプログ
ラマブル論理回路ＰＬに対するプログラムと、マイクロ
コンピュータとしての論理動作とに共用するので、マイ
クロコンピュータの集積度が向上し、また、システム構
成も簡単になる。

次に、上記プログラマブル論理回路ＰＬを冗長構成とし
て利用する場合の実施例をマイクロコンピュータなどに
適応して説明する。

第１２Ａ図〜第１２Ｃ図に示される半導体集積回路は、
マイクロコンピュータ等の論理集積回路で、破線で囲ま
れた領域に含まれる論理回路ブロック６１〜Ｃ８は例え
ば半導体集積回路の製造工程で夫々の論理が固定的に決
定されており、これらの論理回路ブロック０１〜Ｃ８に
よって、一つの機能を備えた論理集積回路が構成される
。プログラマブル論理回路ＰＬは前記実施例で説明した
ように半導体集積回路の製造後に論理状態を決定あるい
は変更可能な論理ブロックである。

第１２Ａ図に示される論理集積回路は、マイクロコンピ
ュータのように、論理回路ブロック０１〜Ｃ６が内部バ
スＢＵＳに共通接続されている場合の例である。プログ
ラマブル論理回路ＰＬも内部バスＢＵＳに接続されてい
る。

第１２Ｂ図に示される論理集積回路は、論理回路ブロッ
クＣ１〜Ｃ４が直列接続されている場合の例である。夫
々の論理回路ブロック０１〜Ｃ４は直列接続バスＢＵＳ
Ｉ、ＢＵＳ２．ＢＵＳ３により接続されている。プログ
ラマブル論理回路ＰＬは直列接続バスＢＵＳＩ、ＢＵＳ
２．ＢＵＳ３とは別の冗長用バスＲＢＵＳにより、論理
回路ブロック０１〜Ｃ４に接続されている。

第１２Ｃ図に示される論理集積回路は、論理回路ブロッ
クＣ１〜Ｃ８が内部バスＢＵＳに共通接続された部分と
直列接続バスＢＵＳ　１〜ＢＵＳ４により接続された部
分とが混在している場合の例である。プログラマブル論
理回路ＰＬは冗長用バスＲＢＵＳにより、論理回路ブロ
ック０１〜Ｃ８に接続されている。この場合に、論理回
路ブロックが共通接続された内部バスＢＵＳを部分的に
利用してもよい。

次に、冗長用としてのプログラマブル論理回路ＰＬを利
用して故障回路を救済する方法について説明する。

半導体集積回路の製造後の動作試験あるいは、その後の
動作中に論理回路ブロックが故障あるいは所望の動作を
行わなくなった場合には次のようにして、この論理回路
ブロックの救済を行う。

（１）この故障あるいは所望の動作を行わなくなった論
理回路ブロックと同じ論理機能となるように、プログラ
マブル論理回路ＰＬの論理をプログラムする。

（２）前記故障あるいは所望の動作を行わなくなった論
理回路ブロックを非活性状態にする。

（３）故障あるいは所望の動作を行わなくなった論理回
路ブロックのための入出力信号および各種の制御信号を
プログラマブル論理回路ＰＬに接続する。例えば第１２
Ａ図の場合には、第１１図の場合と同様に、共通の内部
バスＢＵＳを介して行う。第１２Ｂ図の場合には、専用
の冗長用バスＲＢＵＳを介して行う。すなわち、論理回
路ブロックＣ２が故障の場合にはＣ２を非活性状態にし
て、Ｃ１、ＢＵＳ　１、Ｃ２、ＢＵＳ２、Ｃ３に至る経
路を、Ｃ１、ＲＢＵＳ、ＰＬ、ＲＢＵＳ、Ｃ３の経路に
変更する。そして第１２Ｃ図の場合には、第１２Ａ図と
第１２Ｂ図の場合の処理を組合わせればよい。

尚、本実施例では一つの論理回路ブロックを救済する場
合について説明したが、複数の論理回路ブロックを救済
することも可能である。また、本実施例では一つの半導
体集積回路の中での救済について説明したが、複数の半
導体集積回路からなるシステムにおいても、本実施例の
方法により、故障した半導体集積回路そのものの救済が
できることは言うまでもない。

本実施例によれば、以下の作用効果がある。

（１）製造後にプログラム可能なプログラマブル論理回
路ＰＬを搭載しているので、製造工程で論理状態が決定
されている論理回路が故障している場合に、そのプログ
ラマブル論理回路ＰＬで救済できる。

（２）上記より、半導体集積回路の歩留を向上させるこ
とができる。さらに少量多品種のセミカスタム半導体集
積回路を迅速に製造および提供することができる。

以上本発明を実施例に基づいて具体的に説明したが、本
発明はそれに限定されるものではなく、その要旨を逸脱
しない範囲において種々変更することができる。

例えば不揮発性メモリの論理決定情報をプログラマブル
論理回路ブロックの揮発性記憶素子に伝達する手法はシ
リアル転送に限定されず、パラレルデータ転送であって
もよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、揮発性記憶素子の記憶情報に従って論理状態
が可変に設定されるプログラマブル論理回路ブロックを
採用すると共に、当該論理回路ブロックの論理状態を決
定するための情報を電気的に書込み可能な内蔵不揮発性
メモリに保持させるようにして半導体集積回路を構成す
ることにより、入出力数や積項数といった観点からプロ
グラマブル論理回路ブロックの内部構成さらには複数個
のプログラマブル論理回路ブロック相互間の配置に自由
度をもたせてゲート使用効率を上げても、それによるチ
ップ専有率の著しい増大を抑えることができると共に、
従来電源投入毎に必要とされていた外部からのプログラ
ムデータの転送が不要になり、プログラマブル論理回路
ブロックを内蔵する半導体集積回路の取扱いを容易にす
ることができるという効果がある。

そして、前記プログラマブル論理回路ブロックを複数個
配置すると共に、それらプログラマブル論理回路ブロッ
ク間接続用の配線で結合し、前記配線相互の接続状態を
、一部のプログラマブル論理回路ブロックにて決定する
ように構成することにより、プログラマブル論理回路に
設定可能な論理の柔軟性もしくは融通性をゲートアレイ
に匹敵するほどに高めることができる。

また、専用もしくは他の処理に兼用されるアクセス制御
手段を含めて半導体集積回路を構成することにより、不
揮発性メモリに格納された論理決定用情報をプログラマ
ブル論理回路ブロックの揮発性記憶素子にロードする処
理を半導体集積回路臼からが行えるようになる。したが
って、そのような処理を電源投入毎にシステムのホスト
プロセッサなどに負担させずに済むようになる。

さらにこのとき、内蔵アクセス制御手段によるプログラ
ム動作の終了を外部に通知可能にしておくことにより、
そのプログラム動作の終了後速やかにシステム動作の開
始が可能になる。

また、揮発性記憶素子をシリアルイン・パラレルアウト
形式のシフトレジスタによって構成することにより、論
理決定用情報を揮発性記憶素子に転送するための信号配
線数を少なくすることができる。

さらに、本発明の半導体集積回路をマイクロコンピュー
タに適用するような場合に、前記プログラマブル論理回
路ブロックを利用して論理制御動作を行うセントラル・
プロセッシング・ユニットを含めておくことにより、そ
のプログラマブル論理回路ブロックを利用してセントラ
ル・プロセッシング・ユニットのための所望の周辺機能
を実現することができ、また、プログラマブルであるが
故に周辺機能に対する冗長としても利用することができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体集積回路のブロ
ック図、 第２Ａ図はプログラマブル論理回路ブロックの一例であ
る論理回路ブロックのブロック図、第２Ｂ図は論理回路
ブロックに含まれるスイッチ回路の一例ブロック図、 第２Ｃ図は揮発性記憶素子によって構成されるシフトレ
ジスタの一例ブロック図。 第３Ａ図から第３Ｅ図は夫々プログラマブル論理回路ブ
ロックのその他の例である接続論理ブロックの回路図、 第４Ａ図及び第４Ｂ図は接続論理ブロックの他の例を示
す回路図。 第５図は本発明をプログラマブル・ロジック・デバイス
に適用した場合のプログラマブル論理回路ブロックの一
例回路図、 第６図は第５図に示される回路を利用したプログラマブ
ル・ロジック・デバイスの全体的なブロック図、 第７図は本発明の他の実施例ブロック図、第８図は本発
明のその他の実施例ブロック図、第９図は本発明のさら
にその他の実施例ブロック図。 第１０図は本発明のさらに別の実施例ブロック図、 第１１図は本発明をマイクロコンピュータに適用した実
施例ブロック図、 第１２Ａ図から第１２Ｃ図は夫々本発明に係る半導体集
積回路のプログラマブル論理回路ブロックを冗長構成と
して利用する場合の実施例ブロック図である。 ＬＣＢ・・・論理回路ブロック、ＩＯＢ・・・入出力回
路ブロック、ＭＳ・・・接続論理ブロック、ＮＬ・・・
配線群、ＳＲ・・・シフトレジスタ、５ＬＡＴ１〜５Ｌ
ＡＴ１５・・・スタティックラッチ、ＳＥＬ・・・セレ
クタ、ＡＣＯＮＴ・・・アクセス制御回路、ＲＯＭ・・
・不揮発性メモリ、ＬＣ・・・論理回路部、ＳＷＩ、Ｓ
Ｗ２・・・スイッチ回路、ＡＮＤ・・・論理回路ブロッ
ク、○Ｒ・・・論理回路ブロック、５ＷＤａ　ｎ　ｄ、
５ＷＤｏ　ｒ・・・分離スイッチ、ＭＬＣＢ・・・大規
模論理回路ブロック、ＣＰＵ・・・セントラル・プロセ
ッシング・ユニット、ＰＬ・・・プログラマブル論理回
路。 Ａ 第 ２Ｂ 図 第 Ｃ 図 第３０図 １ 第 Ａ 図 Ｌ−１ 第 Ｂ 図 第 Ｃ 図 第 ４Ａ図 Ｎし Ｌ 第 ４Ｂ Ｌ 図 第 を 図 第 ８ 図 第 図 Ｌ 第 １０図 第 １ 図 第 １２Ａ図

Claims (1)

1. 【特許請求の範囲】 １、情報を電気的に書込み可能な不揮発性メモリと、 前記不揮発性メモリの記憶情報に従った情報を保持する
   ための揮発性記憶素子を含み、該揮発性記憶素子の記憶
   情報に従って論理状態が可変に設定されるプログラマブ
   ル論理回路ブロックとを、 一つの半導体基板に含んで成る半導体集積回路。 ２、前記プログラマブル論理回路ブロックを複数個配置
   すると共に、それらプログラマブル論理回路ブロックを
   ブロック間接続用の配線で結合し、 前記配線相互の接続状態を、一部のプログラマブル論理
   回路ブロックにて決定するようにされて成る 請求項１記載の半導体集積回路。 ３、前記不揮発性メモリから読み出した論理決定用情報
   を所要の揮発性記憶素子に書込むアクセス制御手段を含
   む請求項１又は２記載の半導体集積回路。 ４、前記アクセス制御手段によりプログラマブル論理回
   路ブロックの論理状態が一通り決定された状態を外部に
   通知するためのインタフェース手段を含む請求項３記載
   の半導体集積回路。 ５、前記プログラマブル論理回路ブロックの揮発性記憶
   素子はシリアルイン・パラレルアウト形式のシフトレジ
   スタに含まれ、 前記アクセス制御手段は、前記シフトレジスタに対する
   選択制御、並びに情報のシリアル転送制御を可能にされ
   て成る 請求項３記載の半導体集積回路。 ６、前記プログラマブル論理回路ブロックを利用して論
   理動作を行うセントラル・プロセッシング・ユニットを
   含む請求項１乃至５の何れか１項に記載の半導体集積回
   路。