JPH07160347A - 基準電流回路および基準電圧回路 - Google Patents
基準電流回路および基準電圧回路Info
- Publication number
- JPH07160347A JPH07160347A JP5308162A JP30816293A JPH07160347A JP H07160347 A JPH07160347 A JP H07160347A JP 5308162 A JP5308162 A JP 5308162A JP 30816293 A JP30816293 A JP 30816293A JP H07160347 A JPH07160347 A JP H07160347A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- current circuit
- circuit
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 18
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 6
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 6
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 6
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 5
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 5
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 バイポーラおよびＭＯＳ集積回路上に、アー
リー電圧を打ち消し、低電圧かつ、低電流で動作する正
の温度特性を持つ基準電流回路および基準電圧回路を実
現する。 【構成】 ナガタ・カレント・ミラー回路を２個、コン
プリメンタリに接続して成る基準電圧回路および基準電
圧回路。
リー電圧を打ち消し、低電圧かつ、低電流で動作する正
の温度特性を持つ基準電流回路および基準電圧回路を実
現する。 【構成】 ナガタ・カレント・ミラー回路を２個、コン
プリメンタリに接続して成る基準電圧回路および基準電
圧回路。
Description
【０００１】
【産業上の利用分野】本発明は、基準電流回路および基
準電圧回路に関し、特に、アーリー電圧を打ち消し、低
電圧かつ、低電流で動作する正の温度特性を持つ基準電
流回路および基準電圧回路に関する。
準電圧回路に関し、特に、アーリー電圧を打ち消し、低
電圧かつ、低電流で動作する正の温度特性を持つ基準電
流回路および基準電圧回路に関する。
【０００２】
【従来の技術】従来の正の温度特性を持つ基準電流回路
（ＰＴＡＴ：ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ ａｂｓ
ｏｌｕｔｅ ｔｅｍｐｅｒａｔｕｒｅ）は、図１２に示
すように、カレント・ミラー・トランジスタの一方のト
ランジスタのエミッタに抵抗を挿入したワイドラー・カ
レント・ミラーを用いる回路が、ＩＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ，ＶＯＬ．ＳＣ−２２，Ｎｏ．６，ｐｐ．１１３９−
１１４３，Ｄｅｃ．１９８７に詳しく紹介されている。
（ＰＴＡＴ：ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ ａｂｓ
ｏｌｕｔｅ ｔｅｍｐｅｒａｔｕｒｅ）は、図１２に示
すように、カレント・ミラー・トランジスタの一方のト
ランジスタのエミッタに抵抗を挿入したワイドラー・カ
レント・ミラーを用いる回路が、ＩＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ，ＶＯＬ．ＳＣ−２２，Ｎｏ．６，ｐｐ．１１３９−
１１４３，Ｄｅｃ．１９８７に詳しく紹介されている。
【０００３】図１２において、トランジスタＱ５はエミ
ッタ面積比が単位トランジスタのエミッタ面積の２倍と
なっている。これにより、トランジスタＱ２に流れるト
ランジスタＱ３，Ｑ４の２つのトランジスタのベース電
流と等しい電流値をトランジスタＱ１に流し込んで、ト
ランジスタＱ１，Ｑ２から構成されているカレント・ミ
ラー回路のミラー比を等しくしているとともに、トラン
ジスタＱ１とＱ２のそれぞれのエミッタ・コレクタ間電
圧ほぼ等しくし、ベース幅変調（アーリー電圧効果）が
現れないように機能している。
ッタ面積比が単位トランジスタのエミッタ面積の２倍と
なっている。これにより、トランジスタＱ２に流れるト
ランジスタＱ３，Ｑ４の２つのトランジスタのベース電
流と等しい電流値をトランジスタＱ１に流し込んで、ト
ランジスタＱ１，Ｑ２から構成されているカレント・ミ
ラー回路のミラー比を等しくしているとともに、トラン
ジスタＱ１とＱ２のそれぞれのエミッタ・コレクタ間電
圧ほぼ等しくし、ベース幅変調（アーリー電圧効果）が
現れないように機能している。
【０００４】単位トランジスタのベース電圧とコレクタ
電流の関係は、指数則が成り立ち、ベース幅変調を無視
すれば、以下に示す数式１が得られる。
電流の関係は、指数則が成り立ち、ベース幅変調を無視
すれば、以下に示す数式１が得られる。
【０００５】
【数１】
【０００６】ここで、ＶT は熱電圧であり、ＶT ＝ｋＴ
／ｑと表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、Ｉs はトラン
ジスタの飽和電流、Ｋi は単位トランジスタに対するの
エミッタ面積比である。
／ｑと表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、Ｉs はトラン
ジスタの飽和電流、Ｋi は単位トランジスタに対するの
エミッタ面積比である。
【０００７】トランジスタＱ１のエミッタ面積比はＫ1
倍にしているので、以下に示す数式２が成り立つ。
倍にしているので、以下に示す数式２が成り立つ。
【０００８】
【数２】
【０００９】尚、ここでは、簡単のために、ｎｐｎトラ
ンジスタの電流増幅率αFnは１としてある。
ンジスタの電流増幅率αFnは１としてある。
【００１０】上記数式２より、以下に示す数式３が得ら
れる。
れる。
【００１１】
【数３】
【００１２】良く知られているように、熱電圧ＶT の温
度特性は＋３，３３３ｐｐｍ／℃であるから、抵抗Ｒの
温度特性が＋３，３３３ｐｐｍ／℃以下であれば、Ｉ1
の温度特性は正となり、温度に比例する電流が得られ
る。＋３，３３３ｐｐｍ／℃以下の温度特性の抵抗は、
通常の半導体プロセスにおいては、容易に得られる値で
ある。従って、正の温度特性を持つ基準電流回路（ＰＴ
ＡＴ）が得られる。
度特性は＋３，３３３ｐｐｍ／℃であるから、抵抗Ｒの
温度特性が＋３，３３３ｐｐｍ／℃以下であれば、Ｉ1
の温度特性は正となり、温度に比例する電流が得られ
る。＋３，３３３ｐｐｍ／℃以下の温度特性の抵抗は、
通常の半導体プロセスにおいては、容易に得られる値で
ある。従って、正の温度特性を持つ基準電流回路（ＰＴ
ＡＴ）が得られる。
【００１３】この他のＰＴＡＴ回路は、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ，ＶＯＬ．ＳＣ−２２，Ｎｏ．６，ｐｐ．１１
３９−１１４３，Ｄｅｃ．１９８７に詳しいが、いずれ
も、ワイドラー・カレント・ミラーを基本構成要素に持
つ。
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ，ＶＯＬ．ＳＣ−２２，Ｎｏ．６，ｐｐ．１１
３９−１１４３，Ｄｅｃ．１９８７に詳しいが、いずれ
も、ワイドラー・カレント・ミラーを基本構成要素に持
つ。
【００１４】
【発明が解決しようとする課題】このように、従来の基
準電流回路では、低電圧動作が可能であるが、基準電圧
回路への変更あるいは基準電圧回路との共用化は回路規
模を比較的小さいままで行うのは難しい。
準電流回路では、低電圧動作が可能であるが、基準電圧
回路への変更あるいは基準電圧回路との共用化は回路規
模を比較的小さいままで行うのは難しい。
【００１５】
【課題を解決するための手段】本発明の基準電圧回路お
よび基準電圧回路は、ナガタ・カレント・ミラー回路を
２個、コンプリメンタリに接続してなる。
よび基準電圧回路は、ナガタ・カレント・ミラー回路を
２個、コンプリメンタリに接続してなる。
【００１６】
【実施例】図１に、本発明に係る基準電流回路の１実施
例を示す回路図を示す。グラウンドと電源ＶＣＣに対し
て、カレント・ミラー回路をコンプリメンタリに、か
つ、点対称にもつ。具体的には、第１のトランジスタＱ
１及び第２のトランジスタＱ２を備えた第１の定電流回
路（カレント・ミラー回路）と、第１の定電流回路及び
電源ＶＣＣに接続され、第３のトランジスタＱ３及び第
４のトランジスタＱ４を備えた第２の定電流回路（カレ
ント・ミラー回路）とを有し、第１の定電流回路及び第
２の定電流回路とが互いに電源ＶＣＣ及びグラウンドに
対して、コンプリメンタリに、かつ、点対称に配置され
ている。
例を示す回路図を示す。グラウンドと電源ＶＣＣに対し
て、カレント・ミラー回路をコンプリメンタリに、か
つ、点対称にもつ。具体的には、第１のトランジスタＱ
１及び第２のトランジスタＱ２を備えた第１の定電流回
路（カレント・ミラー回路）と、第１の定電流回路及び
電源ＶＣＣに接続され、第３のトランジスタＱ３及び第
４のトランジスタＱ４を備えた第２の定電流回路（カレ
ント・ミラー回路）とを有し、第１の定電流回路及び第
２の定電流回路とが互いに電源ＶＣＣ及びグラウンドに
対して、コンプリメンタリに、かつ、点対称に配置され
ている。
【００１７】トランジスタＱ１のベースとコレクタが第
１の抵抗Ｒ1 を介して接続され、トランジスタＱ３のベ
ースとコレクタが第２の抵抗Ｒ2 を介して接続され、第
２のトランジスタＱ２のベースとトランジスタＱ１のコ
レクタとが接続され、トランジスタＱ４のベースとトラ
ンジスタＱ３のコレクタとが接続され、トランジスタＱ
１のエミッタは所定の面積をもち、トランジスタＱ２の
エミッタの面積はトランジスタＱ１のエミッタの面積の
自然対数の底ｅ（ｅ＝２．７１８２８）倍であり、トラ
ンジスタＱ１，Ｑ２がいずれもエミッタ接地されてい
る。
１の抵抗Ｒ1 を介して接続され、トランジスタＱ３のベ
ースとコレクタが第２の抵抗Ｒ2 を介して接続され、第
２のトランジスタＱ２のベースとトランジスタＱ１のコ
レクタとが接続され、トランジスタＱ４のベースとトラ
ンジスタＱ３のコレクタとが接続され、トランジスタＱ
１のエミッタは所定の面積をもち、トランジスタＱ２の
エミッタの面積はトランジスタＱ１のエミッタの面積の
自然対数の底ｅ（ｅ＝２．７１８２８）倍であり、トラ
ンジスタＱ１，Ｑ２がいずれもエミッタ接地されてい
る。
【００１８】このカレント・ミラー回路を抜き出し、ｎ
ｐｎトランジスタで構成した場合を例に、図２に示す。
このカレント・ミラー回路は特公昭４６−１６４６３に
示された回路であり、カレント・ミラー回路としての特
徴が顕著に現れるように、抵抗Ｒ1 以外は零に設定して
ある。このカレント・ミラー回路は、ワイドラー・カレ
ント・ミラー回路と区別するために、ナガタ・カレント
・ミラー回路と呼ぶ。
ｐｎトランジスタで構成した場合を例に、図２に示す。
このカレント・ミラー回路は特公昭４６−１６４６３に
示された回路であり、カレント・ミラー回路としての特
徴が顕著に現れるように、抵抗Ｒ1 以外は零に設定して
ある。このカレント・ミラー回路は、ワイドラー・カレ
ント・ミラー回路と区別するために、ナガタ・カレント
・ミラー回路と呼ぶ。
【００１９】図２より、以下に示す数式４、数式５、数
式６の関係式が得られる。
式６の関係式が得られる。
【００２０】
【数４】
【００２１】
【数５】
【００２２】
【数６】
【００２３】上記数式４、数式５から上記数式６を解く
と、以下に示す数式７が得られる。
と、以下に示す数式７が得られる。
【００２４】
【数７】
【００２５】ナガタ・カレント・ミラーの特性図を図３
に示す。ここで、基準電流Ｉ1 に対して、ミラー電流Ｉ
2 はピーク特性を持つ。
に示す。ここで、基準電流Ｉ1 に対して、ミラー電流Ｉ
2 はピーク特性を持つ。
【００２６】以上の回路解析はｐｎｐトランジスタから
構成されるナガタ・カレント・ミラー回路にも適用され
る。したがって、ナガタ・カレント・ミラー回路をコン
プリメンタリに接続すると、図４に示す様に、ｎｐｎト
ランジスタから構成されるナガタ・カレント・ミラー回
路には実線で示されるＩ1 −Ｉ2 特性が、ｐｎｐトラン
ジスタから構成されるナガタ・カレント・ミラー回路に
は波線で示されるＩ2−Ｉ1 特性が得られ、回路の安定
点としては、Ｉ1 ＝Ｉ2 の直線との交点が原点を含め２
点定まる。回路が起動すれば、原点から離れ、正規の動
作点へと移行し回路は安定化する。
構成されるナガタ・カレント・ミラー回路にも適用され
る。したがって、ナガタ・カレント・ミラー回路をコン
プリメンタリに接続すると、図４に示す様に、ｎｐｎト
ランジスタから構成されるナガタ・カレント・ミラー回
路には実線で示されるＩ1 −Ｉ2 特性が、ｐｎｐトラン
ジスタから構成されるナガタ・カレント・ミラー回路に
は波線で示されるＩ2−Ｉ1 特性が得られ、回路の安定
点としては、Ｉ1 ＝Ｉ2 の直線との交点が原点を含め２
点定まる。回路が起動すれば、原点から離れ、正規の動
作点へと移行し回路は安定化する。
【００２７】図１において、抵抗Ｒ1 ，Ｒ2 を等しく
し、かつ、抵抗Ｒ1 ，Ｒ2 での電圧降下が実質的に熱電
圧ＶT （常温で約２６ｍＶ）に設定すれば、コンプリメ
ンタリな２つのナガタ・カレント・ミラー回路は、いず
れもピーク点が動作点となるから、電源電圧が変化し
て、ベース幅変調効果により、アーリー電圧で決定され
る電流値の変動が生じても、互いに相殺され、電流値は
一定値となる。すなわち、本発明請求項２に示される基
準電流回路はアーリー電圧の影響を受けずらくなってい
る。また、図１２に示す従来回路と比較すると、消費電
流は半分となっている。また、図１に示す回路は、図１
２に示す回路と同様に、低電圧動作が可能である。 次
に、図５は、本発明に係る基準電圧回路の一実施例を示
す回路図である。
し、かつ、抵抗Ｒ1 ，Ｒ2 での電圧降下が実質的に熱電
圧ＶT （常温で約２６ｍＶ）に設定すれば、コンプリメ
ンタリな２つのナガタ・カレント・ミラー回路は、いず
れもピーク点が動作点となるから、電源電圧が変化し
て、ベース幅変調効果により、アーリー電圧で決定され
る電流値の変動が生じても、互いに相殺され、電流値は
一定値となる。すなわち、本発明請求項２に示される基
準電流回路はアーリー電圧の影響を受けずらくなってい
る。また、図１２に示す従来回路と比較すると、消費電
流は半分となっている。また、図１に示す回路は、図１
２に示す回路と同様に、低電圧動作が可能である。 次
に、図５は、本発明に係る基準電圧回路の一実施例を示
す回路図である。
【００２８】回路構成は図１の基準電流回路を基にし
て、抵抗Ｒ1 とトランジスタＱ４のコレクタとの間に第
３の抵抗Ｒ3 が接続され、抵抗Ｒ3 とトランジスタＱ４
のコレクタとの間の出力電圧ＶREF を取り出すように構
成されている。
て、抵抗Ｒ1 とトランジスタＱ４のコレクタとの間に第
３の抵抗Ｒ3 が接続され、抵抗Ｒ3 とトランジスタＱ４
のコレクタとの間の出力電圧ＶREF を取り出すように構
成されている。
【００２９】トランジスタＱ１，Ｑ２のベース・エミッ
タ間電圧の差電圧ΔＶBEは、Ｉ1 ＝Ｉ2 の条件で上記数
式４から上記数式６を解くと、以下に示すような数式８
が得られる。
タ間電圧の差電圧ΔＶBEは、Ｉ1 ＝Ｉ2 の条件で上記数
式４から上記数式６を解くと、以下に示すような数式８
が得られる。
【００３０】
【数８】
【００３１】上述したように、ワイドカラー・カレント
・ミラー回路の場合と同様に、ΔＶBEは正の温度特性を
持つ。したがって、ワイドカラー基準電圧回路で議論さ
れるように、トランジスタのＶBEの負の温度特性（およ
そ−２．３ｍＶ／℃）とで、図５に示す基準電圧回路の
出力電圧ＶREF の温度特性も、正，負、あるいは、適当
なウェイト付けをすれば零に設定できる。特に、図５に
示す基準電圧回路の出力電圧ＶREF1の温度特性を零とす
るには、抵抗Ｒ1 とＲ2 の比をおよそ２３に設定すれば
良い。
・ミラー回路の場合と同様に、ΔＶBEは正の温度特性を
持つ。したがって、ワイドカラー基準電圧回路で議論さ
れるように、トランジスタのＶBEの負の温度特性（およ
そ−２．３ｍＶ／℃）とで、図５に示す基準電圧回路の
出力電圧ＶREF の温度特性も、正，負、あるいは、適当
なウェイト付けをすれば零に設定できる。特に、図５に
示す基準電圧回路の出力電圧ＶREF1の温度特性を零とす
るには、抵抗Ｒ1 とＲ2 の比をおよそ２３に設定すれば
良い。
【００３２】図６において、図５の構成に加えて、さら
に第４の抵抗Ｒ4 を、抵抗Ｒ2 とトランジスタＱ２のコ
レクタとの間に接続し、第４の抵抗Ｒ4 とトランジスタ
Ｑ２のコレクタとの間の出力電圧ＶREF2を取り出すよう
に構成されている。抵抗Ｒ4を挿入すると、電源電圧Ｖ
ＣＣに対する基準電圧ＶREF2（出力電圧）が得られる。
基準電圧ＶREF2の温度特性は、基準電圧ＶREF1とは独立
に設定でき、基準電圧ＶREF1（出力電圧）と同様に、
正，負、あるいはＲ4 とＲ3 との比を２３に設定すれば
零に設定できる。
に第４の抵抗Ｒ4 を、抵抗Ｒ2 とトランジスタＱ２のコ
レクタとの間に接続し、第４の抵抗Ｒ4 とトランジスタ
Ｑ２のコレクタとの間の出力電圧ＶREF2を取り出すよう
に構成されている。抵抗Ｒ4を挿入すると、電源電圧Ｖ
ＣＣに対する基準電圧ＶREF2（出力電圧）が得られる。
基準電圧ＶREF2の温度特性は、基準電圧ＶREF1とは独立
に設定でき、基準電圧ＶREF1（出力電圧）と同様に、
正，負、あるいはＲ4 とＲ3 との比を２３に設定すれば
零に設定できる。
【００３３】図７は、ＭＯＳナガタ・カレント・ミラー
回路を示した図である。これは、図２の定電流回路にお
いてトランジスタをＭＯＳトランジスタに換えたもので
ある。
回路を示した図である。これは、図２の定電流回路にお
いてトランジスタをＭＯＳトランジスタに換えたもので
ある。
【００３４】第１のＭＯＳトランジスタＭ１及び第２の
ＭＯＳトランジスタＭ２を備え，ＭＯＳトランジスタＭ
１のゲートとドレインが第１の抵抗Ｒ1 を介して接続さ
れ、トランジスタＭ２のゲートとトランジスタＭ１のド
レインとが接続されている。
ＭＯＳトランジスタＭ２を備え，ＭＯＳトランジスタＭ
１のゲートとドレインが第１の抵抗Ｒ1 を介して接続さ
れ、トランジスタＭ２のゲートとトランジスタＭ１のド
レインとが接続されている。
【００３５】ＭＯＳトランジスタのドレイン電流とゲー
ト・ソース間電圧の関係は、ＭＯＳトランジスタが飽和
領域で動作しており、２乗則が成り立ち、チャネル長変
調と基板効果を無視すれば、以下に示す数式９と表せ
る。
ト・ソース間電圧の関係は、ＭＯＳトランジスタが飽和
領域で動作しており、２乗則が成り立ち、チャネル長変
調と基板効果を無視すれば、以下に示す数式９と表せ
る。
【００３６】
【数９】
【００３７】ここで、Ｋi は単位ＭＯＳトランジスタに
対するトランジスタの能力比、βn＝μn （Ｃox／２）
（Ｗ／Ｌ）はｎチャネルトランジスタのトランスコンダ
クタンスパラメータであり、μn はｎチャネルトランジ
スタのキャリアの実効モビリティ、Ｃoxは単位面積当た
りのゲート酸化膜容量、Ｗ，Ｌはそれぞれ、ゲート幅、
ゲート長、ＶTHはスレッシュホールド電圧である。
対するトランジスタの能力比、βn＝μn （Ｃox／２）
（Ｗ／Ｌ）はｎチャネルトランジスタのトランスコンダ
クタンスパラメータであり、μn はｎチャネルトランジ
スタのキャリアの実効モビリティ、Ｃoxは単位面積当た
りのゲート酸化膜容量、Ｗ，Ｌはそれぞれ、ゲート幅、
ゲート長、ＶTHはスレッシュホールド電圧である。
【００３８】図７より、以下に示す数式１０、数式１
１、数式１２が得られる。
１、数式１２が得られる。
【００３９】
【数１０】
【００４０】
【数１１】
【００４１】
【数１２】
【００４２】上記数式１０，数式１１から上記数式１２
を解くと、以下に示すような数式１３が得られ、ＩD1と
ＩD2の関係が求まる。ここで、ＩD1、ＩD2はＭＯＳトラ
ンジスタＭ１，Ｍ２におけるドレイン電流をいう。尚、
図７ではＩ1 、Ｉ2 として図示されている。
を解くと、以下に示すような数式１３が得られ、ＩD1と
ＩD2の関係が求まる。ここで、ＩD1、ＩD2はＭＯＳトラ
ンジスタＭ１，Ｍ２におけるドレイン電流をいう。尚、
図７ではＩ1 、Ｉ2 として図示されている。
【００４３】
【数１３】
【００４４】上記数式１３をＩD2で微分し、（ｄＩD2／
ｄＩD1）＝０とすると、以下に示す数式１４が得られ
る。
ｄＩD1）＝０とすると、以下に示す数式１４が得られ
る。
【００４５】
【数１４】
【００４６】上記数式１４の最初のＩD1の値の時には、
ＩD2＝０となり、第二項のＩD1の値の場合に、ＩD2はピ
ーク値を取る。ＩD2のピーク値は、以下に示す数式１５
となる。
ＩD2＝０となり、第二項のＩD1の値の場合に、ＩD2はピ
ーク値を取る。ＩD2のピーク値は、以下に示す数式１５
となる。
【００４７】
【数１５】
【００４８】従って、ＩD1＝Ｉ1 ，ＩD2＝Ｉ2 とおく
と、Ｉ1 とＩ2 の関係は図８に示されるようになる。Ｍ
ＯＳナガタ・カレント・ミラー回路でも、期待通りにピ
ーク特性が現れる。又、トランスコンダクタンス・パラ
メータβn の温度依存性は以下の数式１６で表される。
と、Ｉ1 とＩ2 の関係は図８に示されるようになる。Ｍ
ＯＳナガタ・カレント・ミラー回路でも、期待通りにピ
ーク特性が現れる。又、トランスコンダクタンス・パラ
メータβn の温度依存性は以下の数式１６で表される。
【００４９】
【数１６】
【００５０】ここで、βn0は温度Ｔ0 でのβn の値であ
り、３００Ｋにおいては、βn の微分温度係数（ＴＣF
（βn ））は、−５，０００ｐｐｍ／℃となり、熱電圧
ＶTのＴＣF （ＶT ）とは符号が逆で絶対値は１．５倍
となっている。しかし、
り、３００Ｋにおいては、βn の微分温度係数（ＴＣF
（βn ））は、−５，０００ｐｐｍ／℃となり、熱電圧
ＶTのＴＣF （ＶT ）とは符号が逆で絶対値は１．５倍
となっている。しかし、
【数１４】および
【数１５】を見れば、わかるように、本発明の基準電流
回路では、ドレイン電流は、βn の逆数に比例する。し
たがって、ＴＣF （１／βn ）は３００Ｋにおいては、
＋５，０００ｐｐｍ／℃となり、正の温度特性をもたせ
られる。
回路では、ドレイン電流は、βn の逆数に比例する。し
たがって、ＴＣF （１／βn ）は３００Ｋにおいては、
＋５，０００ｐｐｍ／℃となり、正の温度特性をもたせ
られる。
【００５１】図９は本発明に係る基準電流回路に他の実
施例を示す回路図である。図９において、この基準電流
回路は、図１の定電流回路においてトランジスタをＭＯ
Ｓトランジスタに換えたものである。具体的には、第１
のＭＯＳトランジスタＭ１及び第２のＭＯＳトランジス
タＭ２を備えた第１の定電流回路と、該第一の定電流回
路及び電源ＶＤＤに接続され、第３のＭＯＳトランジス
タＭ３及び第４のＭＯＳトランジスタＭ４を備えた第２
の定電流回路とを有し、前記第１の定電流回路及び前記
第２の定電流回路とが互いに電源ＶＤＤ及びグラウンド
に対して、コンプリメンタリに、かつ、点対称に配置さ
れている。
施例を示す回路図である。図９において、この基準電流
回路は、図１の定電流回路においてトランジスタをＭＯ
Ｓトランジスタに換えたものである。具体的には、第１
のＭＯＳトランジスタＭ１及び第２のＭＯＳトランジス
タＭ２を備えた第１の定電流回路と、該第一の定電流回
路及び電源ＶＤＤに接続され、第３のＭＯＳトランジス
タＭ３及び第４のＭＯＳトランジスタＭ４を備えた第２
の定電流回路とを有し、前記第１の定電流回路及び前記
第２の定電流回路とが互いに電源ＶＤＤ及びグラウンド
に対して、コンプリメンタリに、かつ、点対称に配置さ
れている。
【００５２】ＭＯＳトランジスタＭ１のゲートとドレイ
ンが第１の抵抗Ｒ1 を介して接続され、ＭＯＳトランジ
スタＭ３のゲートとドレインが第２の抵抗Ｒ2 を介して
接続される。ＭＯＳトランジスタＭ２のゲートとＭＯＳ
トランジスタＭ１のドレインとが接続され、ＭＯＳトラ
ンジスタＭ４のゲートとＭＯＳトランジスタＭ３のドレ
インとが接続され、ＭＯＳトランジスタＭ１，Ｍ２のソ
ースがいずれも接地されている。
ンが第１の抵抗Ｒ1 を介して接続され、ＭＯＳトランジ
スタＭ３のゲートとドレインが第２の抵抗Ｒ2 を介して
接続される。ＭＯＳトランジスタＭ２のゲートとＭＯＳ
トランジスタＭ１のドレインとが接続され、ＭＯＳトラ
ンジスタＭ４のゲートとＭＯＳトランジスタＭ３のドレ
インとが接続され、ＭＯＳトランジスタＭ１，Ｍ２のソ
ースがいずれも接地されている。
【００５３】図９に示した基準電圧回路では、上記した
ように、Ｉ1 ＝Ｉ2 とする必要があるが、上記数式１５
により、Ｋ1 ＝４に設定すれば良い。即ち、ＭＯＳトラ
ンジスタＭ１のゲートのＷ／ＬとＭＯＳトランジスタＭ
２のゲートのＷ／Ｌとの比が４ということである。この
時に、上記数式１３により、Ｉ1 （＝Ｉ2 ）は正の温度
特性をもつ。
ように、Ｉ1 ＝Ｉ2 とする必要があるが、上記数式１５
により、Ｋ1 ＝４に設定すれば良い。即ち、ＭＯＳトラ
ンジスタＭ１のゲートのＷ／ＬとＭＯＳトランジスタＭ
２のゲートのＷ／Ｌとの比が４ということである。この
時に、上記数式１３により、Ｉ1 （＝Ｉ2 ）は正の温度
特性をもつ。
【００５４】図１０および図１１は本発明に係る基準電
圧回路の他の実施例を示す回路図である。図１０におい
て、回路構成は図９の基準電流回路を基にして、抵抗Ｒ
1 とＭＯＳトランジスタＭ４のドレインとの間に第３の
抵抗Ｒ3 が接続され、抵抗Ｒ3 とＭＯＳトランジスタＭ
４のドレインとの間の出力電圧ＶREF1を取り出すように
構成されている。
圧回路の他の実施例を示す回路図である。図１０におい
て、回路構成は図９の基準電流回路を基にして、抵抗Ｒ
1 とＭＯＳトランジスタＭ４のドレインとの間に第３の
抵抗Ｒ3 が接続され、抵抗Ｒ3 とＭＯＳトランジスタＭ
４のドレインとの間の出力電圧ＶREF1を取り出すように
構成されている。
【００５５】図１１において、図１０の構成に加えて、
さらに第４の抵抗Ｒ4 を、抵抗Ｒ2とＭＯＳトランジス
タＭ２のドレインとの間に接続し、第４の抵抗Ｒ4 とＭ
ＯＳトランジスタＭ２のドレインとの間の出力電圧Ｖ
REF2を取り出すように構成されている。
さらに第４の抵抗Ｒ4 を、抵抗Ｒ2とＭＯＳトランジス
タＭ２のドレインとの間に接続し、第４の抵抗Ｒ4 とＭ
ＯＳトランジスタＭ２のドレインとの間の出力電圧Ｖ
REF2を取り出すように構成されている。
【００５６】図１０から、以下に示すように数式１７が
得られる
得られる
【００５７】
【数１７】
【００５８】ＭＯＳトランジスタのスレッシュホールド
電圧の温度特性は、低スレッシュホールド電圧（ＶTH＝
０．７Ｖ）のプロセスではおよそ−２．３ｍＶ／℃とな
り、ほぼバイポーラ・トランジスタのＶBEの温度特性と
等しい。したがって、図１０の回路においては、抵抗Ｒ
2 での電圧降下Ｉ1 Ｒ1 は正の温度特性を持ち、ＭＯＳ
トランジスタＭ１のスレッシュホールド電圧は負の温度
特性を持つ。従って、基準電圧出力回路の出力電圧Ｖ
REF1は、両者のウェイト付けで正，負、あるいは零に設
定できる。このことは、図１１に示す基準電圧出力回路
の出力電圧ＶREF1およびＶREF2についても同様である。
電圧の温度特性は、低スレッシュホールド電圧（ＶTH＝
０．７Ｖ）のプロセスではおよそ−２．３ｍＶ／℃とな
り、ほぼバイポーラ・トランジスタのＶBEの温度特性と
等しい。したがって、図１０の回路においては、抵抗Ｒ
2 での電圧降下Ｉ1 Ｒ1 は正の温度特性を持ち、ＭＯＳ
トランジスタＭ１のスレッシュホールド電圧は負の温度
特性を持つ。従って、基準電圧出力回路の出力電圧Ｖ
REF1は、両者のウェイト付けで正，負、あるいは零に設
定できる。このことは、図１１に示す基準電圧出力回路
の出力電圧ＶREF1およびＶREF2についても同様である。
【００５９】
【発明の効果】以上説明したように、本発明の基準電流
回路および基準電圧回路は、アーリー電圧を打ち消し、
低電圧かつ、低電流で動作する正の温度特性を持つ基準
電流回路および基準電圧回路を実現できる効果がある。
回路および基準電圧回路は、アーリー電圧を打ち消し、
低電圧かつ、低電流で動作する正の温度特性を持つ基準
電流回路および基準電圧回路を実現できる効果がある。
【図１】本発明に係る基準電流回路の１実施例を示す図
である。
である。
【図２】本発明に係る基準電流回路を構成する基本定電
流回路の１実施例を示した図である。
流回路の１実施例を示した図である。
【図３】本発明に係る基準電流回路を構成する基本定電
流回路の特性図である。
流回路の特性図である。
【図４】本発明に係る基準電流回路の特性図である。
【図５】本発明に係る基準電圧回路の１実施例を示す図
である。
である。
【図６】本発明に係る基準電圧回路の他の実施例を示す
図である。
図である。
【図７】本発明に係る基準電流回路を構成する基本定電
流回路の他の実施例を示した図である。
流回路の他の実施例を示した図である。
【図８】本発明に係る基準電流回路を構成する基本定電
流回路の特性図である。
流回路の特性図である。
【図９】本発明に係る基準電流回路の他の実施例を示す
図である。
図である。
【図１０】本発明に係る基準電圧回路の他の実施例を示
す図である。
す図である。
【図１１】本発明に係る基準電圧回路の他の実施例を示
す図である。
す図である。
【図１２】従来の基準電流回路を示す図である。
Ｑ１，Ｑ２，Ｑ３，Ｑ４ トランジスタ Ｍ１，Ｍ２，Ｍ３，Ｍ４ ＭＯＳトランジスタ
Claims (14)
- 【請求項１】 第１のトランジスタ及び第２のトランジ
スタを備えた第１の定電流回路と、該第一の定電流回路
及び電源に接続され、第３のトランジスタ及び第４のト
ランジスタを備えた第２の定電流回路とを有し、前記第
１の定電流回路及び前記第２の定電流回路とが互いに前
記電源及びグラウンドに対して、コンプリメンタリに、
かつ、点対称に配置されたことを特徴とする基準電流回
路。 - 【請求項２】 請求項１記載の基準電流回路において、
前記第１のトランジスタのベースとコレクタが第１の抵
抗を介して接続され、前記第３のトランジスタのベース
とコレクタが第２の抵抗を介して接続され、前記第２の
トランジスタのベースと前記第１のトランジスタのコレ
クタとが接続され、前記第４のトランジスタのベースと
前記第３のトランジスタのコレクタとが接続され、前記
第１のトランジスタのエミッタは所定の面積をもち、前
記第２のトランジスタのエミッタの面積は前記第１のト
ランジスタのエミッタの面積に自然対数の底ｅを乗じた
大きさであり、前記第１及び第２のトランジスタがいず
れもエミッタ接地されていることを特徴とする基準電流
回路。 - 【請求項３】 請求項２記載の基準電流回路において、
前記第１の抵抗及び前記第２の抵抗での電圧降下が実質
的に熱電圧であることを特徴とする基準電流回路。 - 【請求項４】 第１のＭＯＳトランジスタ及び第２のＭ
ＯＳトランジスタを備えた第１の定電流回路と、該第一
の定電流回路及び電源に接続され、第３のＭＯＳトラン
ジスタ及び第４のＭＯＳトランジスタを備えた第２の定
電流回路とを有し、前記第１の定電流回路及び前記第２
の定電流回路とが互いに前記電源及びグラウンドに対し
て、コンプリメンタリに、かつ、点対称に配置されたこ
とを特徴とする基準電流回路。 - 【請求項５】 請求項４記載の基準電流回路において、
前記第１のＭＯＳトランジスタのゲートとドレインが第
１の抵抗を介して接続され、前記第３のＭＯＳトランジ
スタのゲートとドレインが第２の抵抗を介して接続さ
れ、前記第２のＭＯＳトランジスタのゲートと前記第１
のＭＯＳトランジスタのドレインとが接続され、前記第
４のＭＯＳトランジスタのゲートと前記第３のＭＯＳト
ランジスタのドレインとが接続され、前記第１及び第２
のＭＯＳトランジスタのソースがいずれも接地されてい
るていることを特徴とする基準電流回路。 - 【請求項６】 請求項５記載の基準電流回路において、
前記第１の抵抗及び前記第２の抵抗での電圧降下が実質
的に熱電圧であることを特徴とする基準電流回路。 - 【請求項７】 請求項４乃至６記載の基準電流回路にお
いて、前記第１のＭＯＳトランジスタのゲートのＷ／Ｌ
と前記第２のＭＯＳトランジスタのゲートのＷ／Ｌとの
比が４であることを特徴とする基準電流回路。 - 【請求項８】 第１のトランジスタ及び第２のトランジ
スタを備えた第１の定電流回路と、該第一の定電流回路
及び電源に接続され、第３のトランジスタ及び第４のト
ランジスタを備えた第２の定電流回路とを有し、前記第
１の定電流回路及び前記第２の定電流回路とが互いに前
記電源及びグラウンドに対して、コンプリメンタリに、
かつ、点対称に配置され、前記第１のトランジスタのベ
ースとコレクタが第１の抵抗を介して接続され、前記第
３のトランジスタのベースとコレクタが第２の抵抗を介
して接続され、前記第２のトランジスタのベースと前記
第１のトランジスタのコレクタとが接続され、前記第４
のトランジスタのベースと前記第３のトランジスタのコ
レクタとが接続され、前記第１の抵抗と前記第４のトラ
ンジスタのコレクタとの間に第３の抵抗が接続され、該
第３の抵抗と前記第４のトランジスタのコレクタとの間
の出力電圧を取り出すように構成され、前記第１のトラ
ンジスタのエミッタは所定の面積をもち、前記第２のト
ランジスタのエミッタの面積は前記第１のトランジスタ
のエミッタの面積に自然対数の底ｅを乗じた大きさであ
り、前記第１及び第２のトランジスタがいずれもエミッ
タ接地されていることを特徴とする基準電圧回路。 - 【請求項９】 請求項８記載の基準電圧回路において、
前記前記第２の抵抗と前記第２のトランジスタのコレク
タとの間に第４の抵抗が接続され、該第４の抵抗と前記
第２のトランジスタのコレクタとの間の出力電圧を取り
出すように構成されたことを特徴とする基準電圧回路。 - 【請求項１０】 請求項８又は９記載の基準電圧回路に
おいて、前記第１の抵抗及び前記第２の抵抗での電圧降
下が実質的に熱電圧であることを特徴とする基準電圧回
路。 - 【請求項１１】 第１のＭＯＳトランジスタ及び第２の
ＭＯＳトランジスタを備えた第１の定電流回路と、該第
一の定電流回路及び電源に接続され、第３のＭＯＳトラ
ンジスタ及び第４のＭＯＳトランジスタを備えた第２の
定電流回路とを有し、前記第１の定電流回路及び前記第
２の定電流回路とが互いに前記電源及びグラウンドに対
して、コンプリメンタリに、かつ、点対称に配置され、
前記第１のＭＯＳトランジスタのゲートとドレインが第
１の抵抗を介して接続され、前記第３のＭＯＳトランジ
スタのゲートとドレインが第２の抵抗を介して接続さ
れ、前記第２のＭＯＳトランジスタのゲートと前記第１
のＭＯＳトランジスタのドレインとが接続され、前記第
４のＭＯＳトランジスタのゲートと前記第３のＭＯＳト
ランジスタのドレインとが接続され、前記第１及び第２
のＭＯＳトランジスタのソースがいずれも接地され、前
記第１の抵抗と前記第４のＭＯＳトランジスタのドレイ
ンとの間に第３の抵抗が接続され、該第３の抵抗と前記
第４のＭＯＳトランジスタのドレインとの間の出力電圧
を取り出すように構成されていることを特徴とする基準
電圧回路。 - 【請求項１２】 請求項１１記載の基準電圧回路におい
て、前記前記第２の抵抗と前記第２のＭＯＳトランジス
タのドレインとの間に第４の抵抗が接続され、該第４の
抵抗と前記第２のＭＯＳトランジスタのドレインとの間
の出力電圧を取り出すように構成されたことを特徴とす
る基準電圧回路。 - 【請求項１３】 請求項１１又は１２記載の基準電圧回
路において、前記第１の抵抗及び前記第２の抵抗での電
圧降下が実質的に熱電圧であることを特徴とする基準電
圧回路。 - 【請求項１４】 請求項１１乃至１３記載の基準電圧回
路において、前記第１のＭＯＳトランジスタのゲートの
Ｗ／Ｌと前記第２のＭＯＳトランジスタのゲートのＷ／
Ｌとの比が４であることを特徴とする基準電圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308162A JPH07160347A (ja) | 1993-12-08 | 1993-12-08 | 基準電流回路および基準電圧回路 |
| US08/354,137 US5627461A (en) | 1993-12-08 | 1994-12-06 | Reference current circuit capable of preventing occurrence of a difference collector current which is caused by early voltage effect |
| GB9424651A GB2285152B (en) | 1993-12-08 | 1994-12-07 | Reference current circuit and reference voltage circuit |
| GB9725550A GB2317719B (en) | 1993-12-08 | 1994-12-07 | Reference current circuit and reference voltage circuit |
| GB9725549A GB2317718B (en) | 1993-12-08 | 1994-12-07 | Reference current circuit and reference voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308162A JPH07160347A (ja) | 1993-12-08 | 1993-12-08 | 基準電流回路および基準電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160347A true JPH07160347A (ja) | 1995-06-23 |
Family
ID=17977647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308162A Pending JPH07160347A (ja) | 1993-12-08 | 1993-12-08 | 基準電流回路および基準電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160347A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001517334A (ja) * | 1995-11-30 | 2001-10-02 | コネクサント・システムズ・インコーポレイテッド | 定電流およびｐｔａｔ電流のためのデュアル源 |
| JP2007213270A (ja) * | 2006-02-09 | 2007-08-23 | Ricoh Co Ltd | 定電流回路 |
| JP2007226710A (ja) * | 2006-02-27 | 2007-09-06 | Ricoh Co Ltd | 定電流回路および定電圧回路 |
| CN117111677A (zh) * | 2023-09-13 | 2023-11-24 | 西安电子科技大学重庆集成电路创新研究院 | 一种npn型可调低温漂电流基准电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855455U (ja) * | 1981-10-12 | 1983-04-15 | 東明興業株式会社 | パイプハウスの被覆フイルム張設用金具 |
| JPS6174016A (ja) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | 基準電圧発生回路 |
-
1993
- 1993-12-08 JP JP5308162A patent/JPH07160347A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855455U (ja) * | 1981-10-12 | 1983-04-15 | 東明興業株式会社 | パイプハウスの被覆フイルム張設用金具 |
| JPS6174016A (ja) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | 基準電圧発生回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001517334A (ja) * | 1995-11-30 | 2001-10-02 | コネクサント・システムズ・インコーポレイテッド | 定電流およびｐｔａｔ電流のためのデュアル源 |
| JP2007213270A (ja) * | 2006-02-09 | 2007-08-23 | Ricoh Co Ltd | 定電流回路 |
| US7474145B2 (en) | 2006-02-09 | 2009-01-06 | Ricoh Company, Ltd. | Constant current circuit |
| JP2007226710A (ja) * | 2006-02-27 | 2007-09-06 | Ricoh Co Ltd | 定電流回路および定電圧回路 |
| CN117111677A (zh) * | 2023-09-13 | 2023-11-24 | 西安电子科技大学重庆集成电路创新研究院 | 一种npn型可调低温漂电流基准电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682470B2 (ja) | 基準電流回路 | |
| US7173481B2 (en) | CMOS reference voltage circuit | |
| JP3638530B2 (ja) | 基準電流回路及び基準電圧回路 | |
| Oguey et al. | CMOS current reference without resistance | |
| US7755344B2 (en) | Ultra low-voltage sub-bandgap voltage reference generator | |
| US6501299B2 (en) | Current mirror type bandgap reference voltage generator | |
| US4593208A (en) | CMOS voltage and current reference circuit | |
| US6987416B2 (en) | Low-voltage curvature-compensated bandgap reference | |
| JPH0668712B2 (ja) | 電圧基準回路 | |
| US8040123B2 (en) | Reference voltage circuit | |
| JP3039611B2 (ja) | カレントミラー回路 | |
| JP3647468B2 (ja) | 定電流およびｐｔａｔ電流のためのデュアル源 | |
| US20140152348A1 (en) | Bicmos current reference circuit | |
| US4935690A (en) | CMOS compatible bandgap voltage reference | |
| GB2264573A (en) | Reference voltage generating circuit | |
| US6765431B1 (en) | Low noise bandgap references | |
| JP2001510609A (ja) | 温度補償された出力基準電圧を有する基準電圧源 | |
| JP2874634B2 (ja) | 基準電圧回路 | |
| JP2734964B2 (ja) | 基準電流回路および基準電圧回路 | |
| US5627461A (en) | Reference current circuit capable of preventing occurrence of a difference collector current which is caused by early voltage effect | |
| US7453314B2 (en) | Temperature-independent current source circuit | |
| CN212276289U (zh) | 一种带有负反馈的高性能cmos电压基准源 | |
| JPH10150332A (ja) | 差動回路 | |
| Montané et al. | A compact temperature sensor for a 1.0 μm CMOS technology using lateral pnp transistors | |
| JP3414320B2 (ja) | 基準電圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960730 |