JPS6174016A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6174016A JPS6174016A JP19472684A JP19472684A JPS6174016A JP S6174016 A JPS6174016 A JP S6174016A JP 19472684 A JP19472684 A JP 19472684A JP 19472684 A JP19472684 A JP 19472684A JP S6174016 A JPS6174016 A JP S6174016A
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- effect transistor
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、基準電圧発生技術さらにはＭＯ５型半導体
集積回路装置に適用して特に有効な技術に関するもので
、たとえば、Ａ／Ｄ変換器あるいはＤ／Ａ変換器におけ
る基準電圧源に利用して有効な技術に関するものである
。
集積回路装置に適用して特に有効な技術に関するもので
、たとえば、Ａ／Ｄ変換器あるいはＤ／Ａ変換器におけ
る基準電圧源に利用して有効な技術に関するものである
。
［背景技術］
例えば、Ａ／Ｄ変換器あるいはＤ／Ａ変換器などにおい
ては、その変換動作の基準となる電圧あるいは電流を得
るための基準電圧発生回路が必要である。この基準電圧
発生回路としては、カレントミラー効果を利用したもの
が多く使用されている（例えば昭和５４年６月２２日に
株式会社コロナ社発行の集積回路工学（２）２３頁参照
）。
ては、その変換動作の基準となる電圧あるいは電流を得
るための基準電圧発生回路が必要である。この基準電圧
発生回路としては、カレントミラー効果を利用したもの
が多く使用されている（例えば昭和５４年６月２２日に
株式会社コロナ社発行の集積回路工学（２）２３頁参照
）。
ところで、この種の基準電圧発生回路では、その発生基
準電圧が能動素子のしきい値に依存する。
準電圧が能動素子のしきい値に依存する。
従って、能動素子としてＭＯＳＦＥＴ （絶縁ゲート型
世界効果トランジスタ）を用いる基準電圧発生回路にお
いて、その発生基＄電圧の精度を高めるためには、その
ＭＯＳ電界効果トランジスタのしきい値の精度を高める
必要がある。そこで、その基準電′圧発生回路を有する
半導体集積回路装置を製造する際には、そのＭＯＳ電界
効果トランジスタのしきい値を定める種々のパラメータ
、例えばＷ／Ｌ（チャンネル幅／ゲート長）やゲート絶
縁膜の厚みなどを高精度に制御することが行なわれる。
世界効果トランジスタ）を用いる基準電圧発生回路にお
いて、その発生基＄電圧の精度を高めるためには、その
ＭＯＳ電界効果トランジスタのしきい値の精度を高める
必要がある。そこで、その基準電′圧発生回路を有する
半導体集積回路装置を製造する際には、そのＭＯＳ電界
効果トランジスタのしきい値を定める種々のパラメータ
、例えばＷ／Ｌ（チャンネル幅／ゲート長）やゲート絶
縁膜の厚みなどを高精度に制御することが行なわれる。
しかしながら、この種の基＄電圧発生回路において、一
旦は高精度に設定されたはずの基準電圧が、その後の環
境変化によって変動することがあるということが本発明
者らによって明らかとされた。例えばパッケージ封止前
のウェハ一段階あるいはチップの段階では正確であった
発生基＄電圧が、そのパッケージ封止工程を経ることに
よって大きく変動してしまうということが本発明者らに
よって明らかとされた。さらに、その発生基準電圧の変
動がＭＯＳ電界効果トランジスタのしきい値変動による
ものであることも本発明者らによって確認された。すな
わち、例えばパッケージ封止工程の際に加えられる４
５０ ’Ｃ程度の熱によって一種のアニール効果が生じ
、これによりＭ ＯＳ電界効果トランジスタのしきい値
が微妙に変化して、このしきい値に基づいて発生される
基準電圧を大きく変動させる、ということが本発明者ら
によって明らかとされた。
旦は高精度に設定されたはずの基準電圧が、その後の環
境変化によって変動することがあるということが本発明
者らによって明らかとされた。例えばパッケージ封止前
のウェハ一段階あるいはチップの段階では正確であった
発生基＄電圧が、そのパッケージ封止工程を経ることに
よって大きく変動してしまうということが本発明者らに
よって明らかとされた。さらに、その発生基準電圧の変
動がＭＯＳ電界効果トランジスタのしきい値変動による
ものであることも本発明者らによって確認された。すな
わち、例えばパッケージ封止工程の際に加えられる４
５０ ’Ｃ程度の熱によって一種のアニール効果が生じ
、これによりＭ ＯＳ電界効果トランジスタのしきい値
が微妙に変化して、このしきい値に基づいて発生される
基準電圧を大きく変動させる、ということが本発明者ら
によって明らかとされた。
［発明の目的］
この発明の目的は、精度の高い基準電圧を再現性良く得
ることができるようにした基４Ｉ雷電圧生技術を提供す
るものである。
ることができるようにした基４Ｉ雷電圧生技術を提供す
るものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては２本明細書の記述および添附図面から明かにな
るであろう。
ついては２本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ｎゲートＰチャンネル型Ｍｏ５ｔ界効果トラ
ンジスタ、ｎゲートｎチャンネル型絶縁ゲート型電界効
果トランジスタ、Ｐゲートルチャンネル型絶縁ゲート型
電界効果トランジスタ、ｐゲートｎチャンネル型絶縁ゲ
ート型電界効果トランジスタの４種類を使用し、この４
種類の絶縁ゲート型電界効果トランジスタをそれぞれｐ
チャンネル型とｎチャンネル型からなる２つの組に分け
て、各組にそれぞれカレントミラー効果による相互帰還
を行なう回路を構成することによって、基準電圧発生回
路を構成する複数のＭＯＳ電界効果トランジスタの各し
きい値が、例えばパンケージ封止の際に加えられる熱に
よってそれぞれ変動しても、その変動による発生基準電
圧への影響が互いに打消されるようにして、精度の高い
基準電圧を再現性良く得ることができるようにする、と
いう目的を達成するものである。
ンジスタ、ｎゲートｎチャンネル型絶縁ゲート型電界効
果トランジスタ、Ｐゲートルチャンネル型絶縁ゲート型
電界効果トランジスタ、ｐゲートｎチャンネル型絶縁ゲ
ート型電界効果トランジスタの４種類を使用し、この４
種類の絶縁ゲート型電界効果トランジスタをそれぞれｐ
チャンネル型とｎチャンネル型からなる２つの組に分け
て、各組にそれぞれカレントミラー効果による相互帰還
を行なう回路を構成することによって、基準電圧発生回
路を構成する複数のＭＯＳ電界効果トランジスタの各し
きい値が、例えばパンケージ封止の際に加えられる熱に
よってそれぞれ変動しても、その変動による発生基準電
圧への影響が互いに打消されるようにして、精度の高い
基準電圧を再現性良く得ることができるようにする、と
いう目的を達成するものである。
［実施例コ １
以下、この発明の代表的な実施例を図面を参照しながら
説明する９ なお、図面において同一符号は同一あるいは相当部分を
示す。
説明する９ なお、図面において同一符号は同一あるいは相当部分を
示す。
第１図（ａ）および（ｂ）はこの発明による基準電圧発
生回路およびその動作原理を示す。
生回路およびその動作原理を示す。
先ず、同図（、）に示す基準電圧発生回路は４− 種類
２組の電界効果トランジスタＱｎｐｙＱｎｎとＱｐｐ＋
Ｑｐｎを用いて構成される。
２組の電界効果トランジスタＱｎｐｙＱｎｎとＱｐｐ＋
Ｑｐｎを用いて構成される。
一方の組の電界効果トランジスタＱｎｐ＋Ｑｎｎは、ｎ
ゲートルチャンネル型ＭＯ５電界効果トランジスタＱｎ
ｐとｎゲートｎチャンネル型ＭＯＳ電界効果トランジス
タＱ ｎ ｎの２種類からなる。
ゲートルチャンネル型ＭＯ５電界効果トランジスタＱｎ
ｐとｎゲートｎチャンネル型ＭＯＳ電界効果トランジス
タＱ ｎ ｎの２種類からなる。
ここでｎゲートとは、ゲート電極がｎ型半導体からなる
ものを意味する。上記両トランジスタＱｎＰとＱｎｎは
ドレインを共通に、して互いに直列接続され、Ｐチャン
ネル型トランジスタＱｎｐのソースが電源Ｖｃｌｄに、
ｎチャンネル型トランジスタＱ ｎ ｎのソースが負荷
抵抗Ｒ１を介して接地電位ＧＮＤにそれぞれ接続されて
いる。
ものを意味する。上記両トランジスタＱｎＰとＱｎｎは
ドレインを共通に、して互いに直列接続され、Ｐチャン
ネル型トランジスタＱｎｐのソースが電源Ｖｃｌｄに、
ｎチャンネル型トランジスタＱ ｎ ｎのソースが負荷
抵抗Ｒ１を介して接地電位ＧＮＤにそれぞれ接続されて
いる。
他方の組の電界効果トランジスタＱｐｐ＋Ｑｐｎは、Ｐ
ゲートルチャンネル型ＭＯ３電界効果トランジスタＱｐ
ｐとｐゲートｎチャンネル型ＭＯＳ電界効果トランジス
タＱｐｎの２種類からなる。
ゲートルチャンネル型ＭＯ３電界効果トランジスタＱｐ
ｐとｐゲートｎチャンネル型ＭＯＳ電界効果トランジス
タＱｐｎの２種類からなる。
ここでｐゲートとは、ゲート電極がＰ型半導体からなる
ものを意味する。上記両トランジスタＱｐＰとＱｐｎは
ドレインを共通にして互いに直列接続され、ｐチャンネ
ル型トランジスタＱｐｐのソースが電源Ｖｄｄに、ｎチ
ャンネル型トランジスタＱｐｎのソースが負荷抵抗Ｒ２
を介して接地電位ＧＮＤにそれぞれ接続されている。
ものを意味する。上記両トランジスタＱｐＰとＱｐｎは
ドレインを共通にして互いに直列接続され、ｐチャンネ
ル型トランジスタＱｐｐのソースが電源Ｖｄｄに、ｎチ
ャンネル型トランジスタＱｐｎのソースが負荷抵抗Ｒ２
を介して接地電位ＧＮＤにそれぞれ接続されている。
そして、一方の組のｐチャンネル型トランジスタＱｎｐ
のトレインとゲートが共通接続されて、その共通接続点
が他方の組のｐチャンネル型トランジスタＱｐｐのゲー
トに接続されている。これとともに、他方の組のｎチャ
ンネル型トランジスタＱ ｐ ｎのドレインとゲートが
共通接続されて、その共通接続点が一方の組のｎチャン
ネル型トランジスタＱ ｎ ｎのゲートに接続されてい
る。
のトレインとゲートが共通接続されて、その共通接続点
が他方の組のｐチャンネル型トランジスタＱｐｐのゲー
トに接続されている。これとともに、他方の組のｎチャ
ンネル型トランジスタＱ ｐ ｎのドレインとゲートが
共通接続されて、その共通接続点が一方の組のｎチャン
ネル型トランジスタＱ ｎ ｎのゲートに接続されてい
る。
これにより、一方の組のトランジスタＱ ｎ ｐ ＋Ｑ
ｎ ｎと他方の組のトランジスタＱｐｐ＋Ｑｐｎの間
にカレントミラーによる帰還が相互にかけられて、その
片方の組ＱｎｐとＱｎｎ（あるいはＱｐｐとＱｐｎ）の
共通ドレイン（ノード）に一定の基準電圧ｖ１が現われ
るようになっている。この基準電圧ｖ１は、前述したよ
うに、各ＭＯ５電界効果トランジスタＱ ｎ ｐ ＋
Ｑ ｎ ｎ ＋ Ｑ ｐ ｐ ＋ Ｑｐｎのそれぞれの
しきい値に依存する。
ｎ ｎと他方の組のトランジスタＱｐｐ＋Ｑｐｎの間
にカレントミラーによる帰還が相互にかけられて、その
片方の組ＱｎｐとＱｎｎ（あるいはＱｐｐとＱｐｎ）の
共通ドレイン（ノード）に一定の基準電圧ｖ１が現われ
るようになっている。この基準電圧ｖ１は、前述したよ
うに、各ＭＯ５電界効果トランジスタＱ ｎ ｐ ＋
Ｑ ｎ ｎ ＋ Ｑ ｐ ｐ ＋ Ｑｐｎのそれぞれの
しきい値に依存する。
また、第１図（ａ）において、回路中に挿入された電池
は等価的なものであって、Ｍ ＯＳ電界効果トランジス
タＱｎｐ−Ｑｐｐ＋ Ｑｐｎ−Ｑｎｎの各しきい僅差Δ
Ｖｔｈｐ、△Ｖｔｈｎをそれぞれ示す。この場合、一方
のしきい僅差ΔＶ ｔ ｈ ｐは、これが大きくなると
、一方の組のＰチャンネル型ＭＯＳ電界効果トランジス
タＱｎｐのソースバイアス電位を接地電位ＧＮＤ側に押
し下げ、これによりそのトランジスタＱｎｐの見かけ上
のしきい値を低下させるように作用する。また、他方の
しきい僅差ΔＶｔｈｎは、これが大きくなると、他方の
組のｎチャンネル型ＭＯＳ電界効果トランジスタＱｐｎ
のソース電位を電源Ｖｄｄ側に押し上げ、これによりそ
のトランジスタＱ ｐ ｎの見かけ上のしきい値を高め
るように作用する。
は等価的なものであって、Ｍ ＯＳ電界効果トランジス
タＱｎｐ−Ｑｐｐ＋ Ｑｐｎ−Ｑｎｎの各しきい僅差Δ
Ｖｔｈｐ、△Ｖｔｈｎをそれぞれ示す。この場合、一方
のしきい僅差ΔＶ ｔ ｈ ｐは、これが大きくなると
、一方の組のＰチャンネル型ＭＯＳ電界効果トランジス
タＱｎｐのソースバイアス電位を接地電位ＧＮＤ側に押
し下げ、これによりそのトランジスタＱｎｐの見かけ上
のしきい値を低下させるように作用する。また、他方の
しきい僅差ΔＶｔｈｎは、これが大きくなると、他方の
組のｎチャンネル型ＭＯＳ電界効果トランジスタＱｐｎ
のソース電位を電源Ｖｄｄ側に押し上げ、これによりそ
のトランジスタＱ ｐ ｎの見かけ上のしきい値を高め
るように作用する。
第１図（ｂ）は、上述した基準電圧発生回路に使用され
ている各ＭＯ３電界効果トランジスタＱｎｐ、Ｑｎｎ＋
Ｑｐｐ、Ｑｐｎのそれぞれのしきい値が、例えばパッ
ケージ封止工程の際に加えられる熱によって変動する状
態をそれぞれ示す。同図において、縦軸はしきい値を、
横軸は熱による変動の進行度をそれぞれ示す。
ている各ＭＯ３電界効果トランジスタＱｎｐ、Ｑｎｎ＋
Ｑｐｐ、Ｑｐｎのそれぞれのしきい値が、例えばパッ
ケージ封止工程の際に加えられる熱によって変動する状
態をそれぞれ示す。同図において、縦軸はしきい値を、
横軸は熱による変動の進行度をそれぞれ示す。
ここで、個々のしきい値の変化度合は１ＭＯ５電界効果
トランジスタの種類によってそれぞれ異なっている。す
なわち、ｎゲートｎチャンネル型ＭＯ５電界効果トラン
ジスタＱ ｎ ｎのしきい値変化の度合はＰゲートｎチ
ャンネル型ＭＯＳ電界効果トランジスタＱｎｐのそれよ
りも大きい。同様に、ｎゲートルチャンネル型ＭＯ３電
界効果トランジスタＱｎｐのしきい値変化の度合はｐゲ
ートＰチャンネル型ＭＯ３電界効果トランジスタＱｐｐ
のそれよりも大きい。つまり、上記熱によるしきい値の
変化は、例えばｎ導電型多結晶シリコンゲートを用いた
ｎゲート型ＭＯ３ｆｆｉ界効果トランジスタの方がＰ導
電型多結晶シリコンゲートを用いたｐゲート型ＭＯＳ電
界効果トランジスタのそれよりも大きいという特性があ
る。
トランジスタの種類によってそれぞれ異なっている。す
なわち、ｎゲートｎチャンネル型ＭＯ５電界効果トラン
ジスタＱ ｎ ｎのしきい値変化の度合はＰゲートｎチ
ャンネル型ＭＯＳ電界効果トランジスタＱｎｐのそれよ
りも大きい。同様に、ｎゲートルチャンネル型ＭＯ３電
界効果トランジスタＱｎｐのしきい値変化の度合はｐゲ
ートＰチャンネル型ＭＯ３電界効果トランジスタＱｐｐ
のそれよりも大きい。つまり、上記熱によるしきい値の
変化は、例えばｎ導電型多結晶シリコンゲートを用いた
ｎゲート型ＭＯ３ｆｆｉ界効果トランジスタの方がＰ導
電型多結晶シリコンゲートを用いたｐゲート型ＭＯＳ電
界効果トランジスタのそれよりも大きいという特性があ
る。
従って、Ｐゲートｎチャンネル型ＭＯ３電界効果トラン
ジスタＱｐｎとｎゲートｎチャンネル型ＭＯ５電界効果
トランジスタＱｎｎのしきい僅差ΔＶ ｔ ｈ ｎは、
上記熱による変動の進行によって小さくなる方向に変化
する。反対に、ｐゲートルチャンネル型ＭＯ３電界効果
トランジスタＱｐｐとｎゲートＰチャンネル型Ｍ ＯＳ
電界効果トランジスタＱｎｐのしきい僅差△Ｖ ｔ ｈ
ｐは５上記熱による変動の進行によって大きくなる方
向に変化する。
ジスタＱｐｎとｎゲートｎチャンネル型ＭＯ５電界効果
トランジスタＱｎｎのしきい僅差ΔＶ ｔ ｈ ｎは、
上記熱による変動の進行によって小さくなる方向に変化
する。反対に、ｐゲートルチャンネル型ＭＯ３電界効果
トランジスタＱｐｐとｎゲートＰチャンネル型Ｍ ＯＳ
電界効果トランジスタＱｎｐのしきい僅差△Ｖ ｔ ｈ
ｐは５上記熱による変動の進行によって大きくなる方
向に変化する。
以上のように、２つのしきい僅差ΔＶｔｈｎと△Ｖｔｈ
ｐは互いに相補的に変化する。従って、第１図（ａ）に
示した基準電圧発生回路では、上記熱による影響によっ
て一方の組のＰチャンネル型トランジスタＱｎｐの見か
け上のしきい値が低下させられると、これにともなって
他方の組のｎチャンネル型ＭＯＳｆｆｉ界効果トランジ
スタＱｐｎの見かけ上のしきい値も低下させられるよう
になる。つまり、互いに対称位置にある一方の組のＰチ
ャンネル型ＭＯ５電界効果トランジスタＱｎｐの等価し
きい値と他方の組のｎチャンネル型ＭＯＳ電界効果トラ
ンジスタＱｐｎの等価しきい値とがそれぞれ同方向に変
化することにより、上記基準電圧■１の変動が打ち消さ
れるようになる。そして、これにより上述した熱による
基＄電圧の変動が小さく押さえられて、精度の高い基準
電圧Ｖ１を再現性良く得ることができるようになる。
ｐは互いに相補的に変化する。従って、第１図（ａ）に
示した基準電圧発生回路では、上記熱による影響によっ
て一方の組のＰチャンネル型トランジスタＱｎｐの見か
け上のしきい値が低下させられると、これにともなって
他方の組のｎチャンネル型ＭＯＳｆｆｉ界効果トランジ
スタＱｐｎの見かけ上のしきい値も低下させられるよう
になる。つまり、互いに対称位置にある一方の組のＰチ
ャンネル型ＭＯ５電界効果トランジスタＱｎｐの等価し
きい値と他方の組のｎチャンネル型ＭＯＳ電界効果トラ
ンジスタＱｐｎの等価しきい値とがそれぞれ同方向に変
化することにより、上記基準電圧■１の変動が打ち消さ
れるようになる。そして、これにより上述した熱による
基＄電圧の変動が小さく押さえられて、精度の高い基準
電圧Ｖ１を再現性良く得ることができるようになる。
第２図は第１図（ａ）に示した基準電圧発生回路の別の
実施例を示す。
実施例を示す。
同図に示す実施例の回路は、上述した実施例に準じて構
成されたものであって、負荷抵抗Ｒ１゜Ｒ２がＭＯ３電
界効果トランジスタＱｌ、Ｑ２による等価抵抗（Ｒ１）
、（Ｒ２）に置き換えられるようにされている。また、
片方の等価抵抗（Ｒ１）の両端からも一定の基準電圧Ｖ
２を取出すようにしている。この電圧ｖ２は、上記基準
電圧Ｖ１をＭＯ３電界効果トランジスタＱ ｎ ｎとＱ
ｌによって分圧したのに相当する。
成されたものであって、負荷抵抗Ｒ１゜Ｒ２がＭＯ３電
界効果トランジスタＱｌ、Ｑ２による等価抵抗（Ｒ１）
、（Ｒ２）に置き換えられるようにされている。また、
片方の等価抵抗（Ｒ１）の両端からも一定の基準電圧Ｖ
２を取出すようにしている。この電圧ｖ２は、上記基準
電圧Ｖ１をＭＯ３電界効果トランジスタＱ ｎ ｎとＱ
ｌによって分圧したのに相当する。
また、第３図は、上述した４種類のＭＯ３電界効果トラ
ンジスタＱｎｐ、Ｑｐｐ、Ｑｐｎ、Ｑｎｎの素子構造の
一例を示す。同図において、Ｉはｎ−型シリコン半導体
基板、２はｐ−型ウェル拡散層をそれぞれ示す。３ｎは
ｎ＋型ソース・ドレイン領域−３ｐはＰ＋型ソース・ト
レイン領域をそれぞれ示す。４はゲート絶縁膜、ｎはｎ
導電型多結晶シリコンゲート、５ｐはＰ導電型多結晶シ
リコンゲー１−をそれぞれ示す。また、６は表面絶縁層
、８は電極をそれぞれ示す。そして、Ｓ、Ｇ。
ンジスタＱｎｐ、Ｑｐｐ、Ｑｐｎ、Ｑｎｎの素子構造の
一例を示す。同図において、Ｉはｎ−型シリコン半導体
基板、２はｐ−型ウェル拡散層をそれぞれ示す。３ｎは
ｎ＋型ソース・ドレイン領域−３ｐはＰ＋型ソース・ト
レイン領域をそれぞれ示す。４はゲート絶縁膜、ｎはｎ
導電型多結晶シリコンゲート、５ｐはＰ導電型多結晶シ
リコンゲー１−をそれぞれ示す。また、６は表面絶縁層
、８は電極をそれぞれ示す。そして、Ｓ、Ｇ。
Ｄはソース、ゲート、ドレインの各電極をそれぞれ示す
。各トランジスタＱｎｐ＋ Ｑｐｐ＋ Ｑｐｎ＋Ｑ ｎ
ｎは、ｎ−型シリコン半導体基板】上に同時に形成す
ることができる。
。各トランジスタＱｎｐ＋ Ｑｐｐ＋ Ｑｐｎ＋Ｑ ｎ
ｎは、ｎ−型シリコン半導体基板】上に同時に形成す
ることができる。
［効果コ
（１）ｎゲートＰチャンネル型ＭＯＳ電界効果トランジ
スタ、ｎゲートｎチャンネル型Ｍ ＯＳ 電界効果トラ
ンジスタ、ｐゲートル型Ｍ ＯＳ電界効果トランジスタ
、Ｐゲートｎチャンネル型Ｍ ＯＳ電界効果トランジス
タの４種類を使用してＭ ＯＳ電界効果１−ランジスタ
のしきい値に基づく一定の基準電圧を発生する回路を構
成するとともに、この４種類のＭＯ５電界効果トランジ
スタをそれぞれＰチャンネル型とｎチャンネル型からな
る２つの組に分けて、各組にそれぞれカレントミラー効
果 ゛による相互帰還を行なう回路を構成したので、基
準電圧発生回路を構成する複数のＭＯ５ｍ界効果トラン
ジスタの各しきい値が、例えばパッケージ封止の際に加
えられる熱によってそれぞれに変動しても、その変動に
よる発生基５！電圧への影響が互いに打ち消し合うよう
になるという作用により。
スタ、ｎゲートｎチャンネル型Ｍ ＯＳ 電界効果トラ
ンジスタ、ｐゲートル型Ｍ ＯＳ電界効果トランジスタ
、Ｐゲートｎチャンネル型Ｍ ＯＳ電界効果トランジス
タの４種類を使用してＭ ＯＳ電界効果１−ランジスタ
のしきい値に基づく一定の基準電圧を発生する回路を構
成するとともに、この４種類のＭＯ５電界効果トランジ
スタをそれぞれＰチャンネル型とｎチャンネル型からな
る２つの組に分けて、各組にそれぞれカレントミラー効
果 ゛による相互帰還を行なう回路を構成したので、基
準電圧発生回路を構成する複数のＭＯ５ｍ界効果トラン
ジスタの各しきい値が、例えばパッケージ封止の際に加
えられる熱によってそれぞれに変動しても、その変動に
よる発生基５！電圧への影響が互いに打ち消し合うよう
になるという作用により。
精度の高い基準電圧を再現性良く得ることができる、と
いう効果が得られる。
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々、変更可
能であることはいうまでもなし）。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々、変更可
能であることはいうまでもなし）。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ３型半導体集積
回路装置技術に適用した場合について説明したが、それ
に限定されるものでなく、例えば、Ｂｉ−ＭＯ５型半導
体集積回路装置における基＄電圧発生回路などにも利用
できる。
をその背景となった利用分野であるＭＯ３型半導体集積
回路装置技術に適用した場合について説明したが、それ
に限定されるものでなく、例えば、Ｂｉ−ＭＯ５型半導
体集積回路装置における基＄電圧発生回路などにも利用
できる。
一実施例および基本原理を示す回路図。
第２図は、第１図に示した回路をさらに具体化した例を
示す回路図、 第３ｆ←二の発明による基準電圧発生回路において使用
されるＭ ＯＳ 電界効果トランジスタの素子構造の一
例を示す断面図である。
示す回路図、 第３ｆ←二の発明による基準電圧発生回路において使用
されるＭ ＯＳ 電界効果トランジスタの素子構造の一
例を示す断面図である。
Ｑｎｐ・・・・ｎゲートＰチャンネル型Ｍ ＯＳ電界効
果トランジスタ、Ｑ ｎ ｎ・・・・ｎゲートｎチャン
ネル型ＭＯ３電界効果トランジスタ、Ｑｐｐ・・・・ｐ
ゲートＰチャンネル型ＭＯ５電界効果トランジスタ、Ｑ
ｐｎ・・・・Ｐゲートｎチャンネル型ＭＯＳｆｆ１界効
果トランジスタ、△Ｖｔｈｐ。
果トランジスタ、Ｑ ｎ ｎ・・・・ｎゲートｎチャン
ネル型ＭＯ３電界効果トランジスタ、Ｑｐｐ・・・・ｐ
ゲートＰチャンネル型ＭＯ５電界効果トランジスタ、Ｑ
ｐｎ・・・・Ｐゲートｎチャンネル型ＭＯＳｆｆ１界効
果トランジスタ、△Ｖｔｈｐ。
き′πル
３ 図
θｐ／１
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタのしきい値に基
づく一定の基準電圧を発生する回路であって、複数の絶
縁ゲート型電界効果トランジスタを使用するとともに、
各絶縁ゲート型電界効果トランジスタのそれぞれのしき
い値の変化によって発生される基準電圧の変動を打消す
ようにしたことを特徴とする基準電圧発生回路。 ２、上記複数の絶縁ゲート型電界効果トランジスタとし
て、ｎゲートｐチャンネル型ＭＯＳ電界効果トランジス
タ、ｎゲートｎチャンネル型絶縁ゲート型電界効果トラ
ンジスタ、ｐゲートｐチャンネル型絶縁ゲート型電界効
果トランジスタ、ｐゲートｎチャンネル型絶縁ゲート型
電界効果トランジスタの４種類を使用し、この４種類の
絶縁ゲート型電界効果トランジスタをそれぞれｐチャン
ネル型とｎチャンネル型からなる２つの組に分けて、各
組にそれぞれカレントミラー効果による相互帰還を行な
う回路を構成したことを特徴とする特許請求の範囲第１
項記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19472684A JPS6174016A (ja) | 1984-09-19 | 1984-09-19 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19472684A JPS6174016A (ja) | 1984-09-19 | 1984-09-19 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174016A true JPS6174016A (ja) | 1986-04-16 |
Family
ID=16329218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19472684A Pending JPS6174016A (ja) | 1984-09-19 | 1984-09-19 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07160347A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 基準電流回路および基準電圧回路 |
-
1984
- 1984-09-19 JP JP19472684A patent/JPS6174016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07160347A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 基準電流回路および基準電圧回路 |
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