JPH07162270A - 倍速度標本化信号積分器 - Google Patents
倍速度標本化信号積分器Info
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- JPH07162270A JPH07162270A JP6221345A JP22134594A JPH07162270A JP H07162270 A JPH07162270 A JP H07162270A JP 6221345 A JP6221345 A JP 6221345A JP 22134594 A JP22134594 A JP 22134594A JP H07162270 A JPH07162270 A JP H07162270A
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- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
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- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 従来よりも２倍の速度で積分し得る標本化信
号積分器を提供する。 【構成】 標本化信号積分器が増幅器１１１と、２対の
キャパシタ１２０，１３０，１４０，１５０と、増幅器
の各々の入力端子の分路に結合されて、積分器に共通モ
ード・バイアスを施す電圧バイアスとで構成され、第１
対のキャパシタ１２０，１３０が増幅器の入力及び出力
端子の間に普通の負帰還形式で結合され、第２対のキャ
パシタ１４０，１５０が第１対のスイッチ１６０，１７
０によって増幅器の入力端子に結合されると共に、第２
対のスイッチ１８０，１９０によって電圧源２００に同
じ様に結合される。更に２対のスイッチは交差結合する
か又は同期させ、倍速度積分を行なう。
号積分器を提供する。 【構成】 標本化信号積分器が増幅器１１１と、２対の
キャパシタ１２０，１３０，１４０，１５０と、増幅器
の各々の入力端子の分路に結合されて、積分器に共通モ
ード・バイアスを施す電圧バイアスとで構成され、第１
対のキャパシタ１２０，１３０が増幅器の入力及び出力
端子の間に普通の負帰還形式で結合され、第２対のキャ
パシタ１４０，１５０が第１対のスイッチ１６０，１７
０によって増幅器の入力端子に結合されると共に、第２
対のスイッチ１８０，１９０によって電圧源２００に同
じ様に結合される。更に２対のスイッチは交差結合する
か又は同期させ、倍速度積分を行なう。
Description
【０００１】
【発明の分野】この発明はアナログ・ディジタル変換器
（ＡＤＣ）、更に具体的に云えば、切換えキャパシタ
（ＳＣ）積分器を用いたアナログ・ディジタル変換器に
関する。
（ＡＤＣ）、更に具体的に云えば、切換えキャパシタ
（ＳＣ）積分器を用いたアナログ・ディジタル変換器に
関する。
【０００２】
【発明の背景】デルタ・シグマ形アナログ・ディジタル
変換器及びキャパシタ切換えフィルタには、積分器の雑
音がこの積分器を用いた回路全体を左右するのが典型的
である為、低雑音積分器が望ましい。１９９０年１月２
３日に付与された、発明者ガーベリック、発明の名称
「平衡入力信号を必要としない、差動入力増幅器に対す
る静電容量切換え形結合回路」と云う米国特許第４，８
９６，１５６号、１９９０年７月３日に付与された、発
明者アーリ、発明の名称「チョッパ安定化デルタ・シグ
マ形アナログ・ディジタル変換器」と云う同第４，９３
９，５１６号、１９９１年８月１３日に付与された、発
明者ウエーランド他、発明の名称「標本化周波数でのチ
ョッパ安定化を用いたデルタ・シグマ形アナログ・ディ
ジタル変換器」と云う同第５，０３９，９８９号、及び
１９９２年９月１５日に付与された、発明者リブナー、
発明の名称「チョッパ安定化を用いたシグマ・デルタ形
過剰標本化アナログ・ディジタル変換器回路」と云う同
第５，１４８，１６７号に記載される様な低雑音キャパ
シタ切換え形積分器は、チョッパ安定化を用いる場合が
多く、信号標本化速度Ｆs の半分又はそれ以下の速度で
動作して、低周波雑音、主に“１／ｆ”雑音、並びに直
流オフセットがある場合はそのオフセットを相殺するこ
とが出来る。都合の悪いことに、過剰標本化デルタ・シ
グマ形変調器では、約Ｆs ／２の周波数での「チョッパ
作用」により、変調器の量子化雑音が低い周波数レベル
に変調され、又は直流オフセットの原因になることがあ
る。こう言うことが起こるのは、例えば、ＩＥＥＥジャ
ーナル・オブ・ソリッド・ステート・サーキッツ誌、第
２７巻第１２号（１９９２年１２月号）所載のＤ．カー
ス及びＤ．ピアセツキーの論文「歪み計変換器に対する
過剰標本化変換器」に記載される様に、デルタ・シグマ
形変調器の雑音整形の為に、量子化雑音はＦs ／２でピ
ークになるからである。その為、この雑音問題を解決す
る様な、アナログ・ディジタル変換に使える標本化信号
積分器の必要がある。
変換器及びキャパシタ切換えフィルタには、積分器の雑
音がこの積分器を用いた回路全体を左右するのが典型的
である為、低雑音積分器が望ましい。１９９０年１月２
３日に付与された、発明者ガーベリック、発明の名称
「平衡入力信号を必要としない、差動入力増幅器に対す
る静電容量切換え形結合回路」と云う米国特許第４，８
９６，１５６号、１９９０年７月３日に付与された、発
明者アーリ、発明の名称「チョッパ安定化デルタ・シグ
マ形アナログ・ディジタル変換器」と云う同第４，９３
９，５１６号、１９９１年８月１３日に付与された、発
明者ウエーランド他、発明の名称「標本化周波数でのチ
ョッパ安定化を用いたデルタ・シグマ形アナログ・ディ
ジタル変換器」と云う同第５，０３９，９８９号、及び
１９９２年９月１５日に付与された、発明者リブナー、
発明の名称「チョッパ安定化を用いたシグマ・デルタ形
過剰標本化アナログ・ディジタル変換器回路」と云う同
第５，１４８，１６７号に記載される様な低雑音キャパ
シタ切換え形積分器は、チョッパ安定化を用いる場合が
多く、信号標本化速度Ｆs の半分又はそれ以下の速度で
動作して、低周波雑音、主に“１／ｆ”雑音、並びに直
流オフセットがある場合はそのオフセットを相殺するこ
とが出来る。都合の悪いことに、過剰標本化デルタ・シ
グマ形変調器では、約Ｆs ／２の周波数での「チョッパ
作用」により、変調器の量子化雑音が低い周波数レベル
に変調され、又は直流オフセットの原因になることがあ
る。こう言うことが起こるのは、例えば、ＩＥＥＥジャ
ーナル・オブ・ソリッド・ステート・サーキッツ誌、第
２７巻第１２号（１９９２年１２月号）所載のＤ．カー
ス及びＤ．ピアセツキーの論文「歪み計変換器に対する
過剰標本化変換器」に記載される様に、デルタ・シグマ
形変調器の雑音整形の為に、量子化雑音はＦs ／２でピ
ークになるからである。その為、この雑音問題を解決す
る様な、アナログ・ディジタル変換に使える標本化信号
積分器の必要がある。
【０００３】
【発明の目的】この発明の１つの目的は、所定のクロッ
ク速度に対し、従来の標本化信号積分器の２倍の速度で
積分し得る標本化信号積分器を提供することである。別
の目的は、入力を基準とするオフセット及び“１／ｆ”
雑音が小さい標本化信号積分を行なうことである。
ク速度に対し、従来の標本化信号積分器の２倍の速度で
積分し得る標本化信号積分器を提供することである。別
の目的は、入力を基準とするオフセット及び“１／ｆ”
雑音が小さい標本化信号積分を行なうことである。
【０００４】別の目的は、量子化雑音が低い周波数又は
通過帯周波数まで変調されることを避ける様な標本化信
号積分器を提供することである。別の目的は、シングル
エンデッド形入力信号を受入れることの出来る標本化信
号積分器を提供することである。別の目的は、従来の標
本化信号積分器に較べて熱雑音が減少した標本化信号積
分器を提供することである。
通過帯周波数まで変調されることを避ける様な標本化信
号積分器を提供することである。別の目的は、シングル
エンデッド形入力信号を受入れることの出来る標本化信
号積分器を提供することである。別の目的は、従来の標
本化信号積分器に較べて熱雑音が減少した標本化信号積
分器を提供することである。
【０００５】
【発明の要約】簡単に云うと、この発明の１実施例で
は、標本化信号積分器が、増幅器と、２対のキャパシタ
とを有し、第１対のキャパシタが増幅器の入力及び出力
端子の間に普通の負帰還形式で結合され、第２対のキャ
パシタが第１対のスイッチによって増幅器の入力端子に
結合されると共に、第２対のスイッチによって電圧源に
同じ様に結合され、２対のスイッチが交差結合し又は同
期して、倍速度積分を行なう様になっており、更に、増
幅器の各々の入力端子の分路に電圧バイアスを結合し
て、積分器に共通モード・バイアスを供給する様になっ
ている。
は、標本化信号積分器が、増幅器と、２対のキャパシタ
とを有し、第１対のキャパシタが増幅器の入力及び出力
端子の間に普通の負帰還形式で結合され、第２対のキャ
パシタが第１対のスイッチによって増幅器の入力端子に
結合されると共に、第２対のスイッチによって電圧源に
同じ様に結合され、２対のスイッチが交差結合し又は同
期して、倍速度積分を行なう様になっており、更に、増
幅器の各々の入力端子の分路に電圧バイアスを結合し
て、積分器に共通モード・バイアスを供給する様になっ
ている。
【０００６】同じく、この発明の別の実施例では、倍速
度積分を行なう様に構成された標本化信号積分器の出力
信号を変調し且つ減数して、直流又は低周波雑音を減ら
すか除くことが出来る。この発明の要旨は特許請求の範
囲に具体的に明確に記載してあるが、この発明の構成、
作用及びその他の目的並びに利点は、以下図面について
詳しく説明する所からよく理解されよう。
度積分を行なう様に構成された標本化信号積分器の出力
信号を変調し且つ減数して、直流又は低周波雑音を減ら
すか除くことが出来る。この発明の要旨は特許請求の範
囲に具体的に明確に記載してあるが、この発明の構成、
作用及びその他の目的並びに利点は、以下図面について
詳しく説明する所からよく理解されよう。
【０００７】
【発明の詳しい説明】図１は倍速度標本化信号積分器９
０を示す。この発明で云う倍速度積分とは、クロックパ
ルスの１サイクルＴCLに、電圧信号サンプルの様な２つ
の信号サンプルの積分を行なうことを云う。典型的に
は、これは、クロック・パルスの交互の相で積分するこ
とによって達成することが出来るが、詳しいことは後で
説明する。積分器９０は、フィードバック・キャパシタ
１２０、１３０及び切換えキャパシタ１４０、１５０を
持つ平衡形又は完全差動形演算増幅器１１１で構成する
ことが出来る。第１対のスイッチ１８０、１９０の各々
が、夫々の切換えキャパシタ１４０、１５０の端子を、
電圧信号ＶINを供給する外部の電圧源２００の端子の間
に選択的に結合する。夫々の切換えキャパシタ１４０、
１５０は残りの又はもう一方の端子を持っている。夫々
の残りの端子が、第２対のスイッチ１６０、１７０の夫
々のスイッチによって、演算増幅器１１１の入力端子の
間に選択的に結合される。この発明で、第１の端子又は
節を他の２つの端子又は節、即ち、第２の端子及び第３
の端子の間に選択的に結合するスイッチが、周期的に第
１の端子を他の２つの端子の内の一方、例えば第２の端
子に結合し、その後、周期的に第１の端子を、該第１の
端子が他の２つの端子の内の前記一方、今の場合は第２
の端子に結合されていない期間の間に、他の２つの端子
の他方、今の場合は第３の端子に結合する。この切換え
動作は、２相クロック信号を構成するクロック・パルス
の様に、予定の速度又は周波数ＦCLで周期的な波形を供
給する外部から来るクロックによって制御又は駆動する
ことが出来る。例えば、外部から来るクロック・パルス
は、周期ＴCL＝１／ＦCLを持つ矩形波パルスで構成する
ことが出来る。同様に、入力電圧信号の標本化速度をＦ
s と記す。切換えキャパシタ１４０、１５０で構成され
る様な切換え静電容量抵抗が、１９８６年にニューヨー
ク州のワイリー社から出版されたＲ．グレゴリアンの著
書「信号処理の為のアナログＭＯＳ集積回路」、第２７
７頁乃至第２８０頁に詳しく記載されている。
０を示す。この発明で云う倍速度積分とは、クロックパ
ルスの１サイクルＴCLに、電圧信号サンプルの様な２つ
の信号サンプルの積分を行なうことを云う。典型的に
は、これは、クロック・パルスの交互の相で積分するこ
とによって達成することが出来るが、詳しいことは後で
説明する。積分器９０は、フィードバック・キャパシタ
１２０、１３０及び切換えキャパシタ１４０、１５０を
持つ平衡形又は完全差動形演算増幅器１１１で構成する
ことが出来る。第１対のスイッチ１８０、１９０の各々
が、夫々の切換えキャパシタ１４０、１５０の端子を、
電圧信号ＶINを供給する外部の電圧源２００の端子の間
に選択的に結合する。夫々の切換えキャパシタ１４０、
１５０は残りの又はもう一方の端子を持っている。夫々
の残りの端子が、第２対のスイッチ１６０、１７０の夫
々のスイッチによって、演算増幅器１１１の入力端子の
間に選択的に結合される。この発明で、第１の端子又は
節を他の２つの端子又は節、即ち、第２の端子及び第３
の端子の間に選択的に結合するスイッチが、周期的に第
１の端子を他の２つの端子の内の一方、例えば第２の端
子に結合し、その後、周期的に第１の端子を、該第１の
端子が他の２つの端子の内の前記一方、今の場合は第２
の端子に結合されていない期間の間に、他の２つの端子
の他方、今の場合は第３の端子に結合する。この切換え
動作は、２相クロック信号を構成するクロック・パルス
の様に、予定の速度又は周波数ＦCLで周期的な波形を供
給する外部から来るクロックによって制御又は駆動する
ことが出来る。例えば、外部から来るクロック・パルス
は、周期ＴCL＝１／ＦCLを持つ矩形波パルスで構成する
ことが出来る。同様に、入力電圧信号の標本化速度をＦ
s と記す。切換えキャパシタ１４０、１５０で構成され
る様な切換え静電容量抵抗が、１９８６年にニューヨー
ク州のワイリー社から出版されたＲ．グレゴリアンの著
書「信号処理の為のアナログＭＯＳ集積回路」、第２７
７頁乃至第２８０頁に詳しく記載されている。
【０００８】図１に示す場合、増幅器１１１、今の場合
は差動増幅器であるが、その入力端子及び出力端子の両
方は互いに反対の極性を持っている。具体的に云うと、
図示の形式の差動増幅器では、各々の出力端子は、各々
の入力端子に供給された電圧信号の差を実質的に表す電
圧信号を発生する。更に、得られる２つの出力電圧信号
は反対の極性を有する。図示の様に、キャパシタ１２
０、１３０が増幅器１１１の各々の入力端子を反対の極
性を持つ出力端子に結合し、普通の負帰還形式になって
いる。
は差動増幅器であるが、その入力端子及び出力端子の両
方は互いに反対の極性を持っている。具体的に云うと、
図示の形式の差動増幅器では、各々の出力端子は、各々
の入力端子に供給された電圧信号の差を実質的に表す電
圧信号を発生する。更に、得られる２つの出力電圧信号
は反対の極性を有する。図示の様に、キャパシタ１２
０、１３０が増幅器１１１の各々の入力端子を反対の極
性を持つ出力端子に結合し、普通の負帰還形式になって
いる。
【０００９】図示の様に、第２対のスイッチ１６０、１
７０の各々のスイッチは、切換えキャパシタ１４０、１
５０の１つの第１の端子を夫々増幅器１１１の入力端子
の間に選択的に結合する様になっている。同様に、第１
対のスイッチ１８０、１９０にある各々のスイッチは、
切換えキャパシタ１４０、１５０の１つの第２の端子又
は他方の端子を外部からの電圧源２００の端子の間に選
択的に結合する様になっている。
７０の各々のスイッチは、切換えキャパシタ１４０、１
５０の１つの第１の端子を夫々増幅器１１１の入力端子
の間に選択的に結合する様になっている。同様に、第１
対のスイッチ１８０、１９０にある各々のスイッチは、
切換えキャパシタ１４０、１５０の１つの第２の端子又
は他方の端子を外部からの電圧源２００の端子の間に選
択的に結合する様になっている。
【００１０】第２対のスイッチにあるスイッチ１６０、
１７０は互いに同期しており、即ち、夫々切換えキャパ
シタ１４０、１５０の第１の端子を増幅器１１１の入力
端子の間に選択的に結合して、相次ぐ切換えの際、増幅
器１１１の各々の入力端子が異なるキャパシタに交互に
結合される様になっている。従って、切換え動作の間又
は１スイッチング・サイクルの間、スイッチ１６０、１
７０は、切換えキャパシタが、各々のキャパシタが結合
される増幅器１１１の特定の入力端子を切換える又は交
換する様に同期している。１つのスイッチは、例えば図
３に示す様に結合された４個のＣＭＯＳ伝送ゲートで構
成して、普通の単極双投（ＳＰＤＴ）スイッチを実現す
ることが出来る。この場合、ＣＭＯＳを基本とする技術
を使うと、大規模集積の製造し易さ、並びにバイポーラ
・トランジスタで典型的に必要とする様なゲート・バイ
アス電流を供給する必要性が避けられることを含め、多
数の利点が得られる。それでも、この発明に関連してス
イッチとしての適性を示し得るその他の装置として、バ
イポーラ・トランジスタ、接合形電界効果トランジスタ
（ＪＦＥＴ）、砒化ガリウム金属半導体電界効果トラン
ジスタ（ＭＥＳＦＥＴ）、リレー及びショットキー並び
にその他のダイオード・ブリッジがある。更に図３ａ
は、単極双投スイッチ（ＳＰＤＴ）を実現するＣＭＯＳ
伝送ゲート１０、２０、３０、４０に対するクロック・
パルスのタイミングを示している。図３ａに示す様に、
種々のゲートの間のタイミング信号は重なり合わず、種
々の伝送ゲートの間で望ましくない導電通路が出来るこ
とを避けている。同じく、１クロック・サイクルに対す
る交番のクロック相φ１、φ２も示されている。
１７０は互いに同期しており、即ち、夫々切換えキャパ
シタ１４０、１５０の第１の端子を増幅器１１１の入力
端子の間に選択的に結合して、相次ぐ切換えの際、増幅
器１１１の各々の入力端子が異なるキャパシタに交互に
結合される様になっている。従って、切換え動作の間又
は１スイッチング・サイクルの間、スイッチ１６０、１
７０は、切換えキャパシタが、各々のキャパシタが結合
される増幅器１１１の特定の入力端子を切換える又は交
換する様に同期している。１つのスイッチは、例えば図
３に示す様に結合された４個のＣＭＯＳ伝送ゲートで構
成して、普通の単極双投（ＳＰＤＴ）スイッチを実現す
ることが出来る。この場合、ＣＭＯＳを基本とする技術
を使うと、大規模集積の製造し易さ、並びにバイポーラ
・トランジスタで典型的に必要とする様なゲート・バイ
アス電流を供給する必要性が避けられることを含め、多
数の利点が得られる。それでも、この発明に関連してス
イッチとしての適性を示し得るその他の装置として、バ
イポーラ・トランジスタ、接合形電界効果トランジスタ
（ＪＦＥＴ）、砒化ガリウム金属半導体電界効果トラン
ジスタ（ＭＥＳＦＥＴ）、リレー及びショットキー並び
にその他のダイオード・ブリッジがある。更に図３ａ
は、単極双投スイッチ（ＳＰＤＴ）を実現するＣＭＯＳ
伝送ゲート１０、２０、３０、４０に対するクロック・
パルスのタイミングを示している。図３ａに示す様に、
種々のゲートの間のタイミング信号は重なり合わず、種
々の伝送ゲートの間で望ましくない導電通路が出来るこ
とを避けている。同じく、１クロック・サイクルに対す
る交番のクロック相φ１、φ２も示されている。
【００１１】第１対のスイッチにあるスイッチ１８０、
１９０は互いに同期しており、即ち、切換えキャパシタ
１４０、１５０の第２又は残りの端子を外部からの電圧
源の端子の間に夫々選択的に結合する様になっていて、
相次ぐ切換えサイクルの間、電圧源の各々の端子が異な
るキャパシタに交互に結合される様になっている。この
場合も、スイッチ１８０、１９０は同期していて、切換
えキャパシタが、夫々の結合される特定の電圧源の端子
を交換する様になっている。この場合も、各々の単極双
投スイッチは、図３に示す様な４個の結合されたＣＭＯ
Ｓ伝送ゲートで実現することが出来る。更に、この第１
対及び第２対のスイッチ１６０、１７０、１８０、１９
０は互いに同期し又は交差結合されていて、切換え動作
の間又は１スイッチング・サイクルの間、第１対のスイ
ッチが電圧源の端子を交換する又は切換えるのが、第２
対のスイッチが増幅器の入力端子を交換する又は切換え
るのとほゞ同時になる様になっている。これは、例えば
普通の双極双投スイッチ形式によって達成することが出
来る。１実施例では、切換え動作の間、外部からのクロ
ックが、予定のクロック周波数Ｆs ＝２ＦCLで２対のス
イッチを駆動して、倍速度積分を達成する為の同期が達
成される様にすることが出来る。
１９０は互いに同期しており、即ち、切換えキャパシタ
１４０、１５０の第２又は残りの端子を外部からの電圧
源の端子の間に夫々選択的に結合する様になっていて、
相次ぐ切換えサイクルの間、電圧源の各々の端子が異な
るキャパシタに交互に結合される様になっている。この
場合も、スイッチ１８０、１９０は同期していて、切換
えキャパシタが、夫々の結合される特定の電圧源の端子
を交換する様になっている。この場合も、各々の単極双
投スイッチは、図３に示す様な４個の結合されたＣＭＯ
Ｓ伝送ゲートで実現することが出来る。更に、この第１
対及び第２対のスイッチ１６０、１７０、１８０、１９
０は互いに同期し又は交差結合されていて、切換え動作
の間又は１スイッチング・サイクルの間、第１対のスイ
ッチが電圧源の端子を交換する又は切換えるのが、第２
対のスイッチが増幅器の入力端子を交換する又は切換え
るのとほゞ同時になる様になっている。これは、例えば
普通の双極双投スイッチ形式によって達成することが出
来る。１実施例では、切換え動作の間、外部からのクロ
ックが、予定のクロック周波数Ｆs ＝２ＦCLで２対のス
イッチを駆動して、倍速度積分を達成する為の同期が達
成される様にすることが出来る。
【００１２】図１に示す回路により、電圧信号ＶINの２
つのサンプルが加算される。サンプルは、これらの対の
スイッチを制御する外部からの２相クロックの交互の相
と云う様に、２つの別々の時点でとられる。この発明の
範囲が２相クロックの駆動に制限されないことは云うま
でもない。更に、事実上どんな「デューティ・サイク
ル」でも満足し得るが、２相クロックで夫々の相がほゞ
等しいことは、速度及び回路の修正時間の点で有利にな
ることがある。こうして、標本化された電圧信号が電荷
として、図３ａに示す様な交互のクロック相で、積分器
のキャパシタに注入される。従ってこの増幅器形式は、
１つのクロック周期ＴCLに２つの標本化電圧信号を積分
することにより、１個のクロック・パルスに対する普通
の積分器の２倍の速度で積分する。積分は、クロック速
度ＦCLを増加することを全く必要とせずに、２倍の頻度
で行なわれる。ＦCLに対するこの標本化電圧信号積分器
のｚ変換は次の式（１）によって表される。
つのサンプルが加算される。サンプルは、これらの対の
スイッチを制御する外部からの２相クロックの交互の相
と云う様に、２つの別々の時点でとられる。この発明の
範囲が２相クロックの駆動に制限されないことは云うま
でもない。更に、事実上どんな「デューティ・サイク
ル」でも満足し得るが、２相クロックで夫々の相がほゞ
等しいことは、速度及び回路の修正時間の点で有利にな
ることがある。こうして、標本化された電圧信号が電荷
として、図３ａに示す様な交互のクロック相で、積分器
のキャパシタに注入される。従ってこの増幅器形式は、
１つのクロック周期ＴCLに２つの標本化電圧信号を積分
することにより、１個のクロック・パルスに対する普通
の積分器の２倍の速度で積分する。積分は、クロック速
度ＦCLを増加することを全く必要とせずに、２倍の頻度
で行なわれる。ＦCLに対するこの標本化電圧信号積分器
のｚ変換は次の式（１）によって表される。
【００１３】
【数１】 こゝでＣ１、Ｃ２、Ｃ５、Ｃ６は、図１に示した回路部
品の夫々の静電容量を表す。この伝達関数に対する時間
領域の差分方程式を下に示す。
品の夫々の静電容量を表す。この伝達関数に対する時間
領域の差分方程式を下に示す。
【００１４】
【数２】 Ｖo （ｔ）及びＶIN（ｔ）はそれぞれ時刻ｔに於ける標
本化出力電圧信号及び標本化入力電圧信号を表す。双一
次変換が次の式に従って、
本化出力電圧信号及び標本化入力電圧信号を表す。双一
次変換が次の式に従って、
【００１５】
【数３】 連続周波数変数ｓを離散的な時間変数ｚに「写像」する
ので、図１に示す回路は、理論的には、α／ｓの双一次
変換を実行する様に又は物理的に実現する為に、即ち積
分動作を行なう為に用いることが出来る。式（１）の所
望の倍速度の挙動が、ｚ-1の代わりのｚ-1／２によって
示されている。同じく、ＦCLに対して低い周波数では、
式（１）の伝達関数の分子は近似的に２αである。２の
係数が入るのは、倍速度積分が行なわれている為であ
る。
ので、図１に示す回路は、理論的には、α／ｓの双一次
変換を実行する様に又は物理的に実現する為に、即ち積
分動作を行なう為に用いることが出来る。式（１）の所
望の倍速度の挙動が、ｚ-1の代わりのｚ-1／２によって
示されている。同じく、ＦCLに対して低い周波数では、
式（１）の伝達関数の分子は近似的に２αである。２の
係数が入るのは、倍速度積分が行なわれている為であ
る。
【００１６】図１の重要な変形が図２に示されている。
図１に示した倍速度標本化信号積分器は、増幅器の入力
端子に対して電圧源又は大地への抵抗通路が設けられて
いない為、実際には作用しない。この問題が、図２に示
す実施例の様なこの発明の標本化信号積分器１００によ
って解決される。電圧バイアスの様な共通モード・バイ
アスを増幅器の各々の入力端子の分路に設けることが出
来る。図２では、電圧バイアスが増幅器１１１の各々の
入力端子の分路に直接的に結合されている。この発明で
云うバイアスと云う言葉は、装置の動作中又は信号の処
理中、回路又は装置内の他の信号に対する基準信号又は
信号基準点となる電気信号、典型的には電流又は電圧の
様な信号を指す。標本化信号積分器に対し、このバイア
スは多数の異なる方法により、達成し又は物理的に実現
することが出来る。
図１に示した倍速度標本化信号積分器は、増幅器の入力
端子に対して電圧源又は大地への抵抗通路が設けられて
いない為、実際には作用しない。この問題が、図２に示
す実施例の様なこの発明の標本化信号積分器１００によ
って解決される。電圧バイアスの様な共通モード・バイ
アスを増幅器の各々の入力端子の分路に設けることが出
来る。図２では、電圧バイアスが増幅器１１１の各々の
入力端子の分路に直接的に結合されている。この発明で
云うバイアスと云う言葉は、装置の動作中又は信号の処
理中、回路又は装置内の他の信号に対する基準信号又は
信号基準点となる電気信号、典型的には電流又は電圧の
様な信号を指す。標本化信号積分器に対し、このバイア
スは多数の異なる方法により、達成し又は物理的に実現
することが出来る。
【００１７】図２に示す実施例では、第１の切換えキャ
パシタ２３０及び第２の切換えキャパシタ２６０が何れ
も電圧源２１０と直列に結合され、回路の定常状態の動
作中、差動増幅器の夫々の入力端子をＶICM に抵抗バイ
アスする切換え電荷通路を作る。この場合も、スイッチ
は外部のクロックにより、又は「Ｎ極双投」スイッチ形
式によって同期させることが出来る。図示の様に、単極
双投スイッチ２９０がキャパシタ２３０と直列に設けら
れ、単極双投スイッチ２８０がキャパシタ２６０と直列
に設けられていて、電圧源２１０と直列に結合された各
々の切換えキャパシタが、電圧源２１０と直列の実効的
な抵抗となり、実効的に増幅器の各々の入力端子の分路
にある共通モードの電圧バイアスになる。両方の入力端
子がこの様な共通モード・バイアスを必要とするが、両
方の端子をバイアスするのに１つの電圧バイアスで十分
である。この様に切換え容量性抵抗を使うことが、前に
引用したグレゴリアンの著書に記載されている。この代
わりに、抵抗を直列に結合するか或いは切換えキャパシ
タの対を電圧源と直列に結合して、例えば図５に示すキ
ャパシタの対の様な電圧バイアスにすることが出来る。
同じく、形の対称性の為、電圧バイアスは単極双投スイ
ッチ１６０、１７０の様なスイッチを介して、増幅器の
入力端子の分路に結合しても等価であるが、特定のスイ
ッチの抵抗値は、回路の性能に対する影響が無視し得る
位に十分小さくすべきである。
パシタ２３０及び第２の切換えキャパシタ２６０が何れ
も電圧源２１０と直列に結合され、回路の定常状態の動
作中、差動増幅器の夫々の入力端子をＶICM に抵抗バイ
アスする切換え電荷通路を作る。この場合も、スイッチ
は外部のクロックにより、又は「Ｎ極双投」スイッチ形
式によって同期させることが出来る。図示の様に、単極
双投スイッチ２９０がキャパシタ２３０と直列に設けら
れ、単極双投スイッチ２８０がキャパシタ２６０と直列
に設けられていて、電圧源２１０と直列に結合された各
々の切換えキャパシタが、電圧源２１０と直列の実効的
な抵抗となり、実効的に増幅器の各々の入力端子の分路
にある共通モードの電圧バイアスになる。両方の入力端
子がこの様な共通モード・バイアスを必要とするが、両
方の端子をバイアスするのに１つの電圧バイアスで十分
である。この様に切換え容量性抵抗を使うことが、前に
引用したグレゴリアンの著書に記載されている。この代
わりに、抵抗を直列に結合するか或いは切換えキャパシ
タの対を電圧源と直列に結合して、例えば図５に示すキ
ャパシタの対の様な電圧バイアスにすることが出来る。
同じく、形の対称性の為、電圧バイアスは単極双投スイ
ッチ１６０、１７０の様なスイッチを介して、増幅器の
入力端子の分路に結合しても等価であるが、特定のスイ
ッチの抵抗値は、回路の性能に対する影響が無視し得る
位に十分小さくすべきである。
【００１８】従って、図２に示した実施例の倍速度標本
化信号積分器は、双一次変換を達成し得る回路を物理的
に実現する。これは標本化データ・フィルタの設計にと
って便利で望ましい利点を持つと共に、デルタ・シグマ
形変調器形式を設計するのにも役立つ。更に、双一次変
換を実現し得るこの他の回路も考えられるが、図２の実
施例は、倍速度積分を用いて、且つ漂遊寄生静電容量の
影響を少なくして、それを実現する。図示の実施例はシ
ングルエンデッド形入力信号にも完全平衡形入力信号に
も対処し得るが、これと比較して、他の平衡形積分器回
路は、満足な性能の為には完全平衡形の入力信号を必要
とする。更に、この発明の範囲は完全平衡形又は差動形
の増幅器を使うことに制限されない。例えば、普通の演
算増幅器を用いる場合、図２で増幅器１１１の負の出力
端子に結合されたキャパシタ１３０の端子を大地に結合
することにより、倍速度積分を達成することが出来る。
同様に、この実施例は、後で図５について更に詳しく説
明する方式と同様に、内部でチョッパによって安定化す
ることが出来る。
化信号積分器は、双一次変換を達成し得る回路を物理的
に実現する。これは標本化データ・フィルタの設計にと
って便利で望ましい利点を持つと共に、デルタ・シグマ
形変調器形式を設計するのにも役立つ。更に、双一次変
換を実現し得るこの他の回路も考えられるが、図２の実
施例は、倍速度積分を用いて、且つ漂遊寄生静電容量の
影響を少なくして、それを実現する。図示の実施例はシ
ングルエンデッド形入力信号にも完全平衡形入力信号に
も対処し得るが、これと比較して、他の平衡形積分器回
路は、満足な性能の為には完全平衡形の入力信号を必要
とする。更に、この発明の範囲は完全平衡形又は差動形
の増幅器を使うことに制限されない。例えば、普通の演
算増幅器を用いる場合、図２で増幅器１１１の負の出力
端子に結合されたキャパシタ１３０の端子を大地に結合
することにより、倍速度積分を達成することが出来る。
同様に、この実施例は、後で図５について更に詳しく説
明する方式と同様に、内部でチョッパによって安定化す
ることが出来る。
【００１９】図４はこの発明の別の実施例の倍速度標本
化信号積分器１０５を示す。この特定の実施例では、図
２に示す倍速度積分器１００の出力端子が速度ＦCLで、
即ち信号標本化速度Ｆs の半分で標本化され、こうして
１／２に減数する。この発明で云う減数とは、Ｆs より
低い周波数の分周波での標本化を指し、こうして特に普
通の高い周波数帯に存在する望ましくない雑音を除去す
ることが出来る。図４には、スイッチ４５０、４６０で
示す２つの減数器が設けられており、各々の減数器が増
幅器１１１の別々の出力端子と大地の間に、容量結合形
式の一部分として、選択的に結合されている。この特定
の実施例では、この為、積分器の後に、図示の如く、外
部からのクロック・パルスの１相で出力電圧信号を標本
化し、交互の相で大地に切換える様な普通の切換えキャ
パシタ入力段を用いることによって、減数が達成され
る。この代わりに、スイッチ４５０、４６０は、クロッ
クの交互の相で大地に切換える代わりに、図示のキャパ
シタ６５０、６６０が一緒に結合される様な位置に切換
わる様にしてもよい。図４に示す減数形積分器の伝達関
数は次の式によって表される。
化信号積分器１０５を示す。この特定の実施例では、図
２に示す倍速度積分器１００の出力端子が速度ＦCLで、
即ち信号標本化速度Ｆs の半分で標本化され、こうして
１／２に減数する。この発明で云う減数とは、Ｆs より
低い周波数の分周波での標本化を指し、こうして特に普
通の高い周波数帯に存在する望ましくない雑音を除去す
ることが出来る。図４には、スイッチ４５０、４６０で
示す２つの減数器が設けられており、各々の減数器が増
幅器１１１の別々の出力端子と大地の間に、容量結合形
式の一部分として、選択的に結合されている。この特定
の実施例では、この為、積分器の後に、図示の如く、外
部からのクロック・パルスの１相で出力電圧信号を標本
化し、交互の相で大地に切換える様な普通の切換えキャ
パシタ入力段を用いることによって、減数が達成され
る。この代わりに、スイッチ４５０、４６０は、クロッ
クの交互の相で大地に切換える代わりに、図示のキャパ
シタ６５０、６６０が一緒に結合される様な位置に切換
わる様にしてもよい。図４に示す減数形積分器の伝達関
数は次の式によって表される。
【００２０】
【数４】 信号の減数の後、倍速度積分器が単倍積分器として動作
し、もはや双一次変換を実施しない。しかし、ＦCLに対
して低い周波数では、伝達関数の分子は大体４αにな
る。従って、この積分器の１つの利点は、回路に用いた
時の積分器の熱雑音に対し、信号対雑音比が改善される
ことである。
し、もはや双一次変換を実施しない。しかし、ＦCLに対
して低い周波数では、伝達関数の分子は大体４αにな
る。従って、この積分器の１つの利点は、回路に用いた
時の積分器の熱雑音に対し、信号対雑音比が改善される
ことである。
【００２１】図５はこの発明の更に別の実施例の倍速度
標本化積分器１１０を示す。この実施例では、図２に示
した積分器にチョッパ安定化を取り入れて、増幅器の直
流オフセット並びに低周波“１／ｆ”雑音を相殺してい
る。ｆc ＝ＦCLの周波数でのチョッパ作用が、信号の通
過帯から低周波雑音を変調して除外する。こゝでｆcは
「チョッパ」周波数を表す。この発明の倍速度標本化信
号積分器が用いられているから、ＦCLでのチョッパ作用
は、標本化速度の半分でのチョッパ作用、即ちＦs ＝２
ＦCLに等しい。このチョッパ作用は、入力スイッチ３１
０、３２０と同期した出力スイッチ３３０、３４０と云
う２対の単極双投スイッチを用いて実現され、予定のチ
ョッパ周波数で、完全平衡形又は差動形の演算増幅器の
入力及び出力信号の極性を周期的に交互に変える。しか
し、図５に示す実施例の重要な一面は、この発明のこの
実施例の倍速度標本化信号積分器に於ける回路形式の
為、スイッチの共有が可能であることである。スイッチ
の共有がなければ、更に２対の単極双投スイッチを設け
て、この様なチョッパ式の倍速度標本化信号積分器を構
成することになる。即ち、回路の余分の複雑さを避けな
がら、チョッパ・スイッチは、増幅器の入力及び出力端
子に於ける切換えキャパシタ抵抗をも構成している。
標本化積分器１１０を示す。この実施例では、図２に示
した積分器にチョッパ安定化を取り入れて、増幅器の直
流オフセット並びに低周波“１／ｆ”雑音を相殺してい
る。ｆc ＝ＦCLの周波数でのチョッパ作用が、信号の通
過帯から低周波雑音を変調して除外する。こゝでｆcは
「チョッパ」周波数を表す。この発明の倍速度標本化信
号積分器が用いられているから、ＦCLでのチョッパ作用
は、標本化速度の半分でのチョッパ作用、即ちＦs ＝２
ＦCLに等しい。このチョッパ作用は、入力スイッチ３１
０、３２０と同期した出力スイッチ３３０、３４０と云
う２対の単極双投スイッチを用いて実現され、予定のチ
ョッパ周波数で、完全平衡形又は差動形の演算増幅器の
入力及び出力信号の極性を周期的に交互に変える。しか
し、図５に示す実施例の重要な一面は、この発明のこの
実施例の倍速度標本化信号積分器に於ける回路形式の
為、スイッチの共有が可能であることである。スイッチ
の共有がなければ、更に２対の単極双投スイッチを設け
て、この様なチョッパ式の倍速度標本化信号積分器を構
成することになる。即ち、回路の余分の複雑さを避けな
がら、チョッパ・スイッチは、増幅器の入力及び出力端
子に於ける切換えキャパシタ抵抗をも構成している。
【００２２】第１対のスイッチ３１０、３２０にある各
々のスイッチは、夫々キャパシタ１２０、１３０の第１
の端子を増幅器１１１の入力端子の間に選択的に結合す
る様になっている。同様に、第２対のスイッチ３３０、
３４０にある各々のスイッチは夫々キャパシタ１２０、
１３０の第２の又は他方の端子を増幅器１１１の出力端
子の間に選択的に結合する様になっている。同じく、第
１対及び第２対のスイッチ３１０、３２０、３３０、３
４０は同期していて、相次ぐ切換え動作の間、増幅器の
夫々の入力端子が夫々の出力端子に結合されて、負帰還
形式になると共に、ほゞ同時に増幅器１１１の入力電圧
信号及び出力電圧信号の極性を反転して、矩形波による
出力電圧信号の変調、即ち、具体的に云えば、チョッパ
安定化を達成する様になっている。前に述べた様に、こ
れらのスイッチは外部からのクロックによって駆動し又
は同期させることが出来る。
々のスイッチは、夫々キャパシタ１２０、１３０の第１
の端子を増幅器１１１の入力端子の間に選択的に結合す
る様になっている。同様に、第２対のスイッチ３３０、
３４０にある各々のスイッチは夫々キャパシタ１２０、
１３０の第２の又は他方の端子を増幅器１１１の出力端
子の間に選択的に結合する様になっている。同じく、第
１対及び第２対のスイッチ３１０、３２０、３３０、３
４０は同期していて、相次ぐ切換え動作の間、増幅器の
夫々の入力端子が夫々の出力端子に結合されて、負帰還
形式になると共に、ほゞ同時に増幅器１１１の入力電圧
信号及び出力電圧信号の極性を反転して、矩形波による
出力電圧信号の変調、即ち、具体的に云えば、チョッパ
安定化を達成する様になっている。前に述べた様に、こ
れらのスイッチは外部からのクロックによって駆動し又
は同期させることが出来る。
【００２３】図５で、増幅器の各々の入力端子の分路に
結合された共通モード・バイアスが、ＳＰＤＴスイッチ
２９０、３２０と直列に夫々結合されたキャパシタ２３
０、２４０、及びＳＰＤＴスイッチ２７０、２８０と直
列に夫々結合されたキャパシタ２５０、２６０の様に、
電圧源に結合された１対の切換えキャパシタによって実
現されている。図２及び４に示したこの発明の実施例の
標本化信号積分器と比較すると、図５に示す実施例は１
対の切換えキャパシタを使っていて、この為、入力を基
準とした雑音に対する積分器の利得特性が、外部からの
２相クロック・パルスの交互の相で釣り合う。これは、
この特定の実施例では、チョッパ安定化が存在している
為、満足な動作にとって望ましい。このチョッパ安定化
は、増幅器の入力及び出力端子で入力及び出力信号の極
性を反転することによって、積分器の雑音特性が交互の
相で釣り合って雑音が有効に変調され又はチョッパで安
定化されることを必要とするからである。
結合された共通モード・バイアスが、ＳＰＤＴスイッチ
２９０、３２０と直列に夫々結合されたキャパシタ２３
０、２４０、及びＳＰＤＴスイッチ２７０、２８０と直
列に夫々結合されたキャパシタ２５０、２６０の様に、
電圧源に結合された１対の切換えキャパシタによって実
現されている。図２及び４に示したこの発明の実施例の
標本化信号積分器と比較すると、図５に示す実施例は１
対の切換えキャパシタを使っていて、この為、入力を基
準とした雑音に対する積分器の利得特性が、外部からの
２相クロック・パルスの交互の相で釣り合う。これは、
この特定の実施例では、チョッパ安定化が存在している
為、満足な動作にとって望ましい。このチョッパ安定化
は、増幅器の入力及び出力端子で入力及び出力信号の極
性を反転することによって、積分器の雑音特性が交互の
相で釣り合って雑音が有効に変調され又はチョッパで安
定化されることを必要とするからである。
【００２４】図５に示す実施例に減数を追加することに
より、図６に示す積分器１１０の様なこの発明の更に別
の実施例が得られる。減数は、図４に示すスイッチ４５
０、４６０の様な１対の単極双投スイッチ４７０、４８
０を設けることによって実現される。倍速度標本化信号
積分器と減数の組み合わせによって得られる積分器は、
倍速度で動作するけれども、その出力信号はＦCLの減数
速度で標本化される。この発明の倍速度標本化信号積分
器がもたらす前に述べた様な利点の他に、図６に示す実
施例は、従来のチョッパ安定化積分器を越えた利点をも
たらす。
より、図６に示す積分器１１０の様なこの発明の更に別
の実施例が得られる。減数は、図４に示すスイッチ４５
０、４６０の様な１対の単極双投スイッチ４７０、４８
０を設けることによって実現される。倍速度標本化信号
積分器と減数の組み合わせによって得られる積分器は、
倍速度で動作するけれども、その出力信号はＦCLの減数
速度で標本化される。この発明の倍速度標本化信号積分
器がもたらす前に述べた様な利点の他に、図６に示す実
施例は、従来のチョッパ安定化積分器を越えた利点をも
たらす。
【００２５】図６に示す実施例で得られる１つの利点
は、普通のデルタ・シグマ形変調器形式で図５に示す実
施例を考えれば理解される。前に述べた様に、積分はＦ
s ＝２ＦCLで行なわれる。同じく、従来のチョッパ安定
化は、チョッパ周波数、今の場合はｆc ＝Ｆs ／２＝Ｆ
CLだけ、信号を変調する、即ち周波数偏移させる。この
様なデルタ・シグマ形変調器形式では、前に述べた様
に、量子化雑音はＦs ／２又はＦCLでピークになるが、
これがＦs ／２でのチョッパ作用の為に、直流又は低い
周波数に変調される。図６に示す実施例では、これと対
照的に、従来のチョッパ安定化以外の方法により、雑音
が相殺される。雑音は、例えば、ＩＥＥＥトランザクシ
ョンズ・オン・サーキッツ・アンド・システムズ誌、第
３８巻第９号（１９９１年９月号）第１０８６頁乃至１
０９０頁所載のＪ．Ｍ．ピンプリー及びＧ．Ｊ．ミショ
ンの論文「相関２倍標本化によって発生される出力エネ
ルギ・スペクトル」に記載されている様に、相関２倍標
本化を思い出させる様な形で、図６に用いられる切換え
方法によって導入された反対の極性の信号の積分によっ
て相殺される。
は、普通のデルタ・シグマ形変調器形式で図５に示す実
施例を考えれば理解される。前に述べた様に、積分はＦ
s ＝２ＦCLで行なわれる。同じく、従来のチョッパ安定
化は、チョッパ周波数、今の場合はｆc ＝Ｆs ／２＝Ｆ
CLだけ、信号を変調する、即ち周波数偏移させる。この
様なデルタ・シグマ形変調器形式では、前に述べた様
に、量子化雑音はＦs ／２又はＦCLでピークになるが、
これがＦs ／２でのチョッパ作用の為に、直流又は低い
周波数に変調される。図６に示す実施例では、これと対
照的に、従来のチョッパ安定化以外の方法により、雑音
が相殺される。雑音は、例えば、ＩＥＥＥトランザクシ
ョンズ・オン・サーキッツ・アンド・システムズ誌、第
３８巻第９号（１９９１年９月号）第１０８６頁乃至１
０９０頁所載のＪ．Ｍ．ピンプリー及びＧ．Ｊ．ミショ
ンの論文「相関２倍標本化によって発生される出力エネ
ルギ・スペクトル」に記載されている様に、相関２倍標
本化を思い出させる様な形で、図６に用いられる切換え
方法によって導入された反対の極性の信号の積分によっ
て相殺される。
【００２６】更に具体的に云うと、スイッチ４７０、４
８０の動作により、図６に示す実施例の倍速度標本化信
号積分器は、周波数ＦCLで動作する外部からのクロック
の交互の相で発生する相次ぐ２つの信号サンプルを積分
又は蓄積する。チョッパ安定化で典型的に行なわれてい
る様に、直流又は低周波雑音信号を通過帯から偏移によ
って出す代わりに、倍速度積分を達成する為に増幅器の
入力信号及び出力信号に対して行なわれる切換え動作
は、クロックの交互の相で、相次ぐ標本化信号の極性を
反転する効果を持つ。この為、相次ぐ標本化信号を加算
又は積分することにより、雑音の直流又は低周波成分が
実効的に相殺される。図６に示す様に、積分器の次段に
供給される出力信号は、図６の演算増幅器１１１の出力
端子から直接的に取り出される。しかし、夫々スイッチ
３３０、３４０に結合したキャパシタ１２０、１３０の
端子から取り出してもよい。
８０の動作により、図６に示す実施例の倍速度標本化信
号積分器は、周波数ＦCLで動作する外部からのクロック
の交互の相で発生する相次ぐ２つの信号サンプルを積分
又は蓄積する。チョッパ安定化で典型的に行なわれてい
る様に、直流又は低周波雑音信号を通過帯から偏移によ
って出す代わりに、倍速度積分を達成する為に増幅器の
入力信号及び出力信号に対して行なわれる切換え動作
は、クロックの交互の相で、相次ぐ標本化信号の極性を
反転する効果を持つ。この為、相次ぐ標本化信号を加算
又は積分することにより、雑音の直流又は低周波成分が
実効的に相殺される。図６に示す様に、積分器の次段に
供給される出力信号は、図６の演算増幅器１１１の出力
端子から直接的に取り出される。しかし、夫々スイッチ
３３０、３４０に結合したキャパシタ１２０、１３０の
端子から取り出してもよい。
【００２７】図６に示す実施例の伝達関数は次の式で表
される。
される。
【００２８】
【数５】 こゝでＶNZ（ｚ）は増幅器１１１の「入力基準」雑音を
表す。式（５）の第１項は入力信号の伝達関数であり、
第２項は雑音伝達関数である。雑音伝達関数を信号伝達
関数で除すと、下の式に示す様に、積分器の入力基準雑
音に対する伝達関数が得られる。
表す。式（５）の第１項は入力信号の伝達関数であり、
第２項は雑音伝達関数である。雑音伝達関数を信号伝達
関数で除すと、下の式に示す様に、積分器の入力基準雑
音に対する伝達関数が得られる。
【００２９】
【数６】 この式を見れば判る様に、式（６）の第１項はＦCLに対
して低い周波数で支配的になり、更に、直流の所にゼロ
を持込み、こうして増幅器の“１／ｆ”雑音及び直流オ
フセットがあっても、それを相殺する。同様に、図６に
示す実施例は、実際に使う時に更に融通性を大きくする
様に、種々の方法で変更することが出来る。考えられる
１つの変更は、単極双投スイッチ４７０、４８０によっ
て実現される様な、減数又は出力信号標本化速度の調節
である。１つおきの出力信号を標本化する代わりに、ス
イッチは、ｎを偶数として、ことごとくのｎ番目の出力
信号を標本化することが出来る。更に、切換えの順序を
反転することにより、積分器の極性を反転することが出
来る。同様に、例えば追加のスイッチ及びキャパシタを
使うこと等により、多数の入力信号に対処することが出
来る。
して低い周波数で支配的になり、更に、直流の所にゼロ
を持込み、こうして増幅器の“１／ｆ”雑音及び直流オ
フセットがあっても、それを相殺する。同様に、図６に
示す実施例は、実際に使う時に更に融通性を大きくする
様に、種々の方法で変更することが出来る。考えられる
１つの変更は、単極双投スイッチ４７０、４８０によっ
て実現される様な、減数又は出力信号標本化速度の調節
である。１つおきの出力信号を標本化する代わりに、ス
イッチは、ｎを偶数として、ことごとくのｎ番目の出力
信号を標本化することが出来る。更に、切換えの順序を
反転することにより、積分器の極性を反転することが出
来る。同様に、例えば追加のスイッチ及びキャパシタを
使うこと等により、多数の入力信号に対処することが出
来る。
【００３０】図７はこの発明の更に別の実施例の倍速度
標本化信号積分器の回路図である。図７に示す実施例
は、図８に示す様に用いられ、特に、デルタ・シグマ形
変調器形式の一部品としてこう云う積分器を使う場合を
取り上げたものである。図示の形式のデルタ・シグマ形
変調器では、増幅器に供給される入力信号は、両極性電
圧基準源に対する切換え接続等の様に、ディジタル・ア
ナログ変換器の出力端子から供給することが出来る。し
かし、式（４）又は式（５）では、倍速度標本化信号積
分器の分子が高周波数のゼロを導入し、これは、ディジ
タル・アナログ変換器から供給される様な帯域幅が一層
大きい信号が実質的に何の影響もなく変調器を通過する
ことを許さない。図７に示す実施例は、この問題を解決
する１つの方式になる。この為、５１０、５２０に示す
様な１対のキャパシタを設ける。各々のキャパシタの第
１の端子が増幅器の別々の１つの入力端子に結合され、
第２の端子又はキャパシタの他方の端子が、図７のスイ
ッチ５３０又はスイッチ５４０の何れかの様な単極双投
スイッチに結合される。各々のスイッチは結合されたキ
ャパシタの第２のキャパシタ端子を大地及びディジタル
・アナログ変換器の出力端子の間に選択的に結合する様
になっている。各々のスイッチは、外部クロックの両方
の相ではなく、１つの相で、５１０又は５２０の何れか
をＤＡＣの出力信号に結合するだけであるから、ディジ
タル・アナログ変換器の出力信号は、積分器の倍速度で
は標本化されない。これは、積分器の伝達関数の所で今
述べたゼロを避ける望ましい効果を持つ。図７に示す実
施例の伝達関数は次の式で表される。
標本化信号積分器の回路図である。図７に示す実施例
は、図８に示す様に用いられ、特に、デルタ・シグマ形
変調器形式の一部品としてこう云う積分器を使う場合を
取り上げたものである。図示の形式のデルタ・シグマ形
変調器では、増幅器に供給される入力信号は、両極性電
圧基準源に対する切換え接続等の様に、ディジタル・ア
ナログ変換器の出力端子から供給することが出来る。し
かし、式（４）又は式（５）では、倍速度標本化信号積
分器の分子が高周波数のゼロを導入し、これは、ディジ
タル・アナログ変換器から供給される様な帯域幅が一層
大きい信号が実質的に何の影響もなく変調器を通過する
ことを許さない。図７に示す実施例は、この問題を解決
する１つの方式になる。この為、５１０、５２０に示す
様な１対のキャパシタを設ける。各々のキャパシタの第
１の端子が増幅器の別々の１つの入力端子に結合され、
第２の端子又はキャパシタの他方の端子が、図７のスイ
ッチ５３０又はスイッチ５４０の何れかの様な単極双投
スイッチに結合される。各々のスイッチは結合されたキ
ャパシタの第２のキャパシタ端子を大地及びディジタル
・アナログ変換器の出力端子の間に選択的に結合する様
になっている。各々のスイッチは、外部クロックの両方
の相ではなく、１つの相で、５１０又は５２０の何れか
をＤＡＣの出力信号に結合するだけであるから、ディジ
タル・アナログ変換器の出力信号は、積分器の倍速度で
は標本化されない。これは、積分器の伝達関数の所で今
述べたゼロを避ける望ましい効果を持つ。図７に示す実
施例の伝達関数は次の式で表される。
【００３１】
【数７】 こゝでβ＝Ｃ３／Ｃ５＝Ｃ４／Ｃ６である。ディジタル
・アナログ変換器信号について云うと、この回路は実効
的に普通の単倍速度標本化信号積分器として動作する。
最後に、図８はこの発明の別の実施例の倍速度標本化信
号積分器１１２を示す。前に述べた様に、この特定の実
施例は、この発明の倍速度標本化信号積分器を用いたデ
ルタ・シグマ形変調器、図示の場合は２次変調器を構成
した場合を示す。典型的には、この様な変調器の後にデ
ィジタル・フィルタ及び減数器が縦続的に続く。この特
定の実施例は図７に示した実施例を含み、その出力端子
が、完全平衡形又は差動形の演算増幅器１１５及びフィ
ードバック・キャパシタ６１０、６２０を含む普通の切
換え静電容量積分器形式に結合してある。キャパシタ６
３０、６４０に夫々対応する単極双投スイッチ６３５、
６４５が、ＤＡＣの出力信号を標本化する様に構成され
ている。前と同じく、単極双投スイッチ４７０、４８０
及び対応するキャパシタ６５０、６６０が、倍速度標本
化信号積分器の出力信号を標本化する。単極双投スイッ
チ６１５、６２５が実効的に、キャパシタ６３０、６４
０、６５０、６６０による切換え容量性抵抗を実現して
いる。更に、増幅器１１５の出力端子が、１ビットのデ
ィジタル・アナログ変換器として動作する普通の比較器
７００に結合されている。普通の増幅器を第２段に用い
ることが出来る。これは、低い周波数では、その“１／
ｆ”雑音及び直流オフセットは、第１段増幅器、今の場
合は増幅器１１１の利得だけ減少するからである。こゝ
で、１つ又は更に多くの倍速度標本化信号積分器を取り
入れたデルタ・シグマ形変調器の次数が実際には制限さ
れないことが理解されよう。更に、任意の高次の変調器
は、低雑音の為にこの発明の倍速度標本化信号積分器を
利用することによって、そして他の場合には普通の単倍
速度積分器を用いることにより、満足し得る性能を達成
することが出来る。
・アナログ変換器信号について云うと、この回路は実効
的に普通の単倍速度標本化信号積分器として動作する。
最後に、図８はこの発明の別の実施例の倍速度標本化信
号積分器１１２を示す。前に述べた様に、この特定の実
施例は、この発明の倍速度標本化信号積分器を用いたデ
ルタ・シグマ形変調器、図示の場合は２次変調器を構成
した場合を示す。典型的には、この様な変調器の後にデ
ィジタル・フィルタ及び減数器が縦続的に続く。この特
定の実施例は図７に示した実施例を含み、その出力端子
が、完全平衡形又は差動形の演算増幅器１１５及びフィ
ードバック・キャパシタ６１０、６２０を含む普通の切
換え静電容量積分器形式に結合してある。キャパシタ６
３０、６４０に夫々対応する単極双投スイッチ６３５、
６４５が、ＤＡＣの出力信号を標本化する様に構成され
ている。前と同じく、単極双投スイッチ４７０、４８０
及び対応するキャパシタ６５０、６６０が、倍速度標本
化信号積分器の出力信号を標本化する。単極双投スイッ
チ６１５、６２５が実効的に、キャパシタ６３０、６４
０、６５０、６６０による切換え容量性抵抗を実現して
いる。更に、増幅器１１５の出力端子が、１ビットのデ
ィジタル・アナログ変換器として動作する普通の比較器
７００に結合されている。普通の増幅器を第２段に用い
ることが出来る。これは、低い周波数では、その“１／
ｆ”雑音及び直流オフセットは、第１段増幅器、今の場
合は増幅器１１１の利得だけ減少するからである。こゝ
で、１つ又は更に多くの倍速度標本化信号積分器を取り
入れたデルタ・シグマ形変調器の次数が実際には制限さ
れないことが理解されよう。更に、任意の高次の変調器
は、低雑音の為にこの発明の倍速度標本化信号積分器を
利用することによって、そして他の場合には普通の単倍
速度積分器を用いることにより、満足し得る性能を達成
することが出来る。
【００３２】倍速度標本化信号積分器を用いて、次に述
べる様な方法に従って、前述の様に入力電圧信号の一連
の入力電圧信号サンプルの標本化信号積分を実施する方
法を行なうことが出来る。積分器は、前に述べた様に、
少なくとも２つのキャパシタを持つ電圧信号積分器とし
て構成された演算増幅器又は差動増幅器の何れかで構成
することが出来る。演算増幅器を用いる場合、１つのキ
ャパシタが出力端子及び負の入力端子の間の負帰還を行
ない、他方のキャパシタが正の入力端子を大地に結合す
る。差動増幅器を用いる場合、両方のキャパシタが、入
力及び出力端子の間の負帰還を行なう。外部からのクロ
ック・パルスをほゞ予定の周波数ＦCLで用意することが
出来る。各々のパルスは第１相及び第２相を有する。こ
れは普通の外部から取り出した２相クロックによって構
成することが出来る。次に、この発明のこれまでの実施
例の倍速度標本化信号積分器で例示した様に、外部から
来た電圧源の入力電圧信号を、クロック・パルスの各相
で標本化して、一連の電圧信号サンプルを作ることが出
来る。これは例えば、外部からの電圧源を入力端子に結
合するキャパシタ及びスイッチを含む回路によって達成
することが出来る。同様に、前に例示した様に、クロッ
ク・パルスの各相で電荷を注入することにより、キャパ
シタに電荷を蓄積することが出来る。特定の相で注入さ
れる電荷の量は、その特定の相で標本化された入力電圧
信号の電圧信号サンプルと直前の相で標本化された入力
電圧信号の電圧信号サンプルの重畳に対応する。こゝで
説明した特定の実施例では、この重畳は、特定の標本化
された電圧信号の値の平均の形をとる。前に例示した様
に、電圧源を積分器に結合する回路のスイッチは、外部
クロックの任意の、典型的にはことごとくのサイクル
で、倍速度積分を達成する様に、電荷がキャパシタに蓄
積される様に保証する為に同期させることが出来る。前
に述べた様に、増幅器の正及び負の入力電圧端子を電圧
バイアスして、積分器に共通モードの電圧バイアスを施
すべきである。積分器が、少なくともキャパシタに対す
る電荷の注入及び蓄積の後、増幅器の出力電圧端子に電
圧出力信号を発生する。この後、信号をほゞ予定のクロ
ック周波数ＦCLで標本化することにより、又は出力信号
をほゞ予定のクロック周波数ＦCLより低い周波数で標本
化することにより、出力電圧信号を減数することが出来
る。増幅器が、負の出力電圧端子及び正の出力電圧端子
の両方を含む差動増幅器で構成される場合、前に述べた
様に、増幅器の負及び正の出力端子に得られる出力電圧
信号の極性は周波数ｆcで周期的に反転して、電圧オフ
セットが出力電圧信号に存在していても、この電圧オフ
セットを変調することが出来る。その後で出力電圧信号
を減数しない場合、この極性の周期的な反転は、前に述
べた様に、出力電圧信号のチョッパ安定化を構成するも
のであってよい。そうでない場合、負の出力電圧信号及
び正の出力電圧信号を夫々減数して、前に述べた様にし
て、オフセット又は“１／ｆ”雑音を減少する。
べる様な方法に従って、前述の様に入力電圧信号の一連
の入力電圧信号サンプルの標本化信号積分を実施する方
法を行なうことが出来る。積分器は、前に述べた様に、
少なくとも２つのキャパシタを持つ電圧信号積分器とし
て構成された演算増幅器又は差動増幅器の何れかで構成
することが出来る。演算増幅器を用いる場合、１つのキ
ャパシタが出力端子及び負の入力端子の間の負帰還を行
ない、他方のキャパシタが正の入力端子を大地に結合す
る。差動増幅器を用いる場合、両方のキャパシタが、入
力及び出力端子の間の負帰還を行なう。外部からのクロ
ック・パルスをほゞ予定の周波数ＦCLで用意することが
出来る。各々のパルスは第１相及び第２相を有する。こ
れは普通の外部から取り出した２相クロックによって構
成することが出来る。次に、この発明のこれまでの実施
例の倍速度標本化信号積分器で例示した様に、外部から
来た電圧源の入力電圧信号を、クロック・パルスの各相
で標本化して、一連の電圧信号サンプルを作ることが出
来る。これは例えば、外部からの電圧源を入力端子に結
合するキャパシタ及びスイッチを含む回路によって達成
することが出来る。同様に、前に例示した様に、クロッ
ク・パルスの各相で電荷を注入することにより、キャパ
シタに電荷を蓄積することが出来る。特定の相で注入さ
れる電荷の量は、その特定の相で標本化された入力電圧
信号の電圧信号サンプルと直前の相で標本化された入力
電圧信号の電圧信号サンプルの重畳に対応する。こゝで
説明した特定の実施例では、この重畳は、特定の標本化
された電圧信号の値の平均の形をとる。前に例示した様
に、電圧源を積分器に結合する回路のスイッチは、外部
クロックの任意の、典型的にはことごとくのサイクル
で、倍速度積分を達成する様に、電荷がキャパシタに蓄
積される様に保証する為に同期させることが出来る。前
に述べた様に、増幅器の正及び負の入力電圧端子を電圧
バイアスして、積分器に共通モードの電圧バイアスを施
すべきである。積分器が、少なくともキャパシタに対す
る電荷の注入及び蓄積の後、増幅器の出力電圧端子に電
圧出力信号を発生する。この後、信号をほゞ予定のクロ
ック周波数ＦCLで標本化することにより、又は出力信号
をほゞ予定のクロック周波数ＦCLより低い周波数で標本
化することにより、出力電圧信号を減数することが出来
る。増幅器が、負の出力電圧端子及び正の出力電圧端子
の両方を含む差動増幅器で構成される場合、前に述べた
様に、増幅器の負及び正の出力端子に得られる出力電圧
信号の極性は周波数ｆcで周期的に反転して、電圧オフ
セットが出力電圧信号に存在していても、この電圧オフ
セットを変調することが出来る。その後で出力電圧信号
を減数しない場合、この極性の周期的な反転は、前に述
べた様に、出力電圧信号のチョッパ安定化を構成するも
のであってよい。そうでない場合、負の出力電圧信号及
び正の出力電圧信号を夫々減数して、前に述べた様にし
て、オフセット又は“１／ｆ”雑音を減少する。
【００３３】この発明のある特徴だけを図面に示して説
明したが、当業者には種々の変更が容易に考えられよ
う。従って、特許請求の範囲は、この発明の範囲内に含
まれるこの様な全ての変更を包括するものであることを
承知されたい。
明したが、当業者には種々の変更が容易に考えられよ
う。従って、特許請求の範囲は、この発明の範囲内に含
まれるこの様な全ての変更を包括するものであることを
承知されたい。
【図１】１実施例の倍速度標本化信号積分器の回路図。
【図２】この発明の１実施例の倍速度標本化信号積分器
の回路図。
の回路図。
【図３】この発明の倍速度標本化信号積分器に用いられ
る様な１実施例の単極双投（ＳＰＤＴ）スイッチの回路
図。図３ａはその様な実施例の単極双投スイッチを駆動
し得る外部からのクロックの重なり合わないクロック・
パルスを示す時間線図。
る様な１実施例の単極双投（ＳＰＤＴ）スイッチの回路
図。図３ａはその様な実施例の単極双投スイッチを駆動
し得る外部からのクロックの重なり合わないクロック・
パルスを示す時間線図。
【図４】この発明の別の実施例の倍速度標本化信号積分
器の回路図。
器の回路図。
【図５】この発明の更に別の実施例の倍速度標本化信号
積分器の回路図。
積分器の回路図。
【図６】この発明の更に別の実施例の倍速度標本化信号
積分器の回路図。
積分器の回路図。
【図７】この発明の更に別の実施例の倍速度標本化信号
積分器の回路図。
積分器の回路図。
【図８】二次デルタ・シグマ形変調器形式に用いられた
図７の実施例を示す回路図。
図７の実施例を示す回路図。
１１１ 増幅器 １２０，１３０ フィードバック・キャパシタ １４０，１５０ 入力キャパシタ １６０，１７０，１８０，１９０ スイッチ ２００，２１０ 電圧源
Claims (25)
- 【請求項１】 正の入力端子、負の入力端子、正の出力
端子及び負の出力端子を持つ差動増幅器と、該増幅器の
出力端子を該増幅器の入力端子に対し、負帰還電気信号
を供給する様に結合する２つのキャパシタと、何れも第
１の端子及び第２の端子を持つ更に２つのキャパシタ
と、各々前記更に２つのキャパシタの内の別々の１つの
第１の端子を前記増幅器の入力端子の間に選択的に結合
する２つのスイッチと、各々前記更に２つのキャパシタ
の別々の１つの第２の端子を選択的に外部の電圧源の端
子の間に結合する更に２つのスイッチと、前記増幅器の
各々の入力端子の分路に結合された電圧バイアスとを有
する倍速度標本化信号積分器。 - 【請求項２】 前記２つのスイッチは夫々前記更に２つ
のキャパシタの夫々のキャパシタの第１の端子を前記増
幅器の入力端子の間に選択的に結合して、外部から来る
ほゞ予定のクロック速度の１スイッチング・サイクルの
間、前記更に２つのキャパシタの各々のキャパシタが増
幅器の入力端子を切換える様にした請求項１記載の倍速
度標本化信号積分器。 - 【請求項３】 前記更に２つのスイッチの夫々が、前記
更に２つのキャパシタの夫々のキャパシタの第２の端子
を外部の電圧源の端子の間に選択的に結合する様になっ
ていて、外部から来るほゞ予定のクロック速度の１スイ
ッチング・サイクルの間、前記更に２つのキャパシタの
各々のキャパシタが外部の電圧源の端子を切換える様に
した請求項２記載の倍速度標本化信号積分器。 - 【請求項４】 前記４つのスイッチが同期していて、外
部から来たほゞ予定のクロック速度の１スイッチング・
サイクルの間、前記２つのスイッチが前記増幅器の入力
端子を交換するのとほゞ同時に、前記更に２つのスイッ
チが電圧源の端子を交換する様になっている請求項３記
載の倍速度標本化信号積分器。 - 【請求項５】 前記スイッチの内の少なくとも１つが単
極双投スイッチを構成している請求項４記載の倍速度標
本化信号積分器。 - 【請求項６】 前記単極双投スイッチが電気的に結合さ
れた４個のＣＭＯＳ伝送ゲートで構成されている請求項
５記載の倍速度標本化信号積分器。 - 【請求項７】 前記電圧バイアスが、少なくとも２つの
抵抗及びバイアス電圧源で構成され、各々の抵抗は前記
増幅器の別々の１つの入力端子の分路に、前記バイアス
電圧源と直列に結合されている請求項４記載の倍速度標
本化信号積分器。 - 【請求項８】 前記電圧バイアスが、バイアス電圧源、
少なくとも２つの他のスイッチ及び２つの他のキャパシ
タで構成されており、前記他のキャパシタの各々は一方
の端子が大地に結合されると共に別の端子が前記バイア
スの電圧源及び前記増幅器の別々の１つの入力端子の間
に、前記他のスイッチの別々の１つによって選択的に結
合されている請求項４記載の倍速度標本化信号積分器。 - 【請求項９】 更に、２つの減数器を有し、各々の増幅
器減数器は前記増幅器の別々の１つの出力端子に結合さ
れており、各々の減数器が外部から来るほゞ予定のクロ
ック速度で発生される出力電圧信号を標本化する請求項
４記載の倍速度標本化信号積分器。 - 【請求項１０】 各々の減数器が、外部から来たほゞ予
定のクロック速度で、切換えキャパシタを大地及びそれ
が結合された増幅器の出力端子の間に選択的に結合する
様になっている単極双投スイッチで構成されている請求
項９記載の倍速度標本化信号積分器。 - 【請求項１１】 入力端子及び出力端子を持つ差動増幅
器と、何れも第１及び第２の端子を持つ２つのキャパシ
タと、該２つのキャパシタの夫々の第１の端子を前記増
幅器の入力端子の間に選択的に夫々結合する２つのスイ
ッチと、前記２つのキャパシタの夫々のキャパシタの第
２の端子を前記増幅器の出力端子の間に選択的に夫々結
合する他の２つのスイッチと、何れも第１及び第２の端
子を持つ更に２つのキャパシタと、前記更に２つのキャ
パシタの夫々の第２の端子を外部の電圧源の端子の間に
選択的に結合する更に２つのスイッチと、前記増幅器の
各々の入力端子の分路に結合された電圧バイアスとを有
し、前記更に２つのキャパシタの各々の第１の端子が前
記増幅器の別々の１つの入力端子に結合され、前記スイ
ッチは、外部から来たほゞ予定のクロック速度の１スイ
ッチング・サイクルの間、外部の電圧源から供給された
電圧信号の倍速度積分を行なう様に同期している標本化
信号積分器。 - 【請求項１２】 負の入力端子、正の入力端子、負の出
力端子及び正の出力端子を持つ差動増幅器と、何れも第
１の端子を第２及び第３の端子の間に選択的に結合する
様になっている６つのスイッチと、各々２つの端子を持
つ少なくとも２つのフィードバック・キャパシタと、何
れも２つの端子を持ち、当該他のキャパシタの内の第１
及び第２のキャパシタの第１の端子が前記増幅器の正の
入力端子及び負の入力端子に夫々結合される様な他の２
つのキャパシタと、前記増幅器の各々の入力端子の分路
に結合された電圧バイアスとを有し、前記６つのスイッ
チの内の第１及び第２のスイッチは、前記フィードバッ
ク・キャパシタの内の第１及び第２のキャパシタの第１
の端子を前記増幅器の出力端子の間に夫々選択的に結合
し、前記６つのスイッチの内の第３及び第４のスイッチ
は前記フィードバック・キャパシタの内の第１及び第２
のキャパシタの第２の端子を前記増幅器の入力端子の間
に夫々選択的に結合し、前記６つのスイッチの内の第５
及び第６のスイッチは前記他のキャパシタの内の第１及
び第２のキャパシタの第２の端子を外部の電圧源の端子
の間に夫々選択的に結合し、前記６つのスイッチは、何
れも外部から来たほゞ予定の周期的なスイッチング・サ
イクルを持っていて、各々のスイッチング・サイクルで
倍速度積分を行なう様に互いに同期している倍速度標本
化信号積分器。 - 【請求項１３】 少なくとも負の入力電圧端子、正の入
力電圧端子及び出力電圧端子を持つ増幅器と、該増幅器
の出力電圧端子を該増幅器の負の入力電圧端子に結合し
て負帰還電気信号を供給する少なくとも１つのフィード
バック・キャパシタと、何れも２つの端子を持つ他の２
つのキャパシタと、何れも第１の端子を第２及び第３の
端子の間に選択的に結合する様になっている４つのスイ
ッチと、前記増幅器の各々の入力端子の分路に結合され
た電圧バイアスとを有し、前記４つのスイッチの内の２
つのスイッチは前記他の２つのキャパシタの夫々のキャ
パシタの第１の端子を外部の電圧源の端子の間に夫々選
択的に結合し、前記４つのスイッチの内の他の２つのス
イッチは前記他の２つのキャパシタの夫々のキャパシタ
の第２の端子を前記増幅器の入力端子の間に夫々選択的
に結合し、前記４つのスイッチが何れも外部から来たほ
ゞ予定の周期的なスイッチング・サイクルを持ってい
て、各々のスイッチング・サイクルで倍速度積分を行な
う様に互いに同期している倍速度標本化信号積分器。 - 【請求項１４】 前記増幅器の正の入力端子を大地に結
合する別のキャパシタを有する請求項１３記載の倍速度
標本化信号積分器。 - 【請求項１５】 前記４つのスイッチの内の少なくとも
１つが単極双投スイッチを構成している請求項１３記載
の倍速度標本化信号積分器。 - 【請求項１６】 入力端子及び出力端子を持つ増幅器
と、何れも２つの端子を持つ少なくとも４つのキャパシ
タと、何れも１つの端子を他の２つの端子の間に選択的
に結合する様になっている少なくとも４つのスイッチ
と、前記増幅器の各々の入力端子の分路に結合された共
通モード・バイアスとを有し、前記４つのキャパシタ及
び前記４つのスイッチの端子は外部の電圧源を増幅器の
入力端子に結合すると共に、増幅器の出力端子を増幅器
の入力端子に結合して、前記スイッチの各々のスイッチ
ング・サイクルで外部の電圧源から供給された電圧信号
の倍速度積分を行なう様になっている倍速度標本化信号
積分器。 - 【請求項１７】 更に第５のスイッチ及び第６のスイッ
チを有し、該第５のスイッチ及び第６のスイッチの各々
は１つの端子を他の２つの端子の間に結合する様になっ
ており、前記４つのキャパシタの内の夫々２つのキャパ
シタの端子は前記６つのスイッチの内の４つのスイッチ
の別々の１つによって、実質的に増幅器の入力端子及び
増幅器の出力端子で構成された群から選ばれた２つの端
子の間にキャパシタの端子が結合される様になってお
り、こうして増幅器の出力端子から増幅器の入力端子に
負帰還電気信号が供給される様にし、前記４つのキャパ
シタの内の他の２つのキャパシタの第１の端子は前記６
つのスイッチの内の残りの２つのスイッチの別々の１つ
によって外部の電圧源の端子の間にキャパシタの端子が
結合される様になっており、前記他の２つのキャパシタ
の第２の端子は増幅器の入力端子の内の別々の端子に夫
々結合され、前記６つのスイッチは何れも外部から来た
ほゞ予定の周期的なスイッチング・サイクルを持ってい
て、各々のスイッチング・サイクルで電圧信号の倍速度
積分を行なう様に互いに同期している請求項１６記載の
倍速度標本化信号積分器。 - 【請求項１８】 ２つの入力端子及び少なくとも１つの
出力端子を持つ増幅器が、少なくとも２つのキャパシタ
と共に電圧信号積分器として構成されていて、該２つの
キャパシタの各々が前記入力端子の夫々１つに接続さ
れ、１番目のキャパシタは前記少なくとも１つの出力端
子を負帰還形式に結合する様な増幅器を用いて入力電圧
信号の一連の電圧信号サンプルの標本化信号積分を行な
う方法に於て、何れも第１相及び第２相を持つ、ほゞ予
定の周波数ＦCLの外部から取り出したクロック・パルス
を用意し、該クロック・パルスの各相で入力電圧信号を
標本化して、前記一連の電圧信号サンプルを作り、前記
クロック・パルスの各相で電荷を注入することにより、
前記キャパシタに電荷を蓄積する工程を含み、各相で注
入される電荷の量が、該相で標本化された入力電圧信号
の電圧信号サンプル及び直前の相で標本化された入力電
圧信号の電圧信号サンプルの重畳に対応する様にした方
法。 - 【請求項１９】 前記蓄積する工程が、前記積分器に共
通モード・バイアスが得られる様に前記入力端子を電圧
バイアスする工程を含む請求項１８記載の方法。 - 【請求項２０】 前記積分器が、少なくとも注入された
電荷が前記キャパシタに蓄積された後に、前記出力端子
に出力電圧信号を発生し、更に、出力電圧信号を減数す
る工程を含む請求項１９記載の方法。 - 【請求項２１】 出力電圧信号を減数する工程が、ほゞ
予定の周波数ＦCLで出力電圧信号を標本化することを含
む請求項２０記載の方法。 - 【請求項２２】 出力電圧信号を減数する工程が、ほゞ
予定の周波数ＦCLより低い周波数で出力電圧信号を標本
化することを含む請求項２０記載の方法。 - 【請求項２３】 前記増幅器が差動増幅器で構成され、
前記少なくとも１つの出力端子が正の出力電圧端子で構
成され、出力電圧信号が正の出力電圧信号を構成し、更
に前記差動増幅器が負の出力電圧信号を発生する負の出
力電圧端子を持ち、２番目のキャパシタが該負の出力電
圧端子を負帰還形式に結合し、更に、電圧出力信号に電
圧オフセットがあった場合、それを変調する様に、外部
から来たほゞ予定の周波数ｆc で供給される電圧出力信
号の極性を周期的に反転する工程を含む請求項１９記載
の方法。 - 【請求項２４】 電圧出力信号の極性を周期的に反転す
る工程が、差動増幅器のチョッパによる安定化で構成さ
れる請求項２３記載の方法。 - 【請求項２５】 負の出力電圧信号及び正の出力電圧信
号を夫々減数する工程を含む請求項２３記載の方法。
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