JPH07162277A - パルス発生装置 - Google Patents
パルス発生装置Info
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- JPH07162277A JPH07162277A JP5310019A JP31001993A JPH07162277A JP H07162277 A JPH07162277 A JP H07162277A JP 5310019 A JP5310019 A JP 5310019A JP 31001993 A JP31001993 A JP 31001993A JP H07162277 A JPH07162277 A JP H07162277A
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- differential
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Abstract
(57)【要約】
【目的】 スルーレート制限回路を１つの極性のトラン
ジスタで構成するパルス発生装置を実現することを目的
にする。 【構成】 本発明は、差動信号によりパルスを発生する
パルス発生装置に改良を加えたものである。本装置は、
差動信号を入力する駆動回路と、この駆動回路の出力を
入力とする差動増幅器と、この差動増幅器の正の入力端
と負の出力端との間に設けられ、駆動回路により差動信
号に基づいて充電される第１のコンデンサと、差動増幅
器の負の入力端と正の出力端との間に設けられ、駆動回
路により差動信号に基づいて充電される第２のコンデン
サと、を有し、差動増幅器に入力される信号を差動信号
としてパルスを発生することを特徴とする装置である。
ジスタで構成するパルス発生装置を実現することを目的
にする。 【構成】 本発明は、差動信号によりパルスを発生する
パルス発生装置に改良を加えたものである。本装置は、
差動信号を入力する駆動回路と、この駆動回路の出力を
入力とする差動増幅器と、この差動増幅器の正の入力端
と負の出力端との間に設けられ、駆動回路により差動信
号に基づいて充電される第１のコンデンサと、差動増幅
器の負の入力端と正の出力端との間に設けられ、駆動回
路により差動信号に基づいて充電される第２のコンデン
サと、を有し、差動増幅器に入力される信号を差動信号
としてパルスを発生することを特徴とする装置である。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩテスタやパルス
・ジェネレータなどに利用されるパルス発生装置に関
し、特に、スルーレート制限回路を１つの極性のトラン
ジスタで構成することができるパルス発生装置に関する
ものである。
・ジェネレータなどに利用されるパルス発生装置に関
し、特に、スルーレート制限回路を１つの極性のトラン
ジスタで構成することができるパルス発生装置に関する
ものである。
【０００２】
【従来の技術】従来のパルス発生装置は、差動信号源か
ら差動信号を入力した差動増幅器により所望のレベルの
パルス信号にし、差動増幅器の後段に設けられるスルー
レート制限回路により、パルス信号のスルーレートの制
限を行っていた。このような装置を以下に示す。図３は
従来のパルス発生装置の構成を示した図である。図にお
いて、２は差動増幅器で、差動信号を受けて、所望レベ
ルのパルス信号を出力する。そして、差動増幅器２は、
ＮＰＮトランジスタＱ５，Ｑ６と定電流源Ｉ４と抵抗Ｒ
３とで構成される。３はスルーレート制限回路で、差動
増幅器２から出力される信号の立ち上がり時間と立ち下
がり時間を制限したパルス信号を出力する。そして、ス
ルーレート制限回路３は、ＮＰＮトランジスタＱ７とＰ
ＮＰトランジスタＱ８と電流源Ｉ５，Ｉ６とコンデンサ
Ｃ３，Ｃ４とで構成される。
ら差動信号を入力した差動増幅器により所望のレベルの
パルス信号にし、差動増幅器の後段に設けられるスルー
レート制限回路により、パルス信号のスルーレートの制
限を行っていた。このような装置を以下に示す。図３は
従来のパルス発生装置の構成を示した図である。図にお
いて、２は差動増幅器で、差動信号を受けて、所望レベ
ルのパルス信号を出力する。そして、差動増幅器２は、
ＮＰＮトランジスタＱ５，Ｑ６と定電流源Ｉ４と抵抗Ｒ
３とで構成される。３はスルーレート制限回路で、差動
増幅器２から出力される信号の立ち上がり時間と立ち下
がり時間を制限したパルス信号を出力する。そして、ス
ルーレート制限回路３は、ＮＰＮトランジスタＱ７とＰ
ＮＰトランジスタＱ８と電流源Ｉ５，Ｉ６とコンデンサ
Ｃ３，Ｃ４とで構成される。
【０００３】このような装置の動作を以下で説明する。
まず、差動増幅器２の動作を説明する。差動信号がハイ
レベルのとき、ＮＰＮトランジスタＱ５がオンになり、
ＮＰＮトランジスタＱ６はオフになり、抵抗Ｒ３には電
流が流れない。差動増幅器２からは電圧ＶＨが出力され
る。差動信号がロウレベルのとき、ＮＰＮトランジスタ
Ｑ５がオフになり、ＮＰＮトランジスタＱ６はオンにな
り、抵抗Ｒ３に定電流源Ｉ４の電流Ｉｄが流れる。つま
り、コレクタ電流の変化による抵抗Ｒ３の電圧降下がパ
ルス信号の振幅となる。そして、パルス信号のハイレベ
ルは”ＶＨ”となり、ロウレベルは”ＶＨ−Ｒｃ×Ｉ
ｄ”となる。ここで、Ｒｃは抵抗Ｒ３の抵抗値，Ｉｄは
定電流源Ｉ４の電流値である。
まず、差動増幅器２の動作を説明する。差動信号がハイ
レベルのとき、ＮＰＮトランジスタＱ５がオンになり、
ＮＰＮトランジスタＱ６はオフになり、抵抗Ｒ３には電
流が流れない。差動増幅器２からは電圧ＶＨが出力され
る。差動信号がロウレベルのとき、ＮＰＮトランジスタ
Ｑ５がオフになり、ＮＰＮトランジスタＱ６はオンにな
り、抵抗Ｒ３に定電流源Ｉ４の電流Ｉｄが流れる。つま
り、コレクタ電流の変化による抵抗Ｒ３の電圧降下がパ
ルス信号の振幅となる。そして、パルス信号のハイレベ
ルは”ＶＨ”となり、ロウレベルは”ＶＨ−Ｒｃ×Ｉ
ｄ”となる。ここで、Ｒｃは抵抗Ｒ３の抵抗値，Ｉｄは
定電流源Ｉ４の電流値である。
【０００４】次に、スルーレート制限回路３の動作を説
明する。差動増幅器２からのパルス信号が立ち上がる
と、ＮＰＮトランジスタＱ７のコレクタとエミッタ間に
電流が流れ、コンデンサＣ３が充電される。このとき、
ＰＮＰトランジスタＱ８のコレクタとエミッタ間には電
流は流れなく、電流源Ｉ６からの電流によりコンデンサ
Ｃ４が充電される。このことにより、スルーレート制限
回路２の出力は、立ち上がり時間が遅くなる。そして、
差動増幅器２からのパルス信号が立ち下がると、ＮＰＮ
トランジスタＱ７のコレクタとエミッタ間に電流が流れ
なく、コンデンサＣ３から電流源Ｉ５へ電流が流れ、放
電される。このとき、ＰＮＰトランジスタＱ８のコレク
タとエミッタ間には電流が流れ、コンデンサＣ４からＮ
ＰＮトランジスタＱ８に電流が流れ、放電する。このこ
とにより、スルーレート制限回路３の出力は、立ち下が
り時間が遅くなる。ここで、電流源Ｉ５，Ｉ６の電流の
量を調整することにより、スルーレートを調整すること
ができる。
明する。差動増幅器２からのパルス信号が立ち上がる
と、ＮＰＮトランジスタＱ７のコレクタとエミッタ間に
電流が流れ、コンデンサＣ３が充電される。このとき、
ＰＮＰトランジスタＱ８のコレクタとエミッタ間には電
流は流れなく、電流源Ｉ６からの電流によりコンデンサ
Ｃ４が充電される。このことにより、スルーレート制限
回路２の出力は、立ち上がり時間が遅くなる。そして、
差動増幅器２からのパルス信号が立ち下がると、ＮＰＮ
トランジスタＱ７のコレクタとエミッタ間に電流が流れ
なく、コンデンサＣ３から電流源Ｉ５へ電流が流れ、放
電される。このとき、ＰＮＰトランジスタＱ８のコレク
タとエミッタ間には電流が流れ、コンデンサＣ４からＮ
ＰＮトランジスタＱ８に電流が流れ、放電する。このこ
とにより、スルーレート制限回路３の出力は、立ち下が
り時間が遅くなる。ここで、電流源Ｉ５，Ｉ６の電流の
量を調整することにより、スルーレートを調整すること
ができる。
【０００５】
【発明が解決しようとする課題】このような構成の場
合、スルーレート制限回路３の１つのトランジスタだ
け、極性の異なるトランジスタを使わなければならなか
ったという問題点があった。
合、スルーレート制限回路３の１つのトランジスタだ
け、極性の異なるトランジスタを使わなければならなか
ったという問題点があった。
【０００６】本発明の目的は、スルーレート制限回路を
１つの極性のトランジスタで構成するパルス発生装置を
実現することにある。
１つの極性のトランジスタで構成するパルス発生装置を
実現することにある。
【０００７】
【課題を解決するための手段】本発明は、差動信号によ
りパルスを発生するパルス発生装置において、前記差動
信号を入力する駆動回路と、この駆動回路の出力を入力
とする差動増幅器と、この差動増幅器の正の入力端と負
の出力端との間に設けられ、前記駆動回路により前記差
動信号に基づいて充電される第１のコンデンサと、前記
差動増幅器の負の入力端と正の出力端との間に設けら
れ、前記駆動回路により前記差動信号に基づいて充電さ
れる第２のコンデンサと、を有し、前記差動増幅器に入
力される信号を差動信号としてパルスを発生することを
特徴とするものである。また、一方の信号がハイレベル
のとき、他方の信号はロウレベルとなる一対の差動信号
を受けて、パルスを発生するパルス発生装置において、
第１の電流源（Ｉ１）と第２の電流源（Ｉ２）とがそれ
ぞれエミッタに接続され、コレクタが共通に接続される
第１のＮＰＮトランジスタ（Ｑ１）と第２のＮＰＮトラ
ンジスタ（Ｑ２）とで構成される駆動回路（１０）と、
第３の定電流源（Ｉ３）がエミッタに接続され、前記第
１のＮＰＮトランジスタと前記第２のＮＰＮトランジス
タのエミッタがそれぞれベースに接続される第３のＮＰ
Ｎトランジスタ（Ｑ３）と第４のＮＰＮトランジスタ
（Ｑ４）とで構成される第１の差動増幅器（１１）と、
前記第３のＮＰＮトランジスタのコレクタとベースの間
に設けられる第１のコンデンサ（Ｃ１）と、前記第４の
ＮＰＮトランジスタのコレクタとベースの間に設けられ
る第２のコンデンサ（Ｃ２）と、第４の電流源（Ｉ４）
がエミッタに接続され、前記第３のＮＰＮトランジスタ
と前記第４のＮＰＮトランジスタのベースにそれぞれベ
ースが接続される第５のＮＰＮトランジスタ（Ｑ５）と
第６のＮＰＮトランジスタ（Ｑ６）とで構成される第２
の差動増幅器（２）と、を有し、前記第６のＮＰＮトラ
ンジスタのコレクタからパルスを発生することを特徴と
するものである。さらに、第１の電流源と第２の電流源
の電流の大きさを可変にして、出力パルスのスルーレー
トを調整することを特徴とするものである。
りパルスを発生するパルス発生装置において、前記差動
信号を入力する駆動回路と、この駆動回路の出力を入力
とする差動増幅器と、この差動増幅器の正の入力端と負
の出力端との間に設けられ、前記駆動回路により前記差
動信号に基づいて充電される第１のコンデンサと、前記
差動増幅器の負の入力端と正の出力端との間に設けら
れ、前記駆動回路により前記差動信号に基づいて充電さ
れる第２のコンデンサと、を有し、前記差動増幅器に入
力される信号を差動信号としてパルスを発生することを
特徴とするものである。また、一方の信号がハイレベル
のとき、他方の信号はロウレベルとなる一対の差動信号
を受けて、パルスを発生するパルス発生装置において、
第１の電流源（Ｉ１）と第２の電流源（Ｉ２）とがそれ
ぞれエミッタに接続され、コレクタが共通に接続される
第１のＮＰＮトランジスタ（Ｑ１）と第２のＮＰＮトラ
ンジスタ（Ｑ２）とで構成される駆動回路（１０）と、
第３の定電流源（Ｉ３）がエミッタに接続され、前記第
１のＮＰＮトランジスタと前記第２のＮＰＮトランジス
タのエミッタがそれぞれベースに接続される第３のＮＰ
Ｎトランジスタ（Ｑ３）と第４のＮＰＮトランジスタ
（Ｑ４）とで構成される第１の差動増幅器（１１）と、
前記第３のＮＰＮトランジスタのコレクタとベースの間
に設けられる第１のコンデンサ（Ｃ１）と、前記第４の
ＮＰＮトランジスタのコレクタとベースの間に設けられ
る第２のコンデンサ（Ｃ２）と、第４の電流源（Ｉ４）
がエミッタに接続され、前記第３のＮＰＮトランジスタ
と前記第４のＮＰＮトランジスタのベースにそれぞれベ
ースが接続される第５のＮＰＮトランジスタ（Ｑ５）と
第６のＮＰＮトランジスタ（Ｑ６）とで構成される第２
の差動増幅器（２）と、を有し、前記第６のＮＰＮトラ
ンジスタのコレクタからパルスを発生することを特徴と
するものである。さらに、第１の電流源と第２の電流源
の電流の大きさを可変にして、出力パルスのスルーレー
トを調整することを特徴とするものである。
【０００８】
【作用】このような本発明では、差動信号を駆動回路に
入力し、差動信号に基づいて第１のコンデンサあるいは
第２のコンデンサを充電する。この動作により、差動増
幅器に入力される信号が変化する。そして、差動増幅器
に入力される信号を差動信号としてパルスを発生させ
る。また、差動信号を駆動回路に入力し、差動信号に基
づいて第１のコンデンサあるいは第２のコンデンサを充
電する。この動作により、第１の差動増幅器に入力され
る信号が変化する。そして、第２の差動増幅器は、第１
の差動増幅器に入力される信号を差動信号としてパルス
を発生させる。さらに、第１の電流源と第２の電流源の
電流の大きさを変えることにより、第１のコンデンサと
第２のコンデンサに充電される時間が変わる。この時間
の変化により、出力されるパルスのスルーレートが変わ
る。
入力し、差動信号に基づいて第１のコンデンサあるいは
第２のコンデンサを充電する。この動作により、差動増
幅器に入力される信号が変化する。そして、差動増幅器
に入力される信号を差動信号としてパルスを発生させ
る。また、差動信号を駆動回路に入力し、差動信号に基
づいて第１のコンデンサあるいは第２のコンデンサを充
電する。この動作により、第１の差動増幅器に入力され
る信号が変化する。そして、第２の差動増幅器は、第１
の差動増幅器に入力される信号を差動信号としてパルス
を発生させる。さらに、第１の電流源と第２の電流源の
電流の大きさを変えることにより、第１のコンデンサと
第２のコンデンサに充電される時間が変わる。この時間
の変化により、出力されるパルスのスルーレートが変わ
る。
【０００９】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図において、
１はスルーレート制限回路で、差動信号を入力し、スル
レートを調整した差動信号を差動増幅器２の入力へ出力
する。そして、差動増幅器２は、スルーレート制限回路
１からの差動信号を受けてパルスを発生する。スルーレ
ート制限回路１において、１０は駆動回路で、差動信号
が入力される。１１は差動増幅器で、駆動回路１０が接
続される。そして、差動増幅器１１に入力される信号を
差動信号として差動増幅器２に出力する。Ｃ１は第１の
コンデンサで、差動増幅器１１の正の入力端と負の出力
端との間に設けられる。Ｃ２は第２のコンデンサで、差
動増幅器１１の負の入力端と正の出力端との間に設けら
れる。駆動回路１０において、Ｉ１，Ｉ２は第１，第２
の電流源で、一端が−５Ｖレベルに接続され、電流量を
調整できる。Ｑ１は第１のエミッタフォロアであるＮＰ
Ｎトランジスタで、電流源Ｉ１の他端がエミッタに接続
される。Ｑ２は第２のエミッタフォロアであるＮＰＮト
ランジスタで、第２の電流源Ｉ２の他端がエミッタに接
続される。差動増幅器１１において、ＮＰＮトランジス
タＱ３，Ｑ４のベースをそれぞれ正の入力端，負の入力
端とし、それぞれＮＰＮトランジスタＱ１，Ｑ２のエミ
ッタが接続される。そして、エミッタが定電流源Ｉ３の
一端に接続され、コレクタがそれぞれ、抵抗Ｒ１，Ｒ２
の一端が接続され、負の出力端，正の出力端となる。定
電流源Ｉ３の他端は−５Ｖレベルに接続され、抵抗Ｒ
１，Ｒ２の他端は接地されている。差動増幅器２におい
て、ＮＰＮトランジスタＱ５，Ｑ６のベースにそれぞれ
ＮＰＮトランジスタＱ３，Ｑ４のベースが接続され、エ
ミッタに定電流源Ｉ４の一端が接続されている。定電流
源Ｉ４の他端は−５Ｖレベルに接続されている。ＮＰＮ
トランジスタＱ５のコレクタは、電圧値ＶＨレベルに接
続され、ＮＰＮトランジスタＱ６のコレクタは、抵抗Ｒ
３の一端に接続されている。抵抗Ｒ３の他端は電圧値Ｖ
Ｈレベルに接続されている。そして、ＮＰＮトランジス
タＱ６のコレクタの出力をパルスとして出力する。
本発明の一実施例を示した構成図である。図において、
１はスルーレート制限回路で、差動信号を入力し、スル
レートを調整した差動信号を差動増幅器２の入力へ出力
する。そして、差動増幅器２は、スルーレート制限回路
１からの差動信号を受けてパルスを発生する。スルーレ
ート制限回路１において、１０は駆動回路で、差動信号
が入力される。１１は差動増幅器で、駆動回路１０が接
続される。そして、差動増幅器１１に入力される信号を
差動信号として差動増幅器２に出力する。Ｃ１は第１の
コンデンサで、差動増幅器１１の正の入力端と負の出力
端との間に設けられる。Ｃ２は第２のコンデンサで、差
動増幅器１１の負の入力端と正の出力端との間に設けら
れる。駆動回路１０において、Ｉ１，Ｉ２は第１，第２
の電流源で、一端が−５Ｖレベルに接続され、電流量を
調整できる。Ｑ１は第１のエミッタフォロアであるＮＰ
Ｎトランジスタで、電流源Ｉ１の他端がエミッタに接続
される。Ｑ２は第２のエミッタフォロアであるＮＰＮト
ランジスタで、第２の電流源Ｉ２の他端がエミッタに接
続される。差動増幅器１１において、ＮＰＮトランジス
タＱ３，Ｑ４のベースをそれぞれ正の入力端，負の入力
端とし、それぞれＮＰＮトランジスタＱ１，Ｑ２のエミ
ッタが接続される。そして、エミッタが定電流源Ｉ３の
一端に接続され、コレクタがそれぞれ、抵抗Ｒ１，Ｒ２
の一端が接続され、負の出力端，正の出力端となる。定
電流源Ｉ３の他端は−５Ｖレベルに接続され、抵抗Ｒ
１，Ｒ２の他端は接地されている。差動増幅器２におい
て、ＮＰＮトランジスタＱ５，Ｑ６のベースにそれぞれ
ＮＰＮトランジスタＱ３，Ｑ４のベースが接続され、エ
ミッタに定電流源Ｉ４の一端が接続されている。定電流
源Ｉ４の他端は−５Ｖレベルに接続されている。ＮＰＮ
トランジスタＱ５のコレクタは、電圧値ＶＨレベルに接
続され、ＮＰＮトランジスタＱ６のコレクタは、抵抗Ｒ
３の一端に接続されている。抵抗Ｒ３の他端は電圧値Ｖ
Ｈレベルに接続されている。そして、ＮＰＮトランジス
タＱ６のコレクタの出力をパルスとして出力する。
【００１０】このような装置の動作を以下で説明する。
図２は図１の装置の動作を示したタイミングチャートで
ある。まず、スルーレート制限回路１の動作を説明す
る。初期状態として、差動信号がロウレベル（例えば、
−１．８Ｖ）とする。このとき、ＮＰＮトランジスタＱ
１のエミッタがロウで、ＮＰＮトランジスタＱ２のエミ
ッタがハイであるので、ＮＰＮトランジスタＱ３のベー
ス電圧ＶＢ３とＮＰＮトランジスタＱ４のベース電圧Ｖ
Ｂ４とは、ＶＢ３＜ＶＢ４となる。つまり、ＮＰＮトラ
ンジスタＱ３はオフとなり、ＮＰＮトランジスタＱ４は
オンとなる。これにより、定電流源Ｉ３の電流Ｉｃはす
べてＮＰＮトランジスタＱ４のコレクタとエミッタ間を
流れる。
図２は図１の装置の動作を示したタイミングチャートで
ある。まず、スルーレート制限回路１の動作を説明す
る。初期状態として、差動信号がロウレベル（例えば、
−１．８Ｖ）とする。このとき、ＮＰＮトランジスタＱ
１のエミッタがロウで、ＮＰＮトランジスタＱ２のエミ
ッタがハイであるので、ＮＰＮトランジスタＱ３のベー
ス電圧ＶＢ３とＮＰＮトランジスタＱ４のベース電圧Ｖ
Ｂ４とは、ＶＢ３＜ＶＢ４となる。つまり、ＮＰＮトラ
ンジスタＱ３はオフとなり、ＮＰＮトランジスタＱ４は
オンとなる。これにより、定電流源Ｉ３の電流Ｉｃはす
べてＮＰＮトランジスタＱ４のコレクタとエミッタ間を
流れる。
【００１１】時刻ｔ１において、差動信号がロウレベル
からハイレベル（例えば、−０．９Ｖ）に遷移したとす
る。差動入力のクロスポイントにおいて、ＮＰＮトラン
ジスタＱ３，Ｑ４のベース電圧ＶＢ３，ＶＢ４は共に一
致し、ＮＰＮトランジスタＱ３，Ｑ４は能動領域に入
り、差動増幅の機能を発揮する。この結果、ベース電圧
ＶＢ３，ＶＢ４は共にハイレベルの電位になり、共にわ
ずかしか動かない。従って、ＮＰＮトランジスタＱ１は
オンで、電流源Ｉ１の電流Ｉａをエミッタ電流として流
す。そして、ＮＰＮトランジスタＱ２は逆バイアスされ
てオフし、電流源Ｉ２の電流Ｉｂは全てコンデンサＣ２
に流れ、コンデンサＣ２が充電される。この結果、ＮＰ
ＮトランジスタＱ４のコレクタ電圧はコンデンサＣ２の
充電に従ってランプ状に上昇する。同時にＮＰＮトラン
ジスタＱ４のコレクタ電流ＩＣ４はランプ状に減少す
る。やがて、ＩＣ４＝０となったとき、充電が終了し、
ＮＰＮトランジスタＱ４のベース電圧ＶＢ４はロウレベ
ルに向かって下がり始める。ＮＰＮトランジスタＱ３の
動作は、ＮＰＮトランジスタＱ４と差動増幅の動作を行
っているので、コレクタ電流はＩＣ３＝Ｉｃ−ＩＣ４の
関係になる。
からハイレベル（例えば、−０．９Ｖ）に遷移したとす
る。差動入力のクロスポイントにおいて、ＮＰＮトラン
ジスタＱ３，Ｑ４のベース電圧ＶＢ３，ＶＢ４は共に一
致し、ＮＰＮトランジスタＱ３，Ｑ４は能動領域に入
り、差動増幅の機能を発揮する。この結果、ベース電圧
ＶＢ３，ＶＢ４は共にハイレベルの電位になり、共にわ
ずかしか動かない。従って、ＮＰＮトランジスタＱ１は
オンで、電流源Ｉ１の電流Ｉａをエミッタ電流として流
す。そして、ＮＰＮトランジスタＱ２は逆バイアスされ
てオフし、電流源Ｉ２の電流Ｉｂは全てコンデンサＣ２
に流れ、コンデンサＣ２が充電される。この結果、ＮＰ
ＮトランジスタＱ４のコレクタ電圧はコンデンサＣ２の
充電に従ってランプ状に上昇する。同時にＮＰＮトラン
ジスタＱ４のコレクタ電流ＩＣ４はランプ状に減少す
る。やがて、ＩＣ４＝０となったとき、充電が終了し、
ＮＰＮトランジスタＱ４のベース電圧ＶＢ４はロウレベ
ルに向かって下がり始める。ＮＰＮトランジスタＱ３の
動作は、ＮＰＮトランジスタＱ４と差動増幅の動作を行
っているので、コレクタ電流はＩＣ３＝Ｉｃ−ＩＣ４の
関係になる。
【００１２】ここで、コンデンサＣ２の充電が終了した
時刻をｔ２とすれば、時刻ｔ１からｔ２にかけて、充電
時間Ｐ１は次式で表される。 Ｐ１＝Ｃｂ×ΔＶ／Ｉｂ （１） Ｃｂ：コンデンサＣ２の容量 ΔＶは時刻ｔ１からｔ２にかけてのコンデンサＣ２の端
子の電圧変化であって次式で表される。 ΔＶ＝（Ｉｃ−Ｉｂ）×Ｒｂ （２） Ｒｂ：抵抗Ｒ２の抵抗値 （２）式を（１）式に代入すれば、 Ｐ１＝（Ｉｃ−Ｉｂ）×Ｃｂ×Ｒｂ／Ｉｂ （３） となる。（３）式は、厳密な式であるが、多くの場合、
電流Ｉｂは電流Ｉｃより十分小さいので、次式のように
近似して扱う。 Ｐ１≒Ｉｃ×Ｃｂ×Ｒｂ／Ｉｂ （４）
時刻をｔ２とすれば、時刻ｔ１からｔ２にかけて、充電
時間Ｐ１は次式で表される。 Ｐ１＝Ｃｂ×ΔＶ／Ｉｂ （１） Ｃｂ：コンデンサＣ２の容量 ΔＶは時刻ｔ１からｔ２にかけてのコンデンサＣ２の端
子の電圧変化であって次式で表される。 ΔＶ＝（Ｉｃ−Ｉｂ）×Ｒｂ （２） Ｒｂ：抵抗Ｒ２の抵抗値 （２）式を（１）式に代入すれば、 Ｐ１＝（Ｉｃ−Ｉｂ）×Ｃｂ×Ｒｂ／Ｉｂ （３） となる。（３）式は、厳密な式であるが、多くの場合、
電流Ｉｂは電流Ｉｃより十分小さいので、次式のように
近似して扱う。 Ｐ１≒Ｉｃ×Ｃｂ×Ｒｂ／Ｉｂ （４）
【００１３】同様に、時刻ｔ３において、差動信号がハ
イレベルからロウレベルに遷移したとする。差動入力の
クロスポイントにおいて、ＮＰＮトランジスタＱ３，Ｑ
４のベース電圧ＶＢ３，ＶＢ４は共に一致し、ＮＰＮト
ランジスタＱ３，Ｑ４は能動領域に入り、差動増幅の機
能を発揮する。この結果、ベース電圧ＶＢ３，ＶＢ４は
共にハイレベルの電位のまま共にわずかしか動かない。
従って、ＮＰＮトランジスタＱ２はオンで、電流源Ｉ２
の電流Ｉｂをエミッタ電流として流す。そして、ＮＰＮ
トランジスタＱ１は逆バイアスされてオフし、電流源Ｉ
１の電流Ｉａは全てコンデンサＣ１に流れ、コンデンサ
Ｃ１が充電される。この結果、ＮＰＮトランジスタＱ３
のコレクタ電圧はコンデンサＣ１の充電に従ってランプ
状に上昇する。同時にＮＰＮトランジスタＱ３のコレク
タ電流ＩＣ３はランプ状に減少する。やがて、ＩＣ３＝
０となったとき、充電が終了し、ＮＰＮトランジスタＱ
３のベース電圧ＶＢ３はロウレベルに向かって下がり始
める。ＮＰＮトランジスタＱ４の動作は、ＮＰＮトラン
ジスタＱ３と差動増幅の動作を行っているので、コレク
タ電流ＩＣ４＝Ｉｃ−ＩＣ３の関係になる。このとき、
コンデンサＣ２からＮＰＮトランジスタＱ４に電流が流
れ、放電される。
イレベルからロウレベルに遷移したとする。差動入力の
クロスポイントにおいて、ＮＰＮトランジスタＱ３，Ｑ
４のベース電圧ＶＢ３，ＶＢ４は共に一致し、ＮＰＮト
ランジスタＱ３，Ｑ４は能動領域に入り、差動増幅の機
能を発揮する。この結果、ベース電圧ＶＢ３，ＶＢ４は
共にハイレベルの電位のまま共にわずかしか動かない。
従って、ＮＰＮトランジスタＱ２はオンで、電流源Ｉ２
の電流Ｉｂをエミッタ電流として流す。そして、ＮＰＮ
トランジスタＱ１は逆バイアスされてオフし、電流源Ｉ
１の電流Ｉａは全てコンデンサＣ１に流れ、コンデンサ
Ｃ１が充電される。この結果、ＮＰＮトランジスタＱ３
のコレクタ電圧はコンデンサＣ１の充電に従ってランプ
状に上昇する。同時にＮＰＮトランジスタＱ３のコレク
タ電流ＩＣ３はランプ状に減少する。やがて、ＩＣ３＝
０となったとき、充電が終了し、ＮＰＮトランジスタＱ
３のベース電圧ＶＢ３はロウレベルに向かって下がり始
める。ＮＰＮトランジスタＱ４の動作は、ＮＰＮトラン
ジスタＱ３と差動増幅の動作を行っているので、コレク
タ電流ＩＣ４＝Ｉｃ−ＩＣ３の関係になる。このとき、
コンデンサＣ２からＮＰＮトランジスタＱ４に電流が流
れ、放電される。
【００１４】ここで、コンデンサＣ１の充電が終了した
時刻をｔ４とすれば、時刻ｔ３からｔ４にかけて、充電
時間Ｐ２は次式で表される。 Ｐ２＝Ｃａ×ΔＶ’／Ｉａ （５） Ｃａ：コンデンサＣ１の容量 ΔＶ’は時刻ｔ３からｔ４にかけてのコンデンサＣ１の
端子の電圧変化であって次式で表される。 ΔＶ’＝（Ｉｃ−Ｉａ）×Ｒｂ （６） Ｒｂ：抵抗Ｒ２の抵抗値 （６）式を（５）式に代入すれば、 Ｐ２＝（Ｉｃ−Ｉａ）×Ｃａ×Ｒａ／Ｉａ （７） となる。（７）式は、厳密な式であるが、多くの場合、
電流Ｉａは電流Ｉｃより十分小さいので、次式のように
近似して扱う。 Ｐ２≒Ｉｃ×Ｃａ×Ｒａ／Ｉａ （８）
時刻をｔ４とすれば、時刻ｔ３からｔ４にかけて、充電
時間Ｐ２は次式で表される。 Ｐ２＝Ｃａ×ΔＶ’／Ｉａ （５） Ｃａ：コンデンサＣ１の容量 ΔＶ’は時刻ｔ３からｔ４にかけてのコンデンサＣ１の
端子の電圧変化であって次式で表される。 ΔＶ’＝（Ｉｃ−Ｉａ）×Ｒｂ （６） Ｒｂ：抵抗Ｒ２の抵抗値 （６）式を（５）式に代入すれば、 Ｐ２＝（Ｉｃ−Ｉａ）×Ｃａ×Ｒａ／Ｉａ （７） となる。（７）式は、厳密な式であるが、多くの場合、
電流Ｉａは電流Ｉｃより十分小さいので、次式のように
近似して扱う。 Ｐ２≒Ｉｃ×Ｃａ×Ｒａ／Ｉａ （８）
【００１５】次に、差動増幅器２の動作を説明する。Ｎ
ＰＮトランジスタＱ５，Ｑ６のベースは、それぞれＮＰ
ＮトランジスタＱ３，Ｑ４のベースに接続されているの
で、コレクタ電流は以下のような関係になる。 ＩＣ６／ＩＣ５＝ＩＣ４／ＩＣ３ （９） ＩＣ５，ＩＣ６：ＮＰＮトランジスタＱ５，Ｑ６のコレ
クタ電流 式（９）は、ＮＰＮトランジスタＱ５，Ｑ６のコレクタ
電流とＮＰＮトランジスタＱ３，Ｑ４のコレクタ電流と
が相似形になることを表している。つまり、差動増幅器
２が出力する波形は、ＮＰＮトランジスタＱ４のコレク
タ電流ＩＣ４と相似の電圧となり、差動増幅器２が出力
する信号にスルーレート制限がかかることになる。そし
て、立ち上がりスルーレートＳ１，立ち下がりスルーレ
ートＳ２は以下のようになる。 Ｓ１＝Ｉｄ×Ｒｃ／Ｐ１ （１０） Ｓ２＝Ｉｄ×Ｒｃ／Ｐ２ （１１） 式（１０），（１１）にそれぞれ式（４），（８）を代
入すれば、 Ｓ１＝（Ｉｄ×Ｒｃ／Ｉｃ×Ｒｂ×Ｃｂ）×Ｉｂ （１２） Ｓ２＝（Ｉｄ×Ｒｃ／Ｉｃ×Ｒａ×Ｃａ）×Ｉａ （１３） となる。式（１２），（１３）より、差動増幅器２が出
力する信号の立ち上がりスルーレートＳ１は電流源Ｉ２
の電流Ｉｂ、立ち下がりスルーレートＳ２は電流源Ｉ１
の電流Ｉａで決まることがわかる。つまり、電流源Ｉ
１，Ｉ２の電流を調整すれば、スルーレートを調整する
ことができる。
ＰＮトランジスタＱ５，Ｑ６のベースは、それぞれＮＰ
ＮトランジスタＱ３，Ｑ４のベースに接続されているの
で、コレクタ電流は以下のような関係になる。 ＩＣ６／ＩＣ５＝ＩＣ４／ＩＣ３ （９） ＩＣ５，ＩＣ６：ＮＰＮトランジスタＱ５，Ｑ６のコレ
クタ電流 式（９）は、ＮＰＮトランジスタＱ５，Ｑ６のコレクタ
電流とＮＰＮトランジスタＱ３，Ｑ４のコレクタ電流と
が相似形になることを表している。つまり、差動増幅器
２が出力する波形は、ＮＰＮトランジスタＱ４のコレク
タ電流ＩＣ４と相似の電圧となり、差動増幅器２が出力
する信号にスルーレート制限がかかることになる。そし
て、立ち上がりスルーレートＳ１，立ち下がりスルーレ
ートＳ２は以下のようになる。 Ｓ１＝Ｉｄ×Ｒｃ／Ｐ１ （１０） Ｓ２＝Ｉｄ×Ｒｃ／Ｐ２ （１１） 式（１０），（１１）にそれぞれ式（４），（８）を代
入すれば、 Ｓ１＝（Ｉｄ×Ｒｃ／Ｉｃ×Ｒｂ×Ｃｂ）×Ｉｂ （１２） Ｓ２＝（Ｉｄ×Ｒｃ／Ｉｃ×Ｒａ×Ｃａ）×Ｉａ （１３） となる。式（１２），（１３）より、差動増幅器２が出
力する信号の立ち上がりスルーレートＳ１は電流源Ｉ２
の電流Ｉｂ、立ち下がりスルーレートＳ２は電流源Ｉ１
の電流Ｉａで決まることがわかる。つまり、電流源Ｉ
１，Ｉ２の電流を調整すれば、スルーレートを調整する
ことができる。
【００１６】このように、１つの極性のトランジスタ
で、スルーレート制限回路を構成することができる。そ
して、スルーレート制限回路をＮＰＮトランジスタで構
成すれば、高速で、波形品質のよいパルスを発生するこ
とができる。すなわち、ＰＮＰトランジスタによる立ち
上がり時間あるいは立ち下がり時間が長い、オーバシュ
ートが発生するなどの波形品質の悪化などの問題をなく
すことができる。
で、スルーレート制限回路を構成することができる。そ
して、スルーレート制限回路をＮＰＮトランジスタで構
成すれば、高速で、波形品質のよいパルスを発生するこ
とができる。すなわち、ＰＮＰトランジスタによる立ち
上がり時間あるいは立ち下がり時間が長い、オーバシュ
ートが発生するなどの波形品質の悪化などの問題をなく
すことができる。
【００１７】
【発明の効果】本発明によれば、以下のような効果があ
る。請求項１によれば、スルーレート制限回路を１つの
極性のトランジスタで構成することができる。請求項２
によれば、ＮＰＮトランジスタでパルス発生装置を構成
したので、高速で波形品質のよいパルスを発生すること
ができる。請求項３によれば、第１の電流源と第２の電
流源の電流の大きさを可変にしたので、パルスのスルー
レートを調整することができる。
る。請求項１によれば、スルーレート制限回路を１つの
極性のトランジスタで構成することができる。請求項２
によれば、ＮＰＮトランジスタでパルス発生装置を構成
したので、高速で波形品質のよいパルスを発生すること
ができる。請求項３によれば、第１の電流源と第２の電
流源の電流の大きさを可変にしたので、パルスのスルー
レートを調整することができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の動作を示したタイミングチャート
である。
である。
【図３】従来のパルス発生装置の構成を示した図であ
る。
る。
１ スルーレート制限回路 ２，１１ 差動増幅器 １０ 駆動回路 Ｃ１，Ｃ２ コンデンサ Ｉ１，Ｉ２ 電流源 Ｉ３，Ｉ４ 定電流源 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６ ＮＰＮトランジ
スタ
スタ
Claims (3)
- 【請求項１】 差動信号によりパルスを発生するパルス
発生装置において、 前記差動信号を入力する駆動回路と、 この駆動回路の出力を入力とする差動増幅器と、 この差動増幅器の正の入力端と負の出力端との間に設け
られ、前記駆動回路により前記差動信号に基づいて充電
される第１のコンデンサと、 前記差動増幅器の負の入力端と正の出力端との間に設け
られ、前記駆動回路により前記差動信号に基づいて充電
される第２のコンデンサと、 を有し、前記差動増幅器に入力される信号を差動信号と
してパルスを発生することを特徴とするパルス発生装
置。 - 【請求項２】 一方の信号がハイレベルのとき、他方の
信号はロウレベルとなる一対の差動信号を受けて、パル
スを発生するパルス発生装置において、 第１の電流源（Ｉ１）と第２の電流源（Ｉ２）とがそれ
ぞれエミッタに接続され、コレクタが共通に接続される
第１のＮＰＮトランジスタ（Ｑ１）と第２のＮＰＮトラ
ンジスタ（Ｑ２）とで構成される駆動回路（１０）と、 第３の定電流源（Ｉ３）がエミッタに接続され、前記第
１のＮＰＮトランジスタと前記第２のＮＰＮトランジス
タのエミッタがそれぞれベースに接続される第３のＮＰ
Ｎトランジスタ（Ｑ３）と第４のＮＰＮトランジスタ
（Ｑ４）とで構成される第１の差動増幅器（１１）と、 前記第３のＮＰＮトランジスタのコレクタとベースの間
に設けられる第１のコンデンサ（Ｃ１）と、 前記第４のＮＰＮトランジスタのコレクタとベースの間
に設けられる第２のコンデンサ（Ｃ２）と、 第４の電流源（Ｉ４）がエミッタに接続され、前記第３
のＮＰＮトランジスタと前記第４のＮＰＮトランジスタ
のベースにそれぞれベースが接続される第５のＮＰＮト
ランジスタ（Ｑ５）と第６のＮＰＮトランジスタ（Ｑ
６）とで構成される第２の差動増幅器（２）と、 を有し、前記第６のＮＰＮトランジスタのコレクタから
パルスを発生することを特徴とするパルス発生装置。 - 【請求項３】 第１の電流源と第２の電流源の電流の大
きさを可変にして、出力パルスのスルーレートを調整す
ることを特徴とする請求項２のパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31001993A JP3175752B2 (ja) | 1993-12-10 | 1993-12-10 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31001993A JP3175752B2 (ja) | 1993-12-10 | 1993-12-10 | パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162277A true JPH07162277A (ja) | 1995-06-23 |
| JP3175752B2 JP3175752B2 (ja) | 2001-06-11 |
Family
ID=18000184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31001993A Expired - Fee Related JP3175752B2 (ja) | 1993-12-10 | 1993-12-10 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175752B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217696A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Microelectronics Corp | 半導体集積回路 |
| WO2003098798A1 (en) * | 2002-05-16 | 2003-11-27 | Asahi Kasei Microsystems Co.,Ltd. | Slew rate limiting circuit and optical disc apparatus |
-
1993
- 1993-12-10 JP JP31001993A patent/JP3175752B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217696A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Microelectronics Corp | 半導体集積回路 |
| WO2003098798A1 (en) * | 2002-05-16 | 2003-11-27 | Asahi Kasei Microsystems Co.,Ltd. | Slew rate limiting circuit and optical disc apparatus |
| US7203143B2 (en) | 2002-05-16 | 2007-04-10 | Asahi Kasei Microsystems Co., Ltd. | Slew rate limiting circuit and optical disc apparatus |
| KR100716087B1 (ko) * | 2002-05-16 | 2007-05-09 | 아사히 가세이 마이크로시스템 가부시끼가이샤 | 슬루율 제한 회로 및 광 디스크 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3175752B2 (ja) | 2001-06-11 |
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