JPH07162281A - データ入力バッファ - Google Patents
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- JPH07162281A JPH07162281A JP6243203A JP24320394A JPH07162281A JP H07162281 A JPH07162281 A JP H07162281A JP 6243203 A JP6243203 A JP 6243203A JP 24320394 A JP24320394 A JP 24320394A JP H07162281 A JPH07162281 A JP H07162281A
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Abstract
(57)【要約】
【目的】 電源電圧が変動しても安定した入力トリップ
マージンを維持でき、安定・確実に動作するようなデー
タ入力バッファを提供する。 【構成】 電源電圧感知回路２２０から出力される感知
クロックＣＬＫは電源電圧ＶＣＣが基準電圧ＶＲＥＦよ
り低くなると論理“ロウ”、高くなると論理“ハイ”で
出力される。データ入力バッファを構成するシュミット
トリガ回路ＳＭのＰＭＯＳトランジスタ５０には感知ク
ロックＣＬＫにより制御されるＰＭＯＳトランジスタ５
５が並列接続され、ＮＭＯＳトランジスタ６０には感知
クロックＣＬＫにより制御されるＮＭＯＳトランジスタ
６５が並列接続される。したがってＶＣＣが変動した場
合、適宜トランジスタ５５、６５がＯＮ・ＯＦＦされる
ことにより、シュミットトリガ回路ＳＭのＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのチャネルサイズ比Ｗ
ｐ／Ｗｎが変更され、入力信号ＶＩＮに対する入力トリ
ップマージンが安定する。
マージンを維持でき、安定・確実に動作するようなデー
タ入力バッファを提供する。 【構成】 電源電圧感知回路２２０から出力される感知
クロックＣＬＫは電源電圧ＶＣＣが基準電圧ＶＲＥＦよ
り低くなると論理“ロウ”、高くなると論理“ハイ”で
出力される。データ入力バッファを構成するシュミット
トリガ回路ＳＭのＰＭＯＳトランジスタ５０には感知ク
ロックＣＬＫにより制御されるＰＭＯＳトランジスタ５
５が並列接続され、ＮＭＯＳトランジスタ６０には感知
クロックＣＬＫにより制御されるＮＭＯＳトランジスタ
６５が並列接続される。したがってＶＣＣが変動した場
合、適宜トランジスタ５５、６５がＯＮ・ＯＦＦされる
ことにより、シュミットトリガ回路ＳＭのＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのチャネルサイズ比Ｗ
ｐ／Ｗｎが変更され、入力信号ＶＩＮに対する入力トリ
ップマージンが安定する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号を整形して所
望の出力信号を得るためのデータ入力バッファに関し、
特に、半導体メモリ装置におけるデータ入力バッファ
で、電源電圧の変動に対してより安定・確実な動作を可
能とするデータ入力バッファに関するものである。
望の出力信号を得るためのデータ入力バッファに関し、
特に、半導体メモリ装置におけるデータ入力バッファ
で、電源電圧の変動に対してより安定・確実な動作を可
能とするデータ入力バッファに関するものである。
【０００２】
【従来の技術】半導体メモリ装置においては、外部から
入力されるＴＴＬ（Transistor-Transistor Logic）レ
ベルの入力信号を内部で使用できるＣＭＯＳレベルの信
号に変換するため、データ入力バッファが外部との接続
用のピン（pin ）に対し備えられている。したがって、
半導体メモリ装置（チップ）の外部から印加されるアド
レス信号及び各種制御信号を正確に判断するためには、
そのバッファリングを行うデータ入力バッファの動作安
定性がポイントとなる。
入力されるＴＴＬ（Transistor-Transistor Logic）レ
ベルの入力信号を内部で使用できるＣＭＯＳレベルの信
号に変換するため、データ入力バッファが外部との接続
用のピン（pin ）に対し備えられている。したがって、
半導体メモリ装置（チップ）の外部から印加されるアド
レス信号及び各種制御信号を正確に判断するためには、
そのバッファリングを行うデータ入力バッファの動作安
定性がポイントとなる。
【０００３】一般に、データ入力バッファでは、外部か
ら送られてくるＴＴＬレベルの信号から所定の論理状態
を決定するための入力トリップポイントレベル（スイッ
チングポイントレベルとも呼ばれる）が設定されてい
る。これは、バッファを構成するＣＭＯＳトランジスタ
のチャネルサイズに従って決定される。ところが、この
ようにトランジスタのチャネルサイズによる場合、電源
電圧の変動等の入力トリップレベルを不安定にする要因
の影響で、バッファの信頼性が低下する可能性が比較的
高い。
ら送られてくるＴＴＬレベルの信号から所定の論理状態
を決定するための入力トリップポイントレベル（スイッ
チングポイントレベルとも呼ばれる）が設定されてい
る。これは、バッファを構成するＣＭＯＳトランジスタ
のチャネルサイズに従って決定される。ところが、この
ようにトランジスタのチャネルサイズによる場合、電源
電圧の変動等の入力トリップレベルを不安定にする要因
の影響で、バッファの信頼性が低下する可能性が比較的
高い。
【０００４】また、最近になって高集積の半導体メモリ
装置における電源電圧は一層低下する傾向にあるが、動
作電圧が低下しても半導体メモリ装置内の入出力関連回
路は安定・高速に動作しなければ満足のいく性能を得ら
れない。特に、ＴＴＬレベルをＣＭＯＳレベルへ変換す
るデータ入力バッファの動作安定性・高速化は、半導体
メモリ装置の全体的な動作に大きく影響するため重要で
ある。
装置における電源電圧は一層低下する傾向にあるが、動
作電圧が低下しても半導体メモリ装置内の入出力関連回
路は安定・高速に動作しなければ満足のいく性能を得ら
れない。特に、ＴＴＬレベルをＣＭＯＳレベルへ変換す
るデータ入力バッファの動作安定性・高速化は、半導体
メモリ装置の全体的な動作に大きく影響するため重要で
ある。
【０００５】図４に、従来における一般的な半導体メモ
リ装置のデータ入力バッファの構成を示す。このデータ
入力バッファは、ＴＴＬレベルの入力信号ＶＩＮの状態
を感知する感知部２００と、感知部２００の出力信号を
ドライブ（drive ）するための駆動部２１０と、から構
成されている。
リ装置のデータ入力バッファの構成を示す。このデータ
入力バッファは、ＴＴＬレベルの入力信号ＶＩＮの状態
を感知する感知部２００と、感知部２００の出力信号を
ドライブ（drive ）するための駆動部２１０と、から構
成されている。
【０００６】感知部２００は、抵抗５と、常時導通状態
にあるＰＭＯＳトランジスタ１０と、入力信号ＶＩＮを
各ゲートに受けるＰＭＯＳトランジスタ１５、ＮＭＯＳ
トランジスタ２０、２５と、を備えている。また、ＮＭ
ＯＳトランジスタ３０がデータ入力バッファのスイッチ
ング速度を向上させるために設けられている。この感知
部２００の構成において、直列接続されたトランジスタ
１５、２０、２５は通常、シュミットトリガ（Schmitt
trigger）回路と呼ばれ、これらトランジスタ１５、２
０、２５のチャネルサイズ比（Ｗｐ／Ｗｎ又はＬｎ／Ｌ
ｐ）により、データ入力バッファのトリップポイントレ
ベルが決定される。
にあるＰＭＯＳトランジスタ１０と、入力信号ＶＩＮを
各ゲートに受けるＰＭＯＳトランジスタ１５、ＮＭＯＳ
トランジスタ２０、２５と、を備えている。また、ＮＭ
ＯＳトランジスタ３０がデータ入力バッファのスイッチ
ング速度を向上させるために設けられている。この感知
部２００の構成において、直列接続されたトランジスタ
１５、２０、２５は通常、シュミットトリガ（Schmitt
trigger）回路と呼ばれ、これらトランジスタ１５、２
０、２５のチャネルサイズ比（Ｗｐ／Ｗｎ又はＬｎ／Ｌ
ｐ）により、データ入力バッファのトリップポイントレ
ベルが決定される。
【０００７】駆動部２１０は、インバータ３５、４０で
構成され、レベル感知ノードＮ１に設定される信号をド
ライブして最終的に出力信号ＶＯＵＴをチップ内部に提
供する。
構成され、レベル感知ノードＮ１に設定される信号をド
ライブして最終的に出力信号ＶＯＵＴをチップ内部に提
供する。
【０００８】このデータ入力バッファでは、入力信号Ｖ
ＩＮの電位が十分に高ければＮＭＯＳトランジスタ２
０、２５が完全に導通状態となり、レベル感知ノードＮ
１に論理“ロウ”の電位が設定される。そしてこのレベ
ル感知ノードＮ１に設定された論理“ロウ”の信号が駆
動部２１０でドライブされて半導体メモリ装置の各回路
に提供される。
ＩＮの電位が十分に高ければＮＭＯＳトランジスタ２
０、２５が完全に導通状態となり、レベル感知ノードＮ
１に論理“ロウ”の電位が設定される。そしてこのレベ
ル感知ノードＮ１に設定された論理“ロウ”の信号が駆
動部２１０でドライブされて半導体メモリ装置の各回路
に提供される。
【０００９】一方、入力信号ＶＩＮの電位が十分に低け
ればＰＭＯＳトランジスタ１５が導通し、レベル感知ノ
ードＮ１に論理“ハイ”の電位が設定される。この場合
について詳述する。
ればＰＭＯＳトランジスタ１５が導通し、レベル感知ノ
ードＮ１に論理“ハイ”の電位が設定される。この場合
について詳述する。
【００１０】入力信号ＶＩＮの電圧が０．８Ｖ以下の状
態で入力された場合、ＰＭＯＳトランジスタ１５が導通
状態となり、出力信号ＶＯＵＴは論理“ハイ”で出力さ
れる。この場合、データ入力バッファの動作中はＰＭＯ
Ｓトランジスタ１０が常に導通状態にあるので、ＰＭＯ
Ｓトランジスタ１５のソース端子Ｓ１に設定される電圧
ＶＳ１は始めに、抵抗５及びＰＭＯＳトランジスタ１０
による所定値だけ下降した値となる。そして、ＰＭＯＳ
トランジスタ１５が導通して電流が流れると、ＰＭＯＳ
トランジスタ１５のソース端子Ｓ１に設定される電圧Ｖ
Ｓ１は更に低くなる。
態で入力された場合、ＰＭＯＳトランジスタ１５が導通
状態となり、出力信号ＶＯＵＴは論理“ハイ”で出力さ
れる。この場合、データ入力バッファの動作中はＰＭＯ
Ｓトランジスタ１０が常に導通状態にあるので、ＰＭＯ
Ｓトランジスタ１５のソース端子Ｓ１に設定される電圧
ＶＳ１は始めに、抵抗５及びＰＭＯＳトランジスタ１０
による所定値だけ下降した値となる。そして、ＰＭＯＳ
トランジスタ１５が導通して電流が流れると、ＰＭＯＳ
トランジスタ１５のソース端子Ｓ１に設定される電圧Ｖ
Ｓ１は更に低くなる。
【００１１】この動作において、電源電圧ＶＣＣが上昇
し、電源電圧ＶＣＣを内部回路用に変換（降圧）した内
部電源電圧Ｖｉｎｔが高くなると、ＰＭＯＳトランジス
タ１５のソース端子Ｓ１に設定される電圧ＶＳ１も上昇
する。それによりＰＭＯＳトランジスタ１５のゲート−
ソース間電圧｜ＶＩＮ−ＶＳ１｜が大きくなって、レベ
ル感知ノードＮ１に現われる電圧（入力トリップマージ
ン）も電源電圧ＶＣＣの上昇に伴って高くなることにな
る。すなわち、電源電圧ＶＣＣの上昇によるＰＭＯＳト
ランジスタ１５のゲート−ソース間電圧｜ＶＩＮ−ＶＳ
１｜の増加のために、入力レベルのトリップマージンが
変化する。その結果、図４に示すデータ入力バッファに
おいては、入力信号ＶＩＮのレベルが０．８Ｖより高い
レベルでも論理“ハイ”の出力信号ＶＯＵＴが出力され
得る。電源電圧ＶＣＣが正常の範囲を越えて低くなる場
合においても、この電源電圧ＶＣＣの上昇による影響と
同様にＰＭＯＳトランジスタ１５の入力トリップマージ
ンへの影響が起こり得る。
し、電源電圧ＶＣＣを内部回路用に変換（降圧）した内
部電源電圧Ｖｉｎｔが高くなると、ＰＭＯＳトランジス
タ１５のソース端子Ｓ１に設定される電圧ＶＳ１も上昇
する。それによりＰＭＯＳトランジスタ１５のゲート−
ソース間電圧｜ＶＩＮ−ＶＳ１｜が大きくなって、レベ
ル感知ノードＮ１に現われる電圧（入力トリップマージ
ン）も電源電圧ＶＣＣの上昇に伴って高くなることにな
る。すなわち、電源電圧ＶＣＣの上昇によるＰＭＯＳト
ランジスタ１５のゲート−ソース間電圧｜ＶＩＮ−ＶＳ
１｜の増加のために、入力レベルのトリップマージンが
変化する。その結果、図４に示すデータ入力バッファに
おいては、入力信号ＶＩＮのレベルが０．８Ｖより高い
レベルでも論理“ハイ”の出力信号ＶＯＵＴが出力され
得る。電源電圧ＶＣＣが正常の範囲を越えて低くなる場
合においても、この電源電圧ＶＣＣの上昇による影響と
同様にＰＭＯＳトランジスタ１５の入力トリップマージ
ンへの影響が起こり得る。
【００１２】このように、基本的にＰＭＯＳトランジス
タ１５及びＮＭＯＳトランジスタ２０、２５のチャネル
サイズ比により入力トリップマージンを決定するデータ
入力バッファでは、電源電圧ＶＣＣが変動して低下した
場合に“ロウ”入力トリップマージンＶＩＬが不足し、
電源電圧ＶＣＣが変動して上昇した場合に“ハイ”入力
トリップマージンＶＩＨが不足する。すなわち、電源電
圧が変動するとＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタのゲート−ソース間電圧、ドレイン−ソース間
電圧が変化するために動作が不安定になるという問題が
ある。
タ１５及びＮＭＯＳトランジスタ２０、２５のチャネル
サイズ比により入力トリップマージンを決定するデータ
入力バッファでは、電源電圧ＶＣＣが変動して低下した
場合に“ロウ”入力トリップマージンＶＩＬが不足し、
電源電圧ＶＣＣが変動して上昇した場合に“ハイ”入力
トリップマージンＶＩＨが不足する。すなわち、電源電
圧が変動するとＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタのゲート−ソース間電圧、ドレイン−ソース間
電圧が変化するために動作が不安定になるという問題が
ある。
【００１３】
【発明が解決しようとする課題】したがって本発明の目
的は、電源電圧が変動しても安定した入力トリップマー
ジンを維持でき、安定・確実に動作するようなデータ入
力バッファを提供することにある。
的は、電源電圧が変動しても安定した入力トリップマー
ジンを維持でき、安定・確実に動作するようなデータ入
力バッファを提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために本発明は、データ入力バッファについて、外部
から印加される電源電圧のレベルを感知してレベル感知
信号を発生する電源電圧感知回路と、内部電源電圧端と
レベル感知ノードとの間に接続され、レベル感知信号に
対応して電流量を制御可能とされた第１導電性通路と、
レベル感知ノードと接地電圧端との間に接続され、レベ
ル感知信号に対応して電流量を制御可能とされた第２導
電性通路と、を備えて構成することを特徴とする。
るために本発明は、データ入力バッファについて、外部
から印加される電源電圧のレベルを感知してレベル感知
信号を発生する電源電圧感知回路と、内部電源電圧端と
レベル感知ノードとの間に接続され、レベル感知信号に
対応して電流量を制御可能とされた第１導電性通路と、
レベル感知ノードと接地電圧端との間に接続され、レベ
ル感知信号に対応して電流量を制御可能とされた第２導
電性通路と、を備えて構成することを特徴とする。
【００１５】また特に、このデータ入力バッファにおけ
る第１導電性通路を、ゲート端子に入力信号を受ける少
なくとも２つの直列接続されたＰチャネルＭＯＳトラン
ジスタと、ゲート端子にレベル感知信号を受け、チャネ
ルが前記ＰチャネルＭＯＳトランジスタのいずれかに並
列接続されたＰチャネルＭＯＳトランジスタと、で構成
し、第２導電性通路を、ゲート端子に入力信号を受ける
少なくとも２つの直列接続されたＮチャネルＭＯＳトラ
ンジスタと、ゲート端子にレベル感知信号を受け、チャ
ネルが前記ＮチャネルＭＯＳトランジスタのいずれかに
並列接続されたＮチャネルＭＯＳトランジスタと、で構
成することを特徴とする。
る第１導電性通路を、ゲート端子に入力信号を受ける少
なくとも２つの直列接続されたＰチャネルＭＯＳトラン
ジスタと、ゲート端子にレベル感知信号を受け、チャネ
ルが前記ＰチャネルＭＯＳトランジスタのいずれかに並
列接続されたＰチャネルＭＯＳトランジスタと、で構成
し、第２導電性通路を、ゲート端子に入力信号を受ける
少なくとも２つの直列接続されたＮチャネルＭＯＳトラ
ンジスタと、ゲート端子にレベル感知信号を受け、チャ
ネルが前記ＮチャネルＭＯＳトランジスタのいずれかに
並列接続されたＮチャネルＭＯＳトランジスタと、で構
成することを特徴とする。
【００１６】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１７】図１に、本発明によるデータ入力バッファ
の一例を示す。尚、図４と同じ構成要素には同じ符号を
付している。
の一例を示す。尚、図４と同じ構成要素には同じ符号を
付している。
【００１８】この図１に示すデータ入力バッファは、外
部から印加される電源電圧ＶＣＣのレベルを感知してレ
ベル感知信号として感知クロックＣＬＫを発生する電源
電圧感知回路２２０と、この電源電圧感知回路２２０か
ら出力される感知クロックＣＬＫによって制御され、Ｔ
ＴＬレベルの入力信号ＶＩＮの電圧レベルを感知する感
知部２２５と、インバータ３５、４０で構成され、感知
部２２５のレベル感知ノードＮ２の信号をドライブして
出力する駆動部２１０と、から構成されている。尚、Ｖ
ＳＳは接地電圧を示している。
部から印加される電源電圧ＶＣＣのレベルを感知してレ
ベル感知信号として感知クロックＣＬＫを発生する電源
電圧感知回路２２０と、この電源電圧感知回路２２０か
ら出力される感知クロックＣＬＫによって制御され、Ｔ
ＴＬレベルの入力信号ＶＩＮの電圧レベルを感知する感
知部２２５と、インバータ３５、４０で構成され、感知
部２２５のレベル感知ノードＮ２の信号をドライブして
出力する駆動部２１０と、から構成されている。尚、Ｖ
ＳＳは接地電圧を示している。
【００１９】図２に、電源電圧感知回路２２０の詳細回
路例を示す。この電源電圧感知回路２２０は、基準電圧
ＶＲＥＦと電源電圧ＶＣＣとを入力として受け、電源電
圧ＶＣＣのレベルを基準電圧ＶＲＥＦの電圧レベルと比
較して感知クロックＣＬＫを発生する。そのために、ゲ
ート端子に基準電圧ＶＲＥＦを受けるＰＭＯＳトランジ
スタ７５と、ゲート端子に基準電圧ＶＲＥＦを受け、該
基準電圧ＶＲＥＦの電圧レベルに対応して電流制御を行
うＰＭＯＳトランジスタ１０５と、ＰＭＯＳトランジス
タ１０５のドレイン端子にゲート端子が接続されたＰＭ
ＯＳトランジスタ８５と、ＰＭＯＳトランジスタ８５の
ドレイン端子にゲート端子が接続され、ＰＭＯＳトラン
ジスタ７５に直列接続されたＮＭＯＳトランジスタ９５
と、ＰＭＯＳトランジスタ７５のドレイン端子にゲート
端子が接続され、ＰＭＯＳトランジスタ８５に直列接続
されたＮＭＯＳトランジスタ１００と、ＮＭＯＳトラン
ジスタ９５、１００の各ソース端子に接続され、エネー
ブル信号φＥＮをゲート端子に受けるＮＭＯＳトランジ
スタ１２０と、を備えている。また、ＰＭＯＳトランジ
スタ１０５のドレイン端子には、ゲート端子に基準電圧
ＶＲＥＦを受けるＮＭＯＳトランジスタ１１０が直列接
続され、そしてこのＮＭＯＳトランジスタ１１０には、
ゲート端子にエネーブル信号φＥＮを受けるＮＭＯＳト
ランジスタ１１５が直列接続されている。
路例を示す。この電源電圧感知回路２２０は、基準電圧
ＶＲＥＦと電源電圧ＶＣＣとを入力として受け、電源電
圧ＶＣＣのレベルを基準電圧ＶＲＥＦの電圧レベルと比
較して感知クロックＣＬＫを発生する。そのために、ゲ
ート端子に基準電圧ＶＲＥＦを受けるＰＭＯＳトランジ
スタ７５と、ゲート端子に基準電圧ＶＲＥＦを受け、該
基準電圧ＶＲＥＦの電圧レベルに対応して電流制御を行
うＰＭＯＳトランジスタ１０５と、ＰＭＯＳトランジス
タ１０５のドレイン端子にゲート端子が接続されたＰＭ
ＯＳトランジスタ８５と、ＰＭＯＳトランジスタ８５の
ドレイン端子にゲート端子が接続され、ＰＭＯＳトラン
ジスタ７５に直列接続されたＮＭＯＳトランジスタ９５
と、ＰＭＯＳトランジスタ７５のドレイン端子にゲート
端子が接続され、ＰＭＯＳトランジスタ８５に直列接続
されたＮＭＯＳトランジスタ１００と、ＮＭＯＳトラン
ジスタ９５、１００の各ソース端子に接続され、エネー
ブル信号φＥＮをゲート端子に受けるＮＭＯＳトランジ
スタ１２０と、を備えている。また、ＰＭＯＳトランジ
スタ１０５のドレイン端子には、ゲート端子に基準電圧
ＶＲＥＦを受けるＮＭＯＳトランジスタ１１０が直列接
続され、そしてこのＮＭＯＳトランジスタ１１０には、
ゲート端子にエネーブル信号φＥＮを受けるＮＭＯＳト
ランジスタ１１５が直列接続されている。
【００２０】ＮＭＯＳトランジスタ１１５、１２０の各
ゲート端子に入力されるエネーブル信号φＥＮは、電源
電圧感知回路２２０の駆動制御を行うためのエネーブル
制御信号である。すなわち、エネーブル信号φＥＮが論
理“ハイ”のときに電源電圧感知回路２２０はエネーブ
ルとされ、エネーブル信号φＥＮが論理“ロウ”のとき
に電源電圧感知回路２２０はディスエーブルとされる。
したがって、電源電圧感知回路２２０は不要な電力消費
が抑制され、省電力の面で有利となっている。
ゲート端子に入力されるエネーブル信号φＥＮは、電源
電圧感知回路２２０の駆動制御を行うためのエネーブル
制御信号である。すなわち、エネーブル信号φＥＮが論
理“ハイ”のときに電源電圧感知回路２２０はエネーブ
ルとされ、エネーブル信号φＥＮが論理“ロウ”のとき
に電源電圧感知回路２２０はディスエーブルとされる。
したがって、電源電圧感知回路２２０は不要な電力消費
が抑制され、省電力の面で有利となっている。
【００２１】図３に、このエネーブル信号φＥＮの発生
回路の一例を示す。同図に示すように、多数のインバー
タ１２５、１３０、１３５で構成され、チップエネーブ
ルクロックＣＥＣＬＫを入力とするインバータチェーン
と、該インバータチェーンの出力及びチップエネーブル
クロックＣＥＣＬＫを入力とするＮＡＮＤゲート１４０
と、ＮＡＮＤゲート１４０の出力を反転させるインバー
タ１４５と、で構成されている。すなわち、チップエネ
ーブルクロックＣＥＣＬＫに基づいてエネーブル信号φ
ＥＮを発生するようになっている。
回路の一例を示す。同図に示すように、多数のインバー
タ１２５、１３０、１３５で構成され、チップエネーブ
ルクロックＣＥＣＬＫを入力とするインバータチェーン
と、該インバータチェーンの出力及びチップエネーブル
クロックＣＥＣＬＫを入力とするＮＡＮＤゲート１４０
と、ＮＡＮＤゲート１４０の出力を反転させるインバー
タ１４５と、で構成されている。すなわち、チップエネ
ーブルクロックＣＥＣＬＫに基づいてエネーブル信号φ
ＥＮを発生するようになっている。
【００２２】これら図１〜図３を参照して、この例のデ
ータ入力バッファについて詳細に説明する。感知部２２
５は、抵抗５及び常時導通状態にあるＰＭＯＳトランジ
スタ１０と、ＰＭＯＳトランジスタ１０から直列接続さ
れたＰＭＯＳトランジスタ１５、５０、ＮＭＯＳトラン
ジスタ６０、７０と、を備えている。さらに、ＰＭＯＳ
トランジスタ５０に電流調節用のＰＭＯＳトランジスタ
５５が並列接続され、ＮＭＯＳトランジスタ６０に電流
調節用のＮＭＯＳトランジスタ６５が並列接続されてい
る。この構成で、レベル感知ノードＮ２より電源側に設
けられたＰＭＯＳトランジスタ１５、５０、５５により
第１導電性通路が形成され、レベル感知ノードＮ２より
接地側に設けられたＮＭＯＳトランジスタ６０、６５、
７０により第２導電性通路が形成されている。また、Ｎ
ＭＯＳトランジスタ３０が、データ入力バッファのスイ
ッチング速度を向上させるために設けられている。図１
に示すように、ＰＭＯＳトランジスタ１５、５０、ＮＭ
ＯＳトランジスタ６０、７０の各ゲート端子は入力信号
ＶＩＮを受けるよう接続されている。また、ＰＭＯＳト
ランジスタ５５及びＮＭＯＳトランジスタ６５の各ゲー
ト端子は、電源電圧感知回路２２０から出力される感知
クロックＣＬＫを受けるよう接続されている。
ータ入力バッファについて詳細に説明する。感知部２２
５は、抵抗５及び常時導通状態にあるＰＭＯＳトランジ
スタ１０と、ＰＭＯＳトランジスタ１０から直列接続さ
れたＰＭＯＳトランジスタ１５、５０、ＮＭＯＳトラン
ジスタ６０、７０と、を備えている。さらに、ＰＭＯＳ
トランジスタ５０に電流調節用のＰＭＯＳトランジスタ
５５が並列接続され、ＮＭＯＳトランジスタ６０に電流
調節用のＮＭＯＳトランジスタ６５が並列接続されてい
る。この構成で、レベル感知ノードＮ２より電源側に設
けられたＰＭＯＳトランジスタ１５、５０、５５により
第１導電性通路が形成され、レベル感知ノードＮ２より
接地側に設けられたＮＭＯＳトランジスタ６０、６５、
７０により第２導電性通路が形成されている。また、Ｎ
ＭＯＳトランジスタ３０が、データ入力バッファのスイ
ッチング速度を向上させるために設けられている。図１
に示すように、ＰＭＯＳトランジスタ１５、５０、ＮＭ
ＯＳトランジスタ６０、７０の各ゲート端子は入力信号
ＶＩＮを受けるよう接続されている。また、ＰＭＯＳト
ランジスタ５５及びＮＭＯＳトランジスタ６５の各ゲー
ト端子は、電源電圧感知回路２２０から出力される感知
クロックＣＬＫを受けるよう接続されている。
【００２３】この回路において、点線で示すブロックＳ
Ｍがシュミットトリガステージで、このシュミットトリ
ガステージＳＭを構成するＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとのチャネルサイズ比により、入力ト
リップマージンが決定される。これについては、当該分
野で通常の知識を有する者えあれば容易に理解できるで
あろう。
Ｍがシュミットトリガステージで、このシュミットトリ
ガステージＳＭを構成するＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとのチャネルサイズ比により、入力ト
リップマージンが決定される。これについては、当該分
野で通常の知識を有する者えあれば容易に理解できるで
あろう。
【００２４】この例のデータ入力バッファでは、電源電
圧ＶＣＣの変動に応じて電流調節トランジスタであるＰ
ＭＯＳトランジスタ５５、ＮＭＯＳトランジスタ６５を
ＯＮ・ＯＦＦすることで、シュミットトリガステージＳ
Ｍを構成しているＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのチャネルサイズ比を可変とし、入力トリッ
プマージンを安定させる構成となっている。そして、そ
の際のトランジスタ５５、６５のＯＮ・ＯＦＦ制御につ
いては、電源電圧ＶＣＣと基準電圧ＶＲＥＦとを比較し
て発生されるレベル感知信号である感知クロックＣＬＫ
を用いて制御するようになっている。
圧ＶＣＣの変動に応じて電流調節トランジスタであるＰ
ＭＯＳトランジスタ５５、ＮＭＯＳトランジスタ６５を
ＯＮ・ＯＦＦすることで、シュミットトリガステージＳ
Ｍを構成しているＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのチャネルサイズ比を可変とし、入力トリッ
プマージンを安定させる構成となっている。そして、そ
の際のトランジスタ５５、６５のＯＮ・ＯＦＦ制御につ
いては、電源電圧ＶＣＣと基準電圧ＶＲＥＦとを比較し
て発生されるレベル感知信号である感知クロックＣＬＫ
を用いて制御するようになっている。
【００２５】電源電圧ＶＣＣのレベルが基準電圧ＶＲＥ
Ｆのレベルより低くなった場合、電源電圧感知回路２２
０から論理“ロウ”の感知クロックＣＬＫが発生され
る。論理“ロウ”の感知クロックＣＬＫは感知部２２５
のＰＭＯＳトランジスタ５５及びＮＭＯＳトランジスタ
６５の各ゲート端子に入力され、これによりＰＭＯＳト
ランジスタ５５及びＮＭＯＳトランジスタ６５はそれぞ
れＯＮ、ＯＦＦされる。この動作によりシュミットトリ
ガステージＳＭのチャネルサイズ比（Ｗｐ／Ｗｎ）が相
対的に増加し、“ロウ”入力トリップマージンＶＩＬが
改善される。つまり、感知クロックＣＬＫが論理“ロ
ウ”で入力される場合、シュミットトリガステージＳＭ
のＰＭＯＳトランジスタとしては３つのトランジスタ１
５、５０、５５が作用し、そして、ＮＭＯＳトランジス
タとしては２つのトランジスタ６０、７０が作用してバ
ッファ動作が行われる。
Ｆのレベルより低くなった場合、電源電圧感知回路２２
０から論理“ロウ”の感知クロックＣＬＫが発生され
る。論理“ロウ”の感知クロックＣＬＫは感知部２２５
のＰＭＯＳトランジスタ５５及びＮＭＯＳトランジスタ
６５の各ゲート端子に入力され、これによりＰＭＯＳト
ランジスタ５５及びＮＭＯＳトランジスタ６５はそれぞ
れＯＮ、ＯＦＦされる。この動作によりシュミットトリ
ガステージＳＭのチャネルサイズ比（Ｗｐ／Ｗｎ）が相
対的に増加し、“ロウ”入力トリップマージンＶＩＬが
改善される。つまり、感知クロックＣＬＫが論理“ロ
ウ”で入力される場合、シュミットトリガステージＳＭ
のＰＭＯＳトランジスタとしては３つのトランジスタ１
５、５０、５５が作用し、そして、ＮＭＯＳトランジス
タとしては２つのトランジスタ６０、７０が作用してバ
ッファ動作が行われる。
【００２６】一方、電源電圧ＶＣＣのレベルが基準電圧
ＶＲＥＦのレベルより高くなった場合、電源電圧感知回
路２２０から論理“ハイ”の感知クロックＣＬＫが発生
される。この論理“ハイ”の感知クロックＣＬＫは感知
部２２５のＰＭＯＳトランジスタ５５及びＮＭＯＳトラ
ンジスタ６５の各ゲート端子に入力され、これによりＰ
ＭＯＳトランジスタ５５及びＮＭＯＳトランジスタ６５
はそれぞれＯＦＦ、ＯＮされる。この動作によりシュミ
ットトリガステージＳＭのチャネルサイズ比（Ｗｐ／Ｗ
ｎ）が相対的に減少し、“ハイ”入力トリップマージン
ＶＩＨが改善される。つまり、感知クロックＣＬＫが論
理“ハイ”で入力される場合、シュミットトリガステー
ジＳＭのＰＭＯＳトランジスタとしては２つのトランジ
スタ１５、５０が作用し、そして、ＮＭＯＳトランジス
タとしては３つのトランジスタ６０、６５、７０が作用
してバッファ動作が行われる。
ＶＲＥＦのレベルより高くなった場合、電源電圧感知回
路２２０から論理“ハイ”の感知クロックＣＬＫが発生
される。この論理“ハイ”の感知クロックＣＬＫは感知
部２２５のＰＭＯＳトランジスタ５５及びＮＭＯＳトラ
ンジスタ６５の各ゲート端子に入力され、これによりＰ
ＭＯＳトランジスタ５５及びＮＭＯＳトランジスタ６５
はそれぞれＯＦＦ、ＯＮされる。この動作によりシュミ
ットトリガステージＳＭのチャネルサイズ比（Ｗｐ／Ｗ
ｎ）が相対的に減少し、“ハイ”入力トリップマージン
ＶＩＨが改善される。つまり、感知クロックＣＬＫが論
理“ハイ”で入力される場合、シュミットトリガステー
ジＳＭのＰＭＯＳトランジスタとしては２つのトランジ
スタ１５、５０が作用し、そして、ＮＭＯＳトランジス
タとしては３つのトランジスタ６０、６５、７０が作用
してバッファ動作が行われる。
【００２７】この実施例のデータ入力バッファと図４に
示す従来のデータ入力バッファとで、入力信号の入力ト
リップマージンを比較した結果を次の表１に示す。この
ときの電源電圧ＶＣＣは、最低で４Ｖ、最高で８Ｖの間
で変動するものとした。そして、最低レベルの電源電圧
ＶＣＣが印加される場合の内部電源電圧Ｖｉｎｔのレベ
ルは３Ｖで、最高レベルの電源電圧ＶＣＣが印加される
場合の内部電源電圧Ｖｉｎｔのレベルは５Ｖである。
示す従来のデータ入力バッファとで、入力信号の入力ト
リップマージンを比較した結果を次の表１に示す。この
ときの電源電圧ＶＣＣは、最低で４Ｖ、最高で８Ｖの間
で変動するものとした。そして、最低レベルの電源電圧
ＶＣＣが印加される場合の内部電源電圧Ｖｉｎｔのレベ
ルは３Ｖで、最高レベルの電源電圧ＶＣＣが印加される
場合の内部電源電圧Ｖｉｎｔのレベルは５Ｖである。
【００２８】
【表１】
【００２９】上記実施例における各構成において、電源
電圧感知回路２２０に使用される基準電圧ＶＲＥＦのレ
ベルは、要求されるデータ入力バッファの動作特性に応
じて所望のレベルに適宜調節して使用可能であり、ま
た、電源電圧感知回路２２０の感知精度は、待機電流を
減少するためにある程度低くてもよいという点等の各種
変更点については、当該分野で通常の知識を有する者で
あれば、特に説明するまでもなく容易に理解できるであ
ろう。
電圧感知回路２２０に使用される基準電圧ＶＲＥＦのレ
ベルは、要求されるデータ入力バッファの動作特性に応
じて所望のレベルに適宜調節して使用可能であり、ま
た、電源電圧感知回路２２０の感知精度は、待機電流を
減少するためにある程度低くてもよいという点等の各種
変更点については、当該分野で通常の知識を有する者で
あれば、特に説明するまでもなく容易に理解できるであ
ろう。
【００３０】
【発明の効果】以上述べてきたように本発明は、データ
入力バッファにおいて、電源電圧の変動に応じてシュミ
ットトリガステージのＰＭＯＳ、ＮＭＯＳトランジスタ
による電流量（抵抗値）を調節できるようにしたので、
入力トリップレベルを電源電圧（内部電源電圧）に応じ
て最適値に調整でき、データ入力バッファの動作安定
性、信頼性が格段に向上し、確実な動作状態を得られる
ようになる。
入力バッファにおいて、電源電圧の変動に応じてシュミ
ットトリガステージのＰＭＯＳ、ＮＭＯＳトランジスタ
による電流量（抵抗値）を調節できるようにしたので、
入力トリップレベルを電源電圧（内部電源電圧）に応じ
て最適値に調整でき、データ入力バッファの動作安定
性、信頼性が格段に向上し、確実な動作状態を得られる
ようになる。
【図１】本発明によるデータ入力バッファの実施例を示
す回路図。
す回路図。
【図２】図１のデータ入力バッファにおける電源電圧感
知回路の構成例を示す回路図。
知回路の構成例を示す回路図。
【図３】図２の電源電圧感知回路に提供されるエネーブ
ル信号を発生する回路の構成例を示す回路図。
ル信号を発生する回路の構成例を示す回路図。
【図４】従来技術によるデータ入力バッファの回路図。
２１０ 駆動部 ３５、４０ インバータ ２２０ 電源電圧感知回路 ７５、８５、１０５ ＰＭＯＳトランジスタ ９５、１００、１１０、１１５、１２０ ＮＭＯＳトラ
ンジスタ ２２５ 感知部 ５ 抵抗 １０、１５、５０、５５ ＰＭＯＳトランジスタ ６０、６５、７０、３０ ＮＭＯＳトランジスタ １２５、１３０、１３５、１４５ インバータ １４０ ＮＡＮＤゲート ＶＣＣ 電源電圧 Ｖｉｎｔ 内部電源電圧 ＶＳＳ 接地電圧 ＶＩＮ 入力信号 ＶＲＥＦ 基準電圧 ＣＬＫ 感知クロック φＥＮ エネーブル信号 ＣＥＣＬＫ チップエネーブルクロック
ンジスタ ２２５ 感知部 ５ 抵抗 １０、１５、５０、５５ ＰＭＯＳトランジスタ ６０、６５、７０、３０ ＮＭＯＳトランジスタ １２５、１３０、１３５、１４５ インバータ １４０ ＮＡＮＤゲート ＶＣＣ 電源電圧 Ｖｉｎｔ 内部電源電圧 ＶＳＳ 接地電圧 ＶＩＮ 入力信号 ＶＲＥＦ 基準電圧 ＣＬＫ 感知クロック φＥＮ エネーブル信号 ＣＥＣＬＫ チップエネーブルクロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｋ
Claims (8)
- 【請求項１】 半導体メモリ装置のデータ入力バッファ
において、 外部から印加される電源電圧のレベルを感知してレベル
感知信号を発生する電源電圧感知回路と、内部電源電圧
端とレベル感知ノードとの間に接続され、レベル感知信
号に対応して電流量を制御可能とされた第１導電性通路
と、レベル感知ノードと接地電圧端との間に接続され、
レベル感知信号に対応して電流量を制御可能とされた第
２導電性通路と、を備えることを特徴とするデータ入力
バッファ。 - 【請求項２】 第１導電性通路は、ゲート端子に入力信
号を受ける少なくとも２つの直列接続されたＰチャネル
ＭＯＳトランジスタと、ゲート端子にレベル感知信号を
受け、チャネルが前記ＰチャネルＭＯＳトランジスタの
いずれかに並列接続されたＰチャネルＭＯＳトランジス
タと、を備えてなり、第２導電性通路は、ゲート端子に
入力信号を受ける少なくとも２つの直列接続されたＮチ
ャネルＭＯＳトランジスタと、ゲート端子にレベル感知
信号を受け、チャネルが前記ＮチャネルＭＯＳトランジ
スタのいずれかに並列接続されたＮチャネルＭＯＳトラ
ンジスタと、を備えてなる請求項１記載のデータ入力バ
ッファ。 - 【請求項３】 レベル感知ノードにおける信号をドライ
ブするための駆動部を更に備える請求項１又は請求項２
記載のデータ入力バッファ。 - 【請求項４】 半導体メモリ装置のデータ入力バッファ
において、 外部から印加される電源電圧のレベルと基準電圧のレベ
ルとを比較して電源電圧のレベルを示すレベル感知信号
を発生する電源電圧感知回路と、内部電源電圧をチャネ
ルの一端に受け、ゲート端子に入力信号を受ける第１ト
ランジスタと、第１トランジスタのチャネルの他端とレ
ベル感知ノードとの間に接続され、ゲート端子に入力信
号を受ける第２トランジスタと、第１トランジスタのチ
ャネルの他端とレベル感知ノードとの間に接続され、ゲ
ート端子にレベル感知信号を受ける第３トランジスタ
と、チャネルの一端がレベル感知ノードに接続され、ゲ
ート端子に入力信号を受ける第４トランジスタと、チャ
ネルの一端がレベル感知ノードに接続され、ゲート端子
にレベル感知信号を受ける第５トランジスタと、第４及
び第５トランジスタの各チャネルの他端と接地電圧端と
の間に接続され、ゲート端子に入力信号を受ける第６ト
ランジスタと、を備えることを特徴とするデータ入力バ
ッファ。 - 【請求項５】 第１、第２、及び第３トランジスタがＰ
チャネルＭＯＳトランジスタ、そして第４、第５、及び
第６トランジスタがＮチャネルＭＯＳトランジスタとさ
れる請求項４記載のデータ入力バッファ。 - 【請求項６】 入力信号を変換してレベル感知ノードか
ら出力信号を発生するシュミットトリガ回路を用いたデ
ータ入力バッファにおいて、 レベル感知ノードより電源側のトランジスタに対し並列
に設けられ、電源電圧の変動に応答してＯＮ・ＯＦＦす
る電流量調節トランジスタと、レベル感知ノードより接
地側のトランジスタに対し並列に設けられ、電源電圧の
変動に応答してＯＮ・ＯＦＦする電流量調節トランジス
タと、を備えたことを特徴とするデータ入力バッファ。 - 【請求項７】 基準電圧に対する電源電圧の高低を検出
してレベル感知信号発生する電源電圧感知回路により電
流調節トランジスタを制御するようにした請求項６記載
のデータ入力バッファ。 - 【請求項８】 電源電圧感知回路はチップエネーブルク
ロックを基に発生されるエネーブル信号により動作する
ようにされている請求項７記載のデータ入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P20596 | 1993-10-06 | ||
| KR1019930020596A KR0126254B1 (ko) | 1993-10-06 | 1993-10-06 | 반도체 메모리 장치의 데이터 입력 버퍼 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162281A true JPH07162281A (ja) | 1995-06-23 |
Family
ID=19365299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243203A Pending JPH07162281A (ja) | 1993-10-06 | 1994-10-06 | データ入力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH07162281A (ja) |
| KR (1) | KR0126254B1 (ja) |
| DE (1) | DE4435649B4 (ja) |
| TW (1) | TW357351B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9929724B2 (en) | 2015-02-13 | 2018-03-27 | Samsung Electronics Co., Ltd. | Schmitt trigger circuit and non-volatile memory device including the same |
| CN109036322A (zh) * | 2018-09-26 | 2018-12-18 | 北京集创北方科技股份有限公司 | 输入缓冲器、控制方法、驱动装置以及显示装置 |
| CN109036323A (zh) * | 2018-09-26 | 2018-12-18 | 北京集创北方科技股份有限公司 | 输出级电路、控制方法、驱动装置以及显示装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670683B1 (ko) * | 2005-03-31 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| TWI762317B (zh) | 2021-05-17 | 2022-04-21 | 力晶積成電子製造股份有限公司 | 感測電路以及測試裝置 |
| CN116192118B (zh) * | 2022-11-21 | 2025-08-08 | 中车青岛四方车辆研究所有限公司 | 隔离数字量输出电路及控制方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472647A (en) * | 1982-08-20 | 1984-09-18 | Motorola, Inc. | Circuit for interfacing with both TTL and CMOS voltage levels |
| US4783607A (en) * | 1986-11-05 | 1988-11-08 | Xilinx, Inc. | TTL/CMOS compatible input buffer with Schmitt trigger |
-
1993
- 1993-10-06 KR KR1019930020596A patent/KR0126254B1/ko not_active Expired - Fee Related
-
1994
- 1994-10-05 DE DE4435649A patent/DE4435649B4/de not_active Expired - Fee Related
- 1994-10-06 JP JP6243203A patent/JPH07162281A/ja active Pending
- 1994-11-08 TW TW083110315A patent/TW357351B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9929724B2 (en) | 2015-02-13 | 2018-03-27 | Samsung Electronics Co., Ltd. | Schmitt trigger circuit and non-volatile memory device including the same |
| CN109036322A (zh) * | 2018-09-26 | 2018-12-18 | 北京集创北方科技股份有限公司 | 输入缓冲器、控制方法、驱动装置以及显示装置 |
| CN109036323A (zh) * | 2018-09-26 | 2018-12-18 | 北京集创北方科技股份有限公司 | 输出级电路、控制方法、驱动装置以及显示装置 |
| CN109036322B (zh) * | 2018-09-26 | 2023-11-03 | 北京集创北方科技股份有限公司 | 输入缓冲器、控制方法、驱动装置以及显示装置 |
| CN109036323B (zh) * | 2018-09-26 | 2023-11-03 | 北京集创北方科技股份有限公司 | 输出级电路、控制方法、驱动装置以及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012703A (ko) | 1995-05-16 |
| TW357351B (en) | 1999-05-01 |
| DE4435649B4 (de) | 2005-08-25 |
| DE4435649A1 (de) | 1995-04-13 |
| KR0126254B1 (ko) | 1998-04-10 |
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