JPH03296991A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH03296991A JPH03296991A JP2409235A JP40923590A JPH03296991A JP H03296991 A JPH03296991 A JP H03296991A JP 2409235 A JP2409235 A JP 2409235A JP 40923590 A JP40923590 A JP 40923590A JP H03296991 A JPH03296991 A JP H03296991A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- circuit
- source
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000004513 sizing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 26
- 230000004044 response Effects 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 238000010348 incorporation Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000020095 red wine Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、半導体集積回路に関するものであり、更に詳
細にはＣＭＯ５半導体記憶装置中に用いられる型の入力
緩衝回路に関するものである。 ［０００２］
細にはＣＭＯ５半導体記憶装置中に用いられる型の入力
緩衝回路に関するものである。 ［０００２］
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、
−置市には、テキサスインスッルメンツ社に譲渡された
、ホワイト（Ｗｈ ｉ ｔ ｅ） マツクアダムス（
ＭｃＡｄａｍｓ）、レドワイン（Ｒｅｄｗｉｎｅ）によ
る１６にビットＤＲＡＭに関する米国特許第４，０８１
，７０１号、およびテキサスインスッルメン社に譲渡さ
れた、マツクアレキサンダ（ＭｃＡｌｅｘａｎｄｅｒ）
ホワイト（ｗｈｉｔｅ） ラオ（Ｒａｏ）による
６４にビットＤＲＡＭに関する米国特許第４゜２３９．
９９３号に示されたようにして作製される。 ［０００３］ ＤＲＡＭの周辺回路の設計に、相補的金属−酸化物一半
導体（ＣＭＯ３）技術が採用された。例えば、ポチート
（Ｐｔｅｅｔ）に与えられ、テキサスインスツルメン社
に譲渡された米国特許第４，５５５，７７７号は、ＣＭ
Ｏ５によるセンス増幅器を含むＤＲＡＭを開示している
。ＣＭＯ３の持つ特徴のなかでも、ＣＭＯ８技術は、Ｄ
ＲＡＭ装置によって消費される電力を節減することの助
けになる［０００４］ 記憶システムの全体設計において考慮すべき重要な点は
、ＤＲＡＭが非稼働状態の時に消費するスタンバイ電流
である。なぜなら、このパラメータが記憶システムで消
費される電力をほとんど決定してしまうからである。Ｄ
ＲＡＭによって引き出されるスタンバイ電流の大部分は
、行番地ストローブ（ＲＡＳ）入力へつながれたそれの
第１のインバータから供給される。このインバータは、
サイクルを開始されるＲＡＳ信号に応答するためにいつ
でも、またシステムが記憶されているデータを動的にリ
フレッシュさせようとする時に、稼働化されること（す
なわちパワーアップされること）を要求する。しかし、
電源が、典型的な５ｖのトランジスタ・トランジスタロ
ジック（ＴＴＬ）入力信号レベルで（その場合典型的に
は″低レベルパ信号が０．８ｖで、゛′高レしル′°信
号が２．４ｖで）あればこのＴＴＬ”高レベル″入力は
それの第１のＣＭＯＳインバータの最初のｎチャネルト
ランジスタを完全にはオフにできないために、ＣＭＯ３
入力緩衝回路はスタンバイ状態において電力を消費する
。このことは、入力緩衝回路のＣＭＯＳインバータのｎ
チャネルトランジスタとｎチャネルトランジスタのソー
ス／ドレイン経路を通って存在する直流電流経路を通し
て、スタンバイ状態においてＤＲＡＭが電力を消費する
ことを許容する。 ［０００５］ システム設計において考慮すべき別の重要な点は、安定
な入力電圧レベルが保証される前の初期のパワーアップ
時に、ＤＲＡＭによって消費される電流である。この問
題は、ＲＡＳ入力が、指定された論理°°低レしルパと
、指定された論理°°高レしル″の間の中間レベルにあ
る時に発生する。これらのレベル間において入力緩衝回
路は、入力緩衝回路の第１のインバータのトリップ点の
上と下との間を変動するＲＡＳ入力に従って振動する。 このインバータのトリップ点は、それのｎチャネルトラ
ンジスタとそれのｎチャネルトランジスタがスイッチン
グを起こす、指定された論理″低レベル°′と、指定さ
れた論理″高レベル′°との間の中間の電圧レベルであ
る。ＲＡＳが、この電圧レベルの上と下で変動すると、
インバータは、これに従ってそれのトランジスタが繰り
返しスイッチオン・オフにすることで、変動する。この
ことはＤＲＡＭを発振状態への追いやり、そのため外部
電源に対して大きな電流ドレインを与えることになり得
る。この電流ドレインを、記憶システム中にある通常膨
大な数の記憶チップ数倍すると、この発振はシステム電
源に対して負担となり、電源が定刻に必要とされる電圧
レベルへ到達するのを防げる。 ［０００６］ 本発明の目的は、ＤＲＡＭによって引き出されるスタン
バイ電流を減少させる入力緩衝回路を得ることである。 本発明の別の目的は、ＤＲＡＭ発振を減少させる入力緩
衝回路を得ることである。 本発明のそれ以外の目的および特長は、以下の説明から
当業者には明かとなるであろう。 ［０００７］
−置市には、テキサスインスッルメンツ社に譲渡された
、ホワイト（Ｗｈ ｉ ｔ ｅ） マツクアダムス（
ＭｃＡｄａｍｓ）、レドワイン（Ｒｅｄｗｉｎｅ）によ
る１６にビットＤＲＡＭに関する米国特許第４，０８１
，７０１号、およびテキサスインスッルメン社に譲渡さ
れた、マツクアレキサンダ（ＭｃＡｌｅｘａｎｄｅｒ）
ホワイト（ｗｈｉｔｅ） ラオ（Ｒａｏ）による
６４にビットＤＲＡＭに関する米国特許第４゜２３９．
９９３号に示されたようにして作製される。 ［０００３］ ＤＲＡＭの周辺回路の設計に、相補的金属−酸化物一半
導体（ＣＭＯ３）技術が採用された。例えば、ポチート
（Ｐｔｅｅｔ）に与えられ、テキサスインスツルメン社
に譲渡された米国特許第４，５５５，７７７号は、ＣＭ
Ｏ５によるセンス増幅器を含むＤＲＡＭを開示している
。ＣＭＯ３の持つ特徴のなかでも、ＣＭＯ８技術は、Ｄ
ＲＡＭ装置によって消費される電力を節減することの助
けになる［０００４］ 記憶システムの全体設計において考慮すべき重要な点は
、ＤＲＡＭが非稼働状態の時に消費するスタンバイ電流
である。なぜなら、このパラメータが記憶システムで消
費される電力をほとんど決定してしまうからである。Ｄ
ＲＡＭによって引き出されるスタンバイ電流の大部分は
、行番地ストローブ（ＲＡＳ）入力へつながれたそれの
第１のインバータから供給される。このインバータは、
サイクルを開始されるＲＡＳ信号に応答するためにいつ
でも、またシステムが記憶されているデータを動的にリ
フレッシュさせようとする時に、稼働化されること（す
なわちパワーアップされること）を要求する。しかし、
電源が、典型的な５ｖのトランジスタ・トランジスタロ
ジック（ＴＴＬ）入力信号レベルで（その場合典型的に
は″低レベルパ信号が０．８ｖで、゛′高レしル′°信
号が２．４ｖで）あればこのＴＴＬ”高レベル″入力は
それの第１のＣＭＯＳインバータの最初のｎチャネルト
ランジスタを完全にはオフにできないために、ＣＭＯ３
入力緩衝回路はスタンバイ状態において電力を消費する
。このことは、入力緩衝回路のＣＭＯＳインバータのｎ
チャネルトランジスタとｎチャネルトランジスタのソー
ス／ドレイン経路を通って存在する直流電流経路を通し
て、スタンバイ状態においてＤＲＡＭが電力を消費する
ことを許容する。 ［０００５］ システム設計において考慮すべき別の重要な点は、安定
な入力電圧レベルが保証される前の初期のパワーアップ
時に、ＤＲＡＭによって消費される電流である。この問
題は、ＲＡＳ入力が、指定された論理°°低レしルパと
、指定された論理°°高レしル″の間の中間レベルにあ
る時に発生する。これらのレベル間において入力緩衝回
路は、入力緩衝回路の第１のインバータのトリップ点の
上と下との間を変動するＲＡＳ入力に従って振動する。 このインバータのトリップ点は、それのｎチャネルトラ
ンジスタとそれのｎチャネルトランジスタがスイッチン
グを起こす、指定された論理″低レベル°′と、指定さ
れた論理″高レベル′°との間の中間の電圧レベルであ
る。ＲＡＳが、この電圧レベルの上と下で変動すると、
インバータは、これに従ってそれのトランジスタが繰り
返しスイッチオン・オフにすることで、変動する。この
ことはＤＲＡＭを発振状態への追いやり、そのため外部
電源に対して大きな電流ドレインを与えることになり得
る。この電流ドレインを、記憶システム中にある通常膨
大な数の記憶チップ数倍すると、この発振はシステム電
源に対して負担となり、電源が定刻に必要とされる電圧
レベルへ到達するのを防げる。 ［０００６］ 本発明の目的は、ＤＲＡＭによって引き出されるスタン
バイ電流を減少させる入力緩衝回路を得ることである。 本発明の別の目的は、ＤＲＡＭ発振を減少させる入力緩
衝回路を得ることである。 本発明のそれ以外の目的および特長は、以下の説明から
当業者には明かとなるであろう。 ［０００７］
ヒステリシスを持った、ＴＴＬレベルのＣＭＯ３入力緩
衝回路として使用するための回路が開示されている。第
１の伝導型の第１のトランジスタが、それのソースを第
１の基準電圧へつながれている。逆の伝導型の第４のト
ランジスタが、それのゲートを、第１のトランジスタの
ドレインと第３の間に直列につながれている。第１、第
２、第３のトランジスタのゲートは、入力信号へつなが
れている。インバータが、第１のトランジスタのドレイ
ンへつながれた入力と、出力を有している。第１の伝導
型の第４のトランジスタが、それのゲートを出力へつな
がれ、それのドレインを第２と第３のトランジスタの間
に直列につながれ、それのソースを第２の基準電圧へつ
ながれている。 トランジスタの寸法を適切なものとすることにより、こ
の回路の低レベルトリップ点および高レベルトリップ点
を調節することができる。この回路はスタンバイ時に低
電力しか消費しない。この回路を用いた論理ゲートの設
計が行われる。 ［０００８］
衝回路として使用するための回路が開示されている。第
１の伝導型の第１のトランジスタが、それのソースを第
１の基準電圧へつながれている。逆の伝導型の第４のト
ランジスタが、それのゲートを、第１のトランジスタの
ドレインと第３の間に直列につながれている。第１、第
２、第３のトランジスタのゲートは、入力信号へつなが
れている。インバータが、第１のトランジスタのドレイ
ンへつながれた入力と、出力を有している。第１の伝導
型の第４のトランジスタが、それのゲートを出力へつな
がれ、それのドレインを第２と第３のトランジスタの間
に直列につながれ、それのソースを第２の基準電圧へつ
ながれている。 トランジスタの寸法を適切なものとすることにより、こ
の回路の低レベルトリップ点および高レベルトリップ点
を調節することができる。この回路はスタンバイ時に低
電力しか消費しない。この回路を用いた論理ゲートの設
計が行われる。 ［０００８］
本発明の新規な特徴と信じられる特性は、特許請求の範
囲に示されている。しかし、本発明それ自体については
、それのそれ以外の特徴や利点と共に以下の詳細な説明
を参照することによって、最も良く理解されるであろう
。 図面中で、特に断らない限り、対応する部品には同じ参
照番号を付した。 第１図を参照すると、本発明に従う、ヒステリシスを持
った低電力ＴＴＬレベルＣＭＯ３入力緩衝回路が示され
ており、それは入力信号Ｖｉｎを受は取り、それに応答
して出力信号Ｖｏｕｔを発生する。 ［０００９］ 第１図で、ＣＭＯＳインバータ６はｎチャネルトランジ
スタ２とｎチャネルトランジスタ３を含んでおり、それ
らのトランジスタはゲートを節５０へ、またドレインを
節２０へつながれている。ｎチャネルプルアップトラン
ジスタ１はそれのドレインを電源Ｖｄｄへ、それのゲー
トを電源Ｖｒｅｆへ、またそれのソースを節１０におい
てｎチャネルトランジスタ２のソースへそれぞれつなが
れている。ｎチャネルトランジスタ２の基板もまた節１
０へつながれている。電源Ｖｄｄは、典型的には例えば
＋５■の正の電圧で、外部の電圧供給源から供給される
。 しかし、Ｖｄｄは後に述べるように変化し得る。電圧源
Ｖｒ ｅ ｆは安定で、定常的な電圧源である。それは
安定で定常的な電圧を供給する任意の方法で作られるも
のでよい。Ｖｒｅｆを作る一つの方法は、例えば、ＤＲ
ＡＭチップの上に搭載されたバンドギャップ発生器手段
によるものでよい。ここに述べる第１図の回路の動作の
ためには、Ｖｒｅｆは正の３．３ｖの値を有するもので
あるが、第１図の回路は以下に述べるように、Ｖｒ ｅ
ｆとして、その他の値を取り得るものであることが望
ましい。 ［００１０］ 第１図の回路で、入力信号Ｖｉｎとｎチャネルダウント
ランジスタ４のゲートも節５０へつながれている。入力
信号Ｖｉｎは、第１図の回路に対しての入力信号として
働くものであり、それは例えば行番地ストローブ（ＲＡ
Ｓ）信号である。ｎチャネルトランジスタ４のソースは
アースへつながれ、それのドレインは節３０においてＣ
ＭＯＳインバータ６のｎチャネルトランジスタ３のソー
スへつながれている。 ［００１１１ 第１図で、それの入力を節２０へつながれたインバータ
７は、節４０へ出力信号Ｖｏｕｔを供給する。節４０に
はｎチャネルトランジスタ５のゲートがつながれている
。ｎチャネルトランジスタ５はそれのソースと基板を節
１０へつながれ、節４０からそれのドレインがつながる
節３０への間に帰還経路を形成している［００１２］ スタンバイの間に第１図の回路がＴＴＬレベルの（典型
的には論理′°低レベル′”が０．８ｖで、論理パ高し
ベルパが２．４ｖであるような）低電力の入力緩衝回路
として適正な動作を保証するために要求されるＶｒ ｅ
ｆの範囲は次の関係から見いだされる。 （１）Ｖｒｅｆ−Ｖｔｈ （１）＞インバータ７のスイ
ッチング点（２）Ｖｒｅｆ−Ｖｔｈ （１）−Ｖｉｎｈ
＜Ｖｔｐ （２）ここに、Ｖｔｈ （１）はｎチャネル
プルアップトランジスタ１のしきい値電圧であり、Ｖｔ
ｐ （２）はＣＭＯＳインバータ６のｐチャネルトラン
ジスタ２のしきい値電圧の絶対値であり、ＶｉｎｈはＶ
ｉｎの最小の°゛高レベル“を意味する。高密度ＤＲＡ
Ｍ等の、最近のＣＭＯ３集積回路では、典型的なＶｔｈ
（１）は約１．Ｏｖで、典型的なＶｔｐ （２）は約
０．８−１．２ｖである。Ｖｒ ｅ ｆは、Ｖｉｎｈが
２．Ｏｖと低い場合について、上の制約１と２を満足し
ながら、約３、Ｏｖから約３．８Ｖまでの範囲で変化す
る。 ［００１３］ 例えば外部電力供給源から供給されたＶｄｄは、しばし
ばかなりの範囲で変化する。例えば、最近のＤＲＡＭの
仕様は、Ｖｄｄに関してプラス・マイナス１０％の裕度
を許容している。更に、ＤＲＡＭの動作によってＶｄｄ
に雑音が生ずる。第１図の回路は、Ｖｄｄが約４．ＯＶ
から６．Ｏｖまで変化するのに対して、都合よく、許容
できるＴＴＬレベル範囲の出力信号Ｖｏｕｔを供給する
ようになっている。Ｖｄｄが変化すると、ソースフォロ
ワ−接続されたｎチャネルプルアップトランジスタ１は
、本質的にＶｒｅｆ−Ｖｔｈ （１）の一定値に留まる
電圧を節１０へ発生させる。Ｖｄｄの幅広い変化に対し
て安定した入力スイッチングレベルは、ｐチャネルトラ
ンジスタ２と５のソースと基板とを安定なレベルを保持
する節１０へつなぐことから得られる。 ［００１４］ ｎチャネルプルダンウトランジスタ４とｐチャネルトラ
ンジスタ５を付加することによって、ヒステリシスを付
加することを通して第１図の発振は都合良く制御される
。ヒステリシスの付加は、第１図の入力回路が、許容で
きるＴＴＬ出力信号を供給しながら、拡張されたＴＴＬ
入力信号範囲に応答することを都合良く許容する。 ［００１５］ 第２図は、第１図の入力におけるヒステリシスの付加の
様子を示す、入力信号Ｖｉｎと出力信号Ｖｏｕｔの図で
ある。実線は、単一トリップ点Ｖｔｒｉｐを有する典型
的なＣＭＯＳインバータを示す。Ｖｔｒｉｐは、Ｖｉｎ
が高レベルから低レベルへ、または低レベルから高レベ
ルへ変化する時に典型的なＣＭＯＳインバータがスイッ
チングを起こすスイッチング点である。典型的なＣＭＯ
Ｓインバータでは、Ｖ−ｄ ｄが変動する時にＶｉｎが
典型的には安定しないことこから発振が発生する。Ｖｉ
ｎがＶｔｒｉｐのわずかに上または下へ変化すると、典
型的なＣＭＯＳインバータはそれに応答して忠実に応答
し、従って発振を起こす。破線すでは、第１図の入力の
高レベルから低レベルへのスイッチ点がＶｔｒｉｐの左
へ移動している。従って、この回路は、Ｖｉｎの高レベ
ルから低レベルへの遷移の間に、ＶｔｒｉｐではなくＶ
ｈｌｔｒｉｐにおいてスイッチする。破線Ｃでは第１図
の入力の低レベルから高レベルへのスイッチ点がＶｔｒ
ｉｐの右へ移動している。従って、この回路は、Ｖｉｎ
の低レベルから高レベルへの遷移の間にＶｔｒｉｐでは
な（Ｖｈｌｔｒｉｐにおいてスイッチする。Ｖｈｌｔｒ
ｉｐとＶｈｌｔｒｉｐの分離によってヒステリシスが発
生する。第１図の回路は、低レベルのスイッチ点と高レ
ベルのスイッチ点の二つのスイッチ点を有している。ヒ
ステリシスが加わったことで、低レベルスイッチ点は０
．８ｖのＴＴＬ”低レベル′°へ近づく。ヒステリシス
が加わったことで、高レベルスイッチ点は２．４ｖのＴ
ＴＬ”高レベル″へ近づく。このように、スイッチング
を引き起こすためにはより大きい変化が必要とされるよ
うにＶｉｎが処理されたことで、発振は減る［００１６
］ 第１図のインバータ６の低レベルトリップ点と高レベル
トリップ点は、トランジスタ２．３．４．５の幅と長さ
の相対的寸法関係によって決定される。幅と長さを適切
に決めることによって、これらのトランジスタは異なる
電圧レベルでスイッチオンおよびスイッチオフできるよ
うになる。インバータ６の低レベルトリップ点はｎチャ
ネルトランジスタ２とｎチャネルトランジスタ３．４の
相対的な寸法によって制御される。インバータ６の高レ
ベルトリップ点はｎチャネルプルダウントランジスタ４
とｎチャネルトランジスタ５の相対的な寸法によって制
御される。インバータ６のｎチャネルトランジスタ２と
ｎチャネルトランジスタ３の相対的な寸法もまた、程度
は低いものの、高レベルトリップ点を制御することに効
果を持つ。 ［００１７］ 第１図に示された入力回路の動作をシミュレートし、詳
細に説明する。第３図を参照すると、第１図の回路の時
間図が、温度を１００’ Ｃ，Ｖｄｄを４．０ｖＶｒｅ
ｆを３．３ｖ、入力信号Ｖｉｎを１．２Ｖから２．１ｖ
に変化するものとし、また第１図の回路要素が次の値を
持つとした時について、示、されている。 ｎチャネルプルアップトランジスタ１ −一一幅
＝３０・ ミクロンーーー長さ＝０．８ミクロン ｎチャネルトランジスタ２ −一一幅
＝ ５ ミクロンーーー長さ＝０．８ミクロン ｎチャネルトランジスタ１ −一一幅
＝ ５ ミクロンーーー長さ＝１．２ミクロン ｎチャネルプルダウントランジスタ４ −一一幅
＝ ５ ミクロンーーー長さ＝１．２ミクロン ｎチャネルトランジスタ５ −一一幅
＝１２ ミクロンーーー長さ＝１．２ミクロン インバータ（ｐチャネルトランジスタ）−一一幅 ＝１
０ ミクロンーーー長さ＝０．８ミクロン （ｎチャネルトランジスタ）−一一幅 ＝３０ ミ
クロンーーー長さ＝０．８ミクロン 上に示した幅と長さの比では、ｎチャネルトランジスタ
３と４がｐチャネルトランジスタ２．５よりも小さくな
る。インバータ６の低レベルトリップ点は約１２ｖで、
インバータ６の高レベルトリップ点は約２．Ｏｖである
。入力信号Ｖｉｎと出力信号Ｖｏｕｔ、Ｖｎ２０ （節
２０の電圧）が第３図に示されている。 時刻１０の前に、入力信号Ｖｉｎは”°高レベル゛°の
２．１ｖである。ｐチャネルトランジスタ２はオフで、
ｎチャネルトランジスタ３はオンである。ｎチャネルプ
ルダウントランジスタ４もまたオンである。Ｖｎ２０は
、ｎチャネルトランジスタ３とｎチャネルプルダウント
ランジスタ４のソース／ドレイン経路を通して″低レベ
ル″へ引き下げられる。Ｖｎ２０はインバータ７によっ
て補足（コンブリメント）され、節４０へ４．Ｏｖのパ
高しベル′°出力信号Ｖｏｕｔを供給する。ｎチャネル
プルアップトランジスタ１は常にオンであり、節１０の
電圧を高レベルＶｒｅｆ−Ｖｔｈ （１）に引き上げる
。ｎチャネルトランジスタ５は″高レベル゛の出力信号
Ｖｏｕｔをそれのゲートへ供給され、従ってオフとなる
。 ［００１８］ 第３図で、時刻１０においで′高レベル″から′°低低
レベルへの遷移が起こる。入力信号Ｖｉｎは１．２ｖの
低レベルへ落ちる。ｎチャネルトランジスタ４のインピ
ーダンスは上昇し、ｐチャネルトランジスタ２による節
２０の制御を許容する。インバータ６のｐチャネルトラ
ンジスタ２はターンオンし、それのゲートの電圧レベル
の絶対値はｐチャネルトランジスタ２のしきい値電圧よ
りも大きくなる。節２０における電圧は、節１０におけ
る電圧へ向かって急速に立ち上がる。節２０の電圧の上
昇につれてインバータ７がこれを補足（コンブリメント
）シ出力信号Ｖｏｕｔが″低レベルパとなる。ｐチャネ
ルトランジスタ５が節４０から節３０への帰還路を形成
する。出力信号Ｖｏｕｔがパ低レベル″になると、−旦
ｐチャネルトランジスタ５のゲートとソース間の電圧が
それのしきい値電圧以上になると、ｐチャネルトランジ
スタ５はターンオンし、節３０が節１０の電圧に向かっ
て上昇するのを許容する。節３０が立ち上がると、入力
信号ＶｉｎがＶｎ２０以下になったところでトランジス
タ３はターンオフする。（ｎチャネルトランジスタ３が
ターンオンするためには、それのゲートとソース間の電
圧がしきい値電圧でなければならない。） ［００１９］ 第３図で、時刻ｔ１において、′°低レしル°′からパ
高レベル′°への遷移が起こる。入力信号Ｖｉｎが２．
１ｖの″高レベル″へ上昇する。ｐチャネルトランジス
タ２がターンオフし、ｎチャネルプルダウントランジス
タ４がターンオンして、節３０の電圧を引き下げる。−
旦節３０の電圧が入力信号Ｖｉｎよりもしきい値電圧だ
け小さくなると、ｎチャネルトランジスタ３が節２０の
電圧を引き下げ始める。節２０の電圧はインバータ７に
よって補足（コンブリメント）される。 出力信号Ｖｏｕｔが上昇すると、トランジスタ５はター
ンオフし、ｎチャネルプルダウントランジスタ４は節３
０と２０の電圧をより引き下げ易くなる。 ［００２０３ 第４図は第１図の入力回路の時間図であって、それが消
費する低電力の様子を示している。このシミュレーショ
ンでＶｄｄは６．Ｏｖに増大させられている。 その他のパラメータはすべて上に第３図の例における値
と同じである。電圧は実線の縦軸で示されている。アン
ペア値は破線の縦軸で示されている。第４図を第３図と
比較すると、上に述べたようにＶｄｄは本質的に増大し
てもＶｎ２０は第３図と同じレベルに増大する。Ｖｏｕ
ｔは６．Ｏｖのパ高しベル°′信号へと上昇する。Ｖｏ
ｕｔが″高レベルパの時、Ｉｄｄは本質的にＯｍＡであ
る。Ｖｏｕｔがパ低レベル′°の時、Ｉｄｄは約−０，
６ｍＡである。この回路がスタンバイ時に引き出す電力
は非常に小さい。 ［００２１］ 第５図は第１図の入力回路に関する時間図であって、入
力信号を変化させた場合の過渡解析を示している。この
シミュレーションにおいて、入力信号Ｖｉ ｎは１０に
おけるＯＶからｔ２における４Ｖへとゆっくりとランプ
関数的に増大する。Ｖｉｎが約２．１ｖの値を持つｔｌ
において、この回路は入力信号が′°高レしル°′であ
ると認識する。インバータ６の″高レベルパトリップ点
に到達し、ｎチャネルトランジスタ３と４がオンとなり
、Ｖｎ２０がＯｖへ落ちる。出力信号Ｖｏｕｔは、４．
Ｏｖのｖｄｄに対して４．ＯＶへ、また６、ＯＶのＶｄ
ｄＧ：対して６．Ｏｖへ上昇する。ｔ２において、入力
信号Ｖｉｎは減少し始める。出力信号Ｖｏｕｔは、入力
信号Ｖｉｎが約１．２ｖというインバータ６の°′低レ
しル′°トリップ点に達するまで′”高レベル″に留ま
る。ｐチャネルトランジスタ２がターンオンし、ｎチャ
ネルトランジスタ３と４がターンオフし、Ｖｎ２０が上
昇する。出力信号ＶｏｕｔはＯｖへ低下する。 ［００２２］ 第６図は第１図の入力回路に関する時間図であって、温
度をＯ′Ｃとした場合について、入力信号を変化させた
時の過渡解析を示している。第６図を第５図と比較する
ことによって、このシミュレーションにおけるヒステリ
シスは、回路が低温で動作する程増大することが分かる
。インバータ６の″高しベル″スイッチ点は２．Ｏｖよ
りもむしろ約１．８ｖとなっている。 ［００２３］ 第７図は本発明の別の実施例の電気回路図であって、こ
こにおいて第４図は修正されて、Ｖｒｅｆの代わりにＶ
ｄｄがｎチャネルプルアップトランジスタ１のゲート電
圧を供給している。この実施例は安定した基準電圧が得
られない場合に有利である。この回路は、節１０におけ
る電圧が安定でなく、Ｖｄｄの変動と共に変化すること
を除いて、上に述べたように動作する。 ［００２４］ 第８図は本発明の別の実施例を示した電気回路図であっ
て、ここでは第７図が修正されて、ｎチャネルプルアッ
プトランジスタ８が付加されている。ｎチャネルプルア
ップトランジスタ８はそれのゲートを節４０へつながれ
、それのソース／ドレイン経路を節２０とＶｄｄとの間
につながれている。この実施例で、ｎチャネルプルアッ
プトランジスタ８は狭い幅で細長いチャネルの（小型の
）トランジスタであって、それがオンした時にそれのイ
ンピーダンスは大きいものとなっている。（ｐチャネル
プルアップトランジスタ８は、入力信号Ｖｉｎが°”低
レベル′°へ落ちるのに応答して出力信号Ｖｏｕｔが°
゛低レしル°′へ低下する時にオンとなる。）ｐチャネ
ルプルアップトランジスタ８は節４０から節２０への帰
還路を供給し、それは節２０の電圧をＶｄｄへ近づける
ことによってインバータ７の図示されていないｐチャネ
ルトランジスタをターンオフさせる手助けをする。この
ことは、入力信号Ｖｉｎが′°低レしル″にある時刻１
０とｔｌとの間に、第４図のＩｄｄを零へ近づける手助
けをする。 ［００２５］ 第９図は本発明の別の実施例を示す電気回路図であって
、ここでは第１図は修正されてｐチャネルプルアップト
ランジスタ８と第２の基準電圧Ｖｒ ｅ ｆ ２が付加
されている。この実施例で、ｐチャネルトランジスタ５
のソースと基板と、ｐチャネルトランジスタ２の基板は
節１０へつながれず、むしろそれらはＶｒ ｅ ｆ２へ
つながれている。Ｖｒ ｅ ｆ ２は安定な基準電圧源
である。それは例えば、ＤＲＡＭチップ上に搭載された
バンドギャップ発生器によって発せられる。この例で、
Ｖｒ ｅ ｆ ２は４．Ｏｖの値を有している。Ｖｒｅ
ｆｌは既に述べたように３３ｖの値を有している。ｐチ
ャネルプルアップトランジスタ８はそれのゲートを節４
０へつながれ、それのソース／ドレイン経路をＶｒ ｅ
ｆ ２と節２０との間につながれている。ｐチャネル
トランジスタ８の基板もまたＶｒ ｅ ｆ ２へつなが
れている。この実施例もＶｒ ｅ ｆ ２がＶｒｅｆｌ
よりも低い場合に動作する。 ［００２６］ 第９図に示された実施例は安定した基準電圧源が利用で
きる場合に有利である。第４図に示したように、時刻１
０とｔｌとの間の、入力信号Ｖｉｎが低レベルの時に、
第１図の回路は少量のＩｄｄを引き出す。このことは、
節２０の電圧がインバータ７の図示されていないｐチャ
ネルトランジスタを完全にターンオフするために十分大
きくないために発生する。Ｖｒ ｅ ｆ ２は入力信号
Ｖｉｎが低レベルである期間にインバータ７の図示され
ていないｐチャネルトランジスタをターンオフさせるの
に十分な電圧を供給する。これにより、Ｉｄｄは零に近
づき、この回路が引き出す電力を更に減少させる。 ［００２７］ 本発明は、論理ゲートの設計にも利用できる。第１０図
は、２クロック人力ＮＯＲゲートの電気回路図である。 第１図に示された実施例は次のように修正されている。 ｎチャネルトランジスタ５のソースは節１０から切り離
されて、Ｖｄｄへつながれている。ｐチャネルプルアッ
プトランジスタ８が付加され、それはゲートを節４０へ
つながれ、それのソース／ドレイン経路をＶｄｄと節２
０との間につながれている。直列につながれたｎチャネ
ルトランジスタ９ｄと９０が付加され、それのゲートは
ｎチャネルトランジスタ１のドレインとＶｄｄとの間に
つながれている。ｎチャネルトランジスタ９ｂと９ｄが
節２０とアースとの間に並列につながれている。入力信
号ＣＭＯ３Ｉがｐチャネルトランジスタ９Ｃとｎチャネ
ルトランジスタ９ｄのゲートへつながれている。入力信
号ＣＭＯ３２がｎチャネルトランジスタ９ｄとｎチャネ
ルトランジスタ９ｂのゲートへつながれている。この回
路は、入力信号Ｖｉｎによってクロックを与えられるＮ
ＯＲ論理ゲートとして動作する。二つの入力信号ＣＭＯ
５ＩとＣＭＯ５２とが低レベルの時に、入力信号Ｖｉｎ
に応答して出力信号Ｖｏｕｔが得られる。 ［００２８］ 第１１図はこれも２クロック人力ＮＯＲゲートの電気回
路図である。第１０図が次のように修正されている。ｎ
チャネルプルアップトランジスタ１はここではそれのド
レインをＶｄｄへつながれ、直列につながれたｎチャネ
ルトランジスタ９ｄと９０はそれのゲートをｎチャネル
プルアップトランジスタ１のソースとｎチャネルトラン
ジスタ２およびｎチャネルトランジスタ３の直列接続さ
れたソース／ドレイン経路との間につながれている。こ
の回路もまた入力信号Ｖｉｎによってクロックを与えら
れるＮＯＲ論理ゲートとして動作する。 ［００２９］ 第１２図は２クロック人力ＮＡＮＤゲートの電気回路図
である。第１図に示された実施例は次のように修正され
ている。ｎチャネルトランジスタ５のソースは節１０か
ら切り離されてＶｄｄへつながれている。ｐチャネルプ
ルアップトランジスタ８が付加され、それのゲートは節
４０へつながれ、それのソース／ドレイン経路はＶｄｄ
と節２０との間につながれている。ｐチャネルトランジ
スタ９ａはそれのゲートにおいて入力信号ＣＭＯ３２を
受は取る。ｐチャネルトランジスタ９Ｃはそれのゲート
において入力信号ＣＭＯ３Ｉを受は取る。ｐチャネルト
ランジスタ９ａと９ＣとはＶｄｄと節２０との間に並列
につながれている。ｎチャネルトランジスタ９ｄはそれ
のゲートにおいて入力信号ＣＭＯ３Ｉを受は取る。 ｎチャネルトランジスタ９ｂはそれのゲートにおいて入
力信号ＣＭＯ３２を受は取る。ｎチャネルトランジスタ
９ｄと９ｂとはｎチャネルトランジスタ４のソースとア
ースとの間に直列につながれている。この回路はＮＡＮ
Ｄゲートとして動作する。入力信号ＣＭＯ３ＩとＣＭＯ
５２とが高レベルの時、入力信号Ｖｉｎに応答した出力
が得られる。 ［００３０］ 第１３図は２クロック人力ＮＡＮＤゲートの電気回路図
である。第１図に示された実施例は次のように修正され
ている。ｎチャネルトランジスタ５のソースは切り離さ
れ、Ｖｄｄへつながれている。ｐチャネルプルアップト
ランジスタ８が付加されて、それのゲートは節４０へつ
ながれ、それのソース／ドレイン経路はＶｄｄと節２０
との間につながれている。ｐチャネルトランジスタ９ａ
はそれのゲートへ入力信号ＣＭＯ３２を受は取る。ｐチ
ャネルトランジスタ９Ｃはそれのゲートへ入力信号ＣＭ
Ｏ３Ｉを受は取る。ｐチャネルトランジスタ９ａと９ｃ
とはＶｄｄと節２０との間に並列につながれている。ｎ
チャネルトランジスタ９ｄはそれのゲートへ入力信号Ｃ
ＭＯ３Ｉを受は取る。ｎチャネルトランジスタ９ｂはそ
れのゲートへ入力信号ＣＭＯ３２を受は取る。ｎチャネ
ルトランジスタ９ｂと９ｄとは、ｎチャネルトランジス
タ２とｎチャネルトランジスタ３との直列接続路に直列
につながれている。この回路はＮＡＮＤゲートとして動
作する。入力信号ＣＭＯ３ＩとＣＭＯ３２とが高レベル
の時、入力信号Ｖｉｎに応答して出力信号Ｖｏｕｔが得
られる。 ［００３１３ 本発明は、図示された実施例に関して説明されたが、こ
の説明は本発明を制限するものではない。本明細書を参
照すれば、本発明の各種の修正や別の実施例が当業者に
は思いつかれるであろう。従って、特許請求の範囲は、
それらの修正や実施例をすべて本発明の範囲に含むもの
として解釈されるべきである。 ［００３２］ 以上の説明に関して更に以下の項を開示する。 （１）入力回路であって、 第１の伝導型の第１のトランジスタであって、それのソ
ースを第１の基準電圧へつながれ、それのゲートを入力
信号へつながれ、ドレインを有する、第１のトランジス
タ、 逆の伝導型の第４のトランジスタであって、それのゲー
トを出力へつながれ、それのドレインと第３の間に直列
接続路へつながれ、それのソースを入力信号へつながれ
た、第２と第３のトランジスタ、インバータであって、
それの入力を出力へつながれ、それのドレインへつなが
れ、出力を有する、インバータ、 前記第１の伝導型の第４のトランジスタであって、それ
のゲートを出力へつながれ、それのドレインを前記第２
と第３のトランジスタ間の直列接続路へつながれ、それ
のソースを第２の基準電圧へつながれた、第４のトラン
ジスタ、を含も、入力回路。 ［００３３］ （２）第１項の回路であって、前記第１の基準電圧と第
２の基準電圧とが同一のものであるような、入力回路。 （３）第１項の回路であって、前記第２の基準電圧が前
記第１の基準電圧よりも高電圧であるような、入力回路
。 （４）第１項の回路であって、前記第２の基準電圧が前
記第１の基準電圧よりも低電圧であるような、入力回路
。 ［００３４］ （５）第１項の回路であって、更に、 逆の伝導型の第１のプルアップトランジスタであって、
それのドレインを電圧源へつながれ、それのゲートを電
圧基準発生器回路へつながれ、それのソースを第１のト
ランジスタのソースへつながれた、第１のプルアップト
ランジスタ、を含も、入力回路。 ［００３５］ （６）第５項の回路であって、更に、 第１の伝導型の第２のプルアップトランジスタであって
、それのソースを電圧源へつながれ、それのドレインを
前記インバータの入力へつながれ、それのゲートを出力
へつながれた、第２のプルアップトランジスタを含む、
入力回路。 ［００３６］ （７）第６項の回路であって、更に、 論理回路であって、論理入力を有し、インバータの入力
へつながれ、インバータもまた論理回路の論理入力の状
態に応答するようになった、論理回路、を含も、入力回
路。 ［００３７］ （８）第７項の回路であって、前記論理回路が、第１の
伝導型の第１の論理トランジスタであって、それのゲー
トを論理入力へつながれ、それのソース／ドレイン経路
を電圧源とインバータの入力との間に直列につながれた
、第１の論理トランジスタ、第２の伝導型の第２の論理
トランジスタであって、それのゲートを論理入力へつな
がれ、それのソース／ドレイン経路を第１のトランジス
タのドレインと第３の間に直列につながれた、第２の論
理トランジスタ、を含んでいるような、入力回路。 ［００３８］ （９）第７項の回路であって、前記論理回路が、第１の
伝導型の第１の論理トランジスタであって、それのゲー
トを論理入力へつながれ、それのソース／ドレイン経路
を電圧源と第１のプルアップトランジスタのドレインと
の間に直列につながれた、第１の論理トランジスタ、第
２の伝導型の第２の論理トランジスタであって、それの
ゲートを論理入力へつながれ、それのソース／ドレイン
経路をインバータの入力と第３の間に直列につながれた
、第２の論理トランジスタ、を含んでいるような、入力
回路。 ［００３９］ （１０）第７項の回路であって、前記論理回路が、第１
の伝導型の第１の論理トランジスタであって、それのゲ
ートを論理入力へつながれ、それのソース／ドレイン経
路を第１のプルアップトランジスタのソースと第１のト
ランジスタのソースとの間につながれた、第１の論理ト
ランジスタ第２の伝導型の第２の論理トランジスタであ
って、それのゲートを論理入力へつながれ、それのソー
ス／ドレイン経路をインバータの入力と第３の間に直列
につながれた、第２の論理トランジスタ、を含んでいる
ような、入力回路。 ［００４０］ （１１）入力回路であって、 プルアップトランジスタであって、それのソース／ドレ
イン経路を第１の基準電圧と中間出力節との間に直列に
つながれ、それのゲートを入力信号へつながれそれのソ
ース／ドレイン経路が前記入力信号が第１の論理状態に
あることに応答して導通するようになった、プルアップ
トランジスタ、第１と第２のプルタウントランジスタで
あって、それのゲートを中間出力節と第３の間に直列接
続路へつながれ、それのソースを入力信号へつながれ、
それのゲートが前記入力信号が第２の論理状態にあるこ
とに応答して導通するようになった、第１と第２のプル
ダウントランジスタ、タ、 インバータであって、それの入力を中間出力節へつなが
れ、出力信号を発生するようになった、インバータ、 帰還トランジスタであって、それのゲートを出力信号へ
つながれ、それのソース／ドレイン経路を第２の基準電
圧と、前記第１と第２のプルダウントランジスタの直列
接続経路とめ間に直列につながれ、それのソース／ドレ
イン経路が前記出力信号の論理状態に応答して導通する
ようになった、帰還トランジスタ、を含む、入力回路。 ［００４１］ （１２）第１１項の回路であって、前記第１の基準電圧
と前記第２の基準電圧とが同一のものであるような、入
力回路。 （１３）第１１項の回路であって、前記第２の基準電圧
が前記第１の基準電圧よりも高電圧であるような、入力
回路。 （１４）第１１項の回路であって、前記第２の基準電圧
が前記第１の基準電圧よりも低電圧であるような、入力
回路。 ［００４２］ （１５）第１１項の回路であって、前記プルアップトラ
ンジスタと前記第１と第２のプルダウントランジスタの
相対的寸法関係によって、入力信号が第２の論理状態か
ら第１の論理状態へ変化する間に第１の電圧を横切るの
に応答して、出力信号が第２の論理状態から第１の論理
状態への移行を開始するようになった、入力回路。 ［００４３］ （１６）第１１項の回路であって、前記第２のプルダウ
ントランジスタと前記帰還トランジスタの相対的寸法関
係によって、入力信号が第１の論理状態から第２の論理
状態へ変化する間に第２の電圧を横切ることに応答して
、出力信号が第１の論理状態から第２の論理状態への移
行を開始するようになった、入力回路。 ［００４４］ （１７）第１５項の回路であって、前記第２のプルダウ
ントランジスタと前記帰還トランジスタの相対的寸法関
係によって、入力信号が第１の論理状態から第２の論理
状態へ変化する間に第２の電圧を横切ることに応答して
、出力信号が第１の論理状態から第２の論理状態への移
行を開始するようになった、入力回路。 ［００４５］ （１８）第１１項の回路であって、更に、第２のプルア
ップトランジスタであって、それのソース／ドレイン経
路を電圧源とプルアップトランジスタのソース／ドレイ
ン経路との間に直列につながれ、それのゲートを電圧基
準発生器回路へつながれ、それのソース／ドレイン経路
が常に導通しているような、第２のプルアップトランジ
スタ、を含む、入力回路。 ［００４６］ （１９）第１８項の回路であって、更に、第３のプルア
ップトランジスタであって、それのソース／ドレイン経
路を電圧源とインバータの入力との間につながれ、それ
のゲートを出力へつながれた、第３のプルアップトラン
ジスタ、 を含む、入力回路。 ［００４７］ （２０）ＣＭＯ３入力緩衝回路であって、プルアップト
ランジスタであって、それのソース／ドレイン経路を電
圧源と第１の基準電圧との間につながれ、それのゲート
を基準電圧発生器回路へつながれた、プルアップトラン
ジスタ、 ＣＭＯＳインバータであって、それのｎチャネルトラン
ジスタとそれのｎチャネルトランジスタのソース／ドレ
イン経路が第１の基準電圧と節との間につながれ、それ
のｎチャネルトランジスタとそれのｎチャネルトランジ
スタのゲートが入力信号へつながれた、ＣＭＯＳインバ
ータ、プルダウントランジスタであって、それのソース
／ドレイン経路が第３節との間につながれた、プルダウ
ントランジスタ、インバータであって、それの入力をＣ
ＭＯＳインバータのソース／ドレイン経路へつながれ、
出力を有する、インバータ、帰還トランジスタであって
、それのゲートを出力へつながれ、それのソース／ドレ
イン経路を第２の基準電圧と節との間に直列につながれ
た、帰還トランジスタ、 を含む、ＣＭＯ３入力緩衝回路。 ［００４８］ （２１）第２０項のＣＭＯ５入力緩衝回路であって、前
記第１の基準電圧と前記第２の基準電圧とが同一のもの
であるような、ＣＭＯ３入力緩衝回路。 （２２）第２０項のＣＭＯ５入力緩衝回路であって、前
記第２の基準電圧が前記第１の基準電圧よりも高電圧で
あるような、ＣＭＯ３入力緩衝回路。 （２３）第２０項のＣＭＯ３入力緩衝回路であって、前
記第２の基準電圧が前記第１の基準電圧よりも低電圧で
あるような、ＣＭＯ３入力緩衝回路。 ［００４９］ （２４）第２０項のＣＭＯ３入力緩衝回路であって、更
に、第２のプルアップトランジスタであって、それのソ
ース／ドレイン経路を電圧源とインバータの入力との間
に直列につながれ、それのゲートを出力へつながれた、
第２のプルアップトランジスタ、 を含む、ＣＭＯ５入力緩衝回路。 ［００５０］
囲に示されている。しかし、本発明それ自体については
、それのそれ以外の特徴や利点と共に以下の詳細な説明
を参照することによって、最も良く理解されるであろう
。 図面中で、特に断らない限り、対応する部品には同じ参
照番号を付した。 第１図を参照すると、本発明に従う、ヒステリシスを持
った低電力ＴＴＬレベルＣＭＯ３入力緩衝回路が示され
ており、それは入力信号Ｖｉｎを受は取り、それに応答
して出力信号Ｖｏｕｔを発生する。 ［０００９］ 第１図で、ＣＭＯＳインバータ６はｎチャネルトランジ
スタ２とｎチャネルトランジスタ３を含んでおり、それ
らのトランジスタはゲートを節５０へ、またドレインを
節２０へつながれている。ｎチャネルプルアップトラン
ジスタ１はそれのドレインを電源Ｖｄｄへ、それのゲー
トを電源Ｖｒｅｆへ、またそれのソースを節１０におい
てｎチャネルトランジスタ２のソースへそれぞれつなが
れている。ｎチャネルトランジスタ２の基板もまた節１
０へつながれている。電源Ｖｄｄは、典型的には例えば
＋５■の正の電圧で、外部の電圧供給源から供給される
。 しかし、Ｖｄｄは後に述べるように変化し得る。電圧源
Ｖｒ ｅ ｆは安定で、定常的な電圧源である。それは
安定で定常的な電圧を供給する任意の方法で作られるも
のでよい。Ｖｒｅｆを作る一つの方法は、例えば、ＤＲ
ＡＭチップの上に搭載されたバンドギャップ発生器手段
によるものでよい。ここに述べる第１図の回路の動作の
ためには、Ｖｒｅｆは正の３．３ｖの値を有するもので
あるが、第１図の回路は以下に述べるように、Ｖｒ ｅ
ｆとして、その他の値を取り得るものであることが望
ましい。 ［００１０］ 第１図の回路で、入力信号Ｖｉｎとｎチャネルダウント
ランジスタ４のゲートも節５０へつながれている。入力
信号Ｖｉｎは、第１図の回路に対しての入力信号として
働くものであり、それは例えば行番地ストローブ（ＲＡ
Ｓ）信号である。ｎチャネルトランジスタ４のソースは
アースへつながれ、それのドレインは節３０においてＣ
ＭＯＳインバータ６のｎチャネルトランジスタ３のソー
スへつながれている。 ［００１１１ 第１図で、それの入力を節２０へつながれたインバータ
７は、節４０へ出力信号Ｖｏｕｔを供給する。節４０に
はｎチャネルトランジスタ５のゲートがつながれている
。ｎチャネルトランジスタ５はそれのソースと基板を節
１０へつながれ、節４０からそれのドレインがつながる
節３０への間に帰還経路を形成している［００１２］ スタンバイの間に第１図の回路がＴＴＬレベルの（典型
的には論理′°低レベル′”が０．８ｖで、論理パ高し
ベルパが２．４ｖであるような）低電力の入力緩衝回路
として適正な動作を保証するために要求されるＶｒ ｅ
ｆの範囲は次の関係から見いだされる。 （１）Ｖｒｅｆ−Ｖｔｈ （１）＞インバータ７のスイ
ッチング点（２）Ｖｒｅｆ−Ｖｔｈ （１）−Ｖｉｎｈ
＜Ｖｔｐ （２）ここに、Ｖｔｈ （１）はｎチャネル
プルアップトランジスタ１のしきい値電圧であり、Ｖｔ
ｐ （２）はＣＭＯＳインバータ６のｐチャネルトラン
ジスタ２のしきい値電圧の絶対値であり、ＶｉｎｈはＶ
ｉｎの最小の°゛高レベル“を意味する。高密度ＤＲＡ
Ｍ等の、最近のＣＭＯ３集積回路では、典型的なＶｔｈ
（１）は約１．Ｏｖで、典型的なＶｔｐ （２）は約
０．８−１．２ｖである。Ｖｒ ｅ ｆは、Ｖｉｎｈが
２．Ｏｖと低い場合について、上の制約１と２を満足し
ながら、約３、Ｏｖから約３．８Ｖまでの範囲で変化す
る。 ［００１３］ 例えば外部電力供給源から供給されたＶｄｄは、しばし
ばかなりの範囲で変化する。例えば、最近のＤＲＡＭの
仕様は、Ｖｄｄに関してプラス・マイナス１０％の裕度
を許容している。更に、ＤＲＡＭの動作によってＶｄｄ
に雑音が生ずる。第１図の回路は、Ｖｄｄが約４．ＯＶ
から６．Ｏｖまで変化するのに対して、都合よく、許容
できるＴＴＬレベル範囲の出力信号Ｖｏｕｔを供給する
ようになっている。Ｖｄｄが変化すると、ソースフォロ
ワ−接続されたｎチャネルプルアップトランジスタ１は
、本質的にＶｒｅｆ−Ｖｔｈ （１）の一定値に留まる
電圧を節１０へ発生させる。Ｖｄｄの幅広い変化に対し
て安定した入力スイッチングレベルは、ｐチャネルトラ
ンジスタ２と５のソースと基板とを安定なレベルを保持
する節１０へつなぐことから得られる。 ［００１４］ ｎチャネルプルダンウトランジスタ４とｐチャネルトラ
ンジスタ５を付加することによって、ヒステリシスを付
加することを通して第１図の発振は都合良く制御される
。ヒステリシスの付加は、第１図の入力回路が、許容で
きるＴＴＬ出力信号を供給しながら、拡張されたＴＴＬ
入力信号範囲に応答することを都合良く許容する。 ［００１５］ 第２図は、第１図の入力におけるヒステリシスの付加の
様子を示す、入力信号Ｖｉｎと出力信号Ｖｏｕｔの図で
ある。実線は、単一トリップ点Ｖｔｒｉｐを有する典型
的なＣＭＯＳインバータを示す。Ｖｔｒｉｐは、Ｖｉｎ
が高レベルから低レベルへ、または低レベルから高レベ
ルへ変化する時に典型的なＣＭＯＳインバータがスイッ
チングを起こすスイッチング点である。典型的なＣＭＯ
Ｓインバータでは、Ｖ−ｄ ｄが変動する時にＶｉｎが
典型的には安定しないことこから発振が発生する。Ｖｉ
ｎがＶｔｒｉｐのわずかに上または下へ変化すると、典
型的なＣＭＯＳインバータはそれに応答して忠実に応答
し、従って発振を起こす。破線すでは、第１図の入力の
高レベルから低レベルへのスイッチ点がＶｔｒｉｐの左
へ移動している。従って、この回路は、Ｖｉｎの高レベ
ルから低レベルへの遷移の間に、ＶｔｒｉｐではなくＶ
ｈｌｔｒｉｐにおいてスイッチする。破線Ｃでは第１図
の入力の低レベルから高レベルへのスイッチ点がＶｔｒ
ｉｐの右へ移動している。従って、この回路は、Ｖｉｎ
の低レベルから高レベルへの遷移の間にＶｔｒｉｐでは
な（Ｖｈｌｔｒｉｐにおいてスイッチする。Ｖｈｌｔｒ
ｉｐとＶｈｌｔｒｉｐの分離によってヒステリシスが発
生する。第１図の回路は、低レベルのスイッチ点と高レ
ベルのスイッチ点の二つのスイッチ点を有している。ヒ
ステリシスが加わったことで、低レベルスイッチ点は０
．８ｖのＴＴＬ”低レベル′°へ近づく。ヒステリシス
が加わったことで、高レベルスイッチ点は２．４ｖのＴ
ＴＬ”高レベル″へ近づく。このように、スイッチング
を引き起こすためにはより大きい変化が必要とされるよ
うにＶｉｎが処理されたことで、発振は減る［００１６
］ 第１図のインバータ６の低レベルトリップ点と高レベル
トリップ点は、トランジスタ２．３．４．５の幅と長さ
の相対的寸法関係によって決定される。幅と長さを適切
に決めることによって、これらのトランジスタは異なる
電圧レベルでスイッチオンおよびスイッチオフできるよ
うになる。インバータ６の低レベルトリップ点はｎチャ
ネルトランジスタ２とｎチャネルトランジスタ３．４の
相対的な寸法によって制御される。インバータ６の高レ
ベルトリップ点はｎチャネルプルダウントランジスタ４
とｎチャネルトランジスタ５の相対的な寸法によって制
御される。インバータ６のｎチャネルトランジスタ２と
ｎチャネルトランジスタ３の相対的な寸法もまた、程度
は低いものの、高レベルトリップ点を制御することに効
果を持つ。 ［００１７］ 第１図に示された入力回路の動作をシミュレートし、詳
細に説明する。第３図を参照すると、第１図の回路の時
間図が、温度を１００’ Ｃ，Ｖｄｄを４．０ｖＶｒｅ
ｆを３．３ｖ、入力信号Ｖｉｎを１．２Ｖから２．１ｖ
に変化するものとし、また第１図の回路要素が次の値を
持つとした時について、示、されている。 ｎチャネルプルアップトランジスタ１ −一一幅
＝３０・ ミクロンーーー長さ＝０．８ミクロン ｎチャネルトランジスタ２ −一一幅
＝ ５ ミクロンーーー長さ＝０．８ミクロン ｎチャネルトランジスタ１ −一一幅
＝ ５ ミクロンーーー長さ＝１．２ミクロン ｎチャネルプルダウントランジスタ４ −一一幅
＝ ５ ミクロンーーー長さ＝１．２ミクロン ｎチャネルトランジスタ５ −一一幅
＝１２ ミクロンーーー長さ＝１．２ミクロン インバータ（ｐチャネルトランジスタ）−一一幅 ＝１
０ ミクロンーーー長さ＝０．８ミクロン （ｎチャネルトランジスタ）−一一幅 ＝３０ ミ
クロンーーー長さ＝０．８ミクロン 上に示した幅と長さの比では、ｎチャネルトランジスタ
３と４がｐチャネルトランジスタ２．５よりも小さくな
る。インバータ６の低レベルトリップ点は約１２ｖで、
インバータ６の高レベルトリップ点は約２．Ｏｖである
。入力信号Ｖｉｎと出力信号Ｖｏｕｔ、Ｖｎ２０ （節
２０の電圧）が第３図に示されている。 時刻１０の前に、入力信号Ｖｉｎは”°高レベル゛°の
２．１ｖである。ｐチャネルトランジスタ２はオフで、
ｎチャネルトランジスタ３はオンである。ｎチャネルプ
ルダウントランジスタ４もまたオンである。Ｖｎ２０は
、ｎチャネルトランジスタ３とｎチャネルプルダウント
ランジスタ４のソース／ドレイン経路を通して″低レベ
ル″へ引き下げられる。Ｖｎ２０はインバータ７によっ
て補足（コンブリメント）され、節４０へ４．Ｏｖのパ
高しベル′°出力信号Ｖｏｕｔを供給する。ｎチャネル
プルアップトランジスタ１は常にオンであり、節１０の
電圧を高レベルＶｒｅｆ−Ｖｔｈ （１）に引き上げる
。ｎチャネルトランジスタ５は″高レベル゛の出力信号
Ｖｏｕｔをそれのゲートへ供給され、従ってオフとなる
。 ［００１８］ 第３図で、時刻１０においで′高レベル″から′°低低
レベルへの遷移が起こる。入力信号Ｖｉｎは１．２ｖの
低レベルへ落ちる。ｎチャネルトランジスタ４のインピ
ーダンスは上昇し、ｐチャネルトランジスタ２による節
２０の制御を許容する。インバータ６のｐチャネルトラ
ンジスタ２はターンオンし、それのゲートの電圧レベル
の絶対値はｐチャネルトランジスタ２のしきい値電圧よ
りも大きくなる。節２０における電圧は、節１０におけ
る電圧へ向かって急速に立ち上がる。節２０の電圧の上
昇につれてインバータ７がこれを補足（コンブリメント
）シ出力信号Ｖｏｕｔが″低レベルパとなる。ｐチャネ
ルトランジスタ５が節４０から節３０への帰還路を形成
する。出力信号Ｖｏｕｔがパ低レベル″になると、−旦
ｐチャネルトランジスタ５のゲートとソース間の電圧が
それのしきい値電圧以上になると、ｐチャネルトランジ
スタ５はターンオンし、節３０が節１０の電圧に向かっ
て上昇するのを許容する。節３０が立ち上がると、入力
信号ＶｉｎがＶｎ２０以下になったところでトランジス
タ３はターンオフする。（ｎチャネルトランジスタ３が
ターンオンするためには、それのゲートとソース間の電
圧がしきい値電圧でなければならない。） ［００１９］ 第３図で、時刻ｔ１において、′°低レしル°′からパ
高レベル′°への遷移が起こる。入力信号Ｖｉｎが２．
１ｖの″高レベル″へ上昇する。ｐチャネルトランジス
タ２がターンオフし、ｎチャネルプルダウントランジス
タ４がターンオンして、節３０の電圧を引き下げる。−
旦節３０の電圧が入力信号Ｖｉｎよりもしきい値電圧だ
け小さくなると、ｎチャネルトランジスタ３が節２０の
電圧を引き下げ始める。節２０の電圧はインバータ７に
よって補足（コンブリメント）される。 出力信号Ｖｏｕｔが上昇すると、トランジスタ５はター
ンオフし、ｎチャネルプルダウントランジスタ４は節３
０と２０の電圧をより引き下げ易くなる。 ［００２０３ 第４図は第１図の入力回路の時間図であって、それが消
費する低電力の様子を示している。このシミュレーショ
ンでＶｄｄは６．Ｏｖに増大させられている。 その他のパラメータはすべて上に第３図の例における値
と同じである。電圧は実線の縦軸で示されている。アン
ペア値は破線の縦軸で示されている。第４図を第３図と
比較すると、上に述べたようにＶｄｄは本質的に増大し
てもＶｎ２０は第３図と同じレベルに増大する。Ｖｏｕ
ｔは６．Ｏｖのパ高しベル°′信号へと上昇する。Ｖｏ
ｕｔが″高レベルパの時、Ｉｄｄは本質的にＯｍＡであ
る。Ｖｏｕｔがパ低レベル′°の時、Ｉｄｄは約−０，
６ｍＡである。この回路がスタンバイ時に引き出す電力
は非常に小さい。 ［００２１］ 第５図は第１図の入力回路に関する時間図であって、入
力信号を変化させた場合の過渡解析を示している。この
シミュレーションにおいて、入力信号Ｖｉ ｎは１０に
おけるＯＶからｔ２における４Ｖへとゆっくりとランプ
関数的に増大する。Ｖｉｎが約２．１ｖの値を持つｔｌ
において、この回路は入力信号が′°高レしル°′であ
ると認識する。インバータ６の″高レベルパトリップ点
に到達し、ｎチャネルトランジスタ３と４がオンとなり
、Ｖｎ２０がＯｖへ落ちる。出力信号Ｖｏｕｔは、４．
Ｏｖのｖｄｄに対して４．ＯＶへ、また６、ＯＶのＶｄ
ｄＧ：対して６．Ｏｖへ上昇する。ｔ２において、入力
信号Ｖｉｎは減少し始める。出力信号Ｖｏｕｔは、入力
信号Ｖｉｎが約１．２ｖというインバータ６の°′低レ
しル′°トリップ点に達するまで′”高レベル″に留ま
る。ｐチャネルトランジスタ２がターンオンし、ｎチャ
ネルトランジスタ３と４がターンオフし、Ｖｎ２０が上
昇する。出力信号ＶｏｕｔはＯｖへ低下する。 ［００２２］ 第６図は第１図の入力回路に関する時間図であって、温
度をＯ′Ｃとした場合について、入力信号を変化させた
時の過渡解析を示している。第６図を第５図と比較する
ことによって、このシミュレーションにおけるヒステリ
シスは、回路が低温で動作する程増大することが分かる
。インバータ６の″高しベル″スイッチ点は２．Ｏｖよ
りもむしろ約１．８ｖとなっている。 ［００２３］ 第７図は本発明の別の実施例の電気回路図であって、こ
こにおいて第４図は修正されて、Ｖｒｅｆの代わりにＶ
ｄｄがｎチャネルプルアップトランジスタ１のゲート電
圧を供給している。この実施例は安定した基準電圧が得
られない場合に有利である。この回路は、節１０におけ
る電圧が安定でなく、Ｖｄｄの変動と共に変化すること
を除いて、上に述べたように動作する。 ［００２４］ 第８図は本発明の別の実施例を示した電気回路図であっ
て、ここでは第７図が修正されて、ｎチャネルプルアッ
プトランジスタ８が付加されている。ｎチャネルプルア
ップトランジスタ８はそれのゲートを節４０へつながれ
、それのソース／ドレイン経路を節２０とＶｄｄとの間
につながれている。この実施例で、ｎチャネルプルアッ
プトランジスタ８は狭い幅で細長いチャネルの（小型の
）トランジスタであって、それがオンした時にそれのイ
ンピーダンスは大きいものとなっている。（ｐチャネル
プルアップトランジスタ８は、入力信号Ｖｉｎが°”低
レベル′°へ落ちるのに応答して出力信号Ｖｏｕｔが°
゛低レしル°′へ低下する時にオンとなる。）ｐチャネ
ルプルアップトランジスタ８は節４０から節２０への帰
還路を供給し、それは節２０の電圧をＶｄｄへ近づける
ことによってインバータ７の図示されていないｐチャネ
ルトランジスタをターンオフさせる手助けをする。この
ことは、入力信号Ｖｉｎが′°低レしル″にある時刻１
０とｔｌとの間に、第４図のＩｄｄを零へ近づける手助
けをする。 ［００２５］ 第９図は本発明の別の実施例を示す電気回路図であって
、ここでは第１図は修正されてｐチャネルプルアップト
ランジスタ８と第２の基準電圧Ｖｒ ｅ ｆ ２が付加
されている。この実施例で、ｐチャネルトランジスタ５
のソースと基板と、ｐチャネルトランジスタ２の基板は
節１０へつながれず、むしろそれらはＶｒ ｅ ｆ２へ
つながれている。Ｖｒ ｅ ｆ ２は安定な基準電圧源
である。それは例えば、ＤＲＡＭチップ上に搭載された
バンドギャップ発生器によって発せられる。この例で、
Ｖｒ ｅ ｆ ２は４．Ｏｖの値を有している。Ｖｒｅ
ｆｌは既に述べたように３３ｖの値を有している。ｐチ
ャネルプルアップトランジスタ８はそれのゲートを節４
０へつながれ、それのソース／ドレイン経路をＶｒ ｅ
ｆ ２と節２０との間につながれている。ｐチャネル
トランジスタ８の基板もまたＶｒ ｅ ｆ ２へつなが
れている。この実施例もＶｒ ｅ ｆ ２がＶｒｅｆｌ
よりも低い場合に動作する。 ［００２６］ 第９図に示された実施例は安定した基準電圧源が利用で
きる場合に有利である。第４図に示したように、時刻１
０とｔｌとの間の、入力信号Ｖｉｎが低レベルの時に、
第１図の回路は少量のＩｄｄを引き出す。このことは、
節２０の電圧がインバータ７の図示されていないｐチャ
ネルトランジスタを完全にターンオフするために十分大
きくないために発生する。Ｖｒ ｅ ｆ ２は入力信号
Ｖｉｎが低レベルである期間にインバータ７の図示され
ていないｐチャネルトランジスタをターンオフさせるの
に十分な電圧を供給する。これにより、Ｉｄｄは零に近
づき、この回路が引き出す電力を更に減少させる。 ［００２７］ 本発明は、論理ゲートの設計にも利用できる。第１０図
は、２クロック人力ＮＯＲゲートの電気回路図である。 第１図に示された実施例は次のように修正されている。 ｎチャネルトランジスタ５のソースは節１０から切り離
されて、Ｖｄｄへつながれている。ｐチャネルプルアッ
プトランジスタ８が付加され、それはゲートを節４０へ
つながれ、それのソース／ドレイン経路をＶｄｄと節２
０との間につながれている。直列につながれたｎチャネ
ルトランジスタ９ｄと９０が付加され、それのゲートは
ｎチャネルトランジスタ１のドレインとＶｄｄとの間に
つながれている。ｎチャネルトランジスタ９ｂと９ｄが
節２０とアースとの間に並列につながれている。入力信
号ＣＭＯ３Ｉがｐチャネルトランジスタ９Ｃとｎチャネ
ルトランジスタ９ｄのゲートへつながれている。入力信
号ＣＭＯ３２がｎチャネルトランジスタ９ｄとｎチャネ
ルトランジスタ９ｂのゲートへつながれている。この回
路は、入力信号Ｖｉｎによってクロックを与えられるＮ
ＯＲ論理ゲートとして動作する。二つの入力信号ＣＭＯ
５ＩとＣＭＯ５２とが低レベルの時に、入力信号Ｖｉｎ
に応答して出力信号Ｖｏｕｔが得られる。 ［００２８］ 第１１図はこれも２クロック人力ＮＯＲゲートの電気回
路図である。第１０図が次のように修正されている。ｎ
チャネルプルアップトランジスタ１はここではそれのド
レインをＶｄｄへつながれ、直列につながれたｎチャネ
ルトランジスタ９ｄと９０はそれのゲートをｎチャネル
プルアップトランジスタ１のソースとｎチャネルトラン
ジスタ２およびｎチャネルトランジスタ３の直列接続さ
れたソース／ドレイン経路との間につながれている。こ
の回路もまた入力信号Ｖｉｎによってクロックを与えら
れるＮＯＲ論理ゲートとして動作する。 ［００２９］ 第１２図は２クロック人力ＮＡＮＤゲートの電気回路図
である。第１図に示された実施例は次のように修正され
ている。ｎチャネルトランジスタ５のソースは節１０か
ら切り離されてＶｄｄへつながれている。ｐチャネルプ
ルアップトランジスタ８が付加され、それのゲートは節
４０へつながれ、それのソース／ドレイン経路はＶｄｄ
と節２０との間につながれている。ｐチャネルトランジ
スタ９ａはそれのゲートにおいて入力信号ＣＭＯ３２を
受は取る。ｐチャネルトランジスタ９Ｃはそれのゲート
において入力信号ＣＭＯ３Ｉを受は取る。ｐチャネルト
ランジスタ９ａと９ＣとはＶｄｄと節２０との間に並列
につながれている。ｎチャネルトランジスタ９ｄはそれ
のゲートにおいて入力信号ＣＭＯ３Ｉを受は取る。 ｎチャネルトランジスタ９ｂはそれのゲートにおいて入
力信号ＣＭＯ３２を受は取る。ｎチャネルトランジスタ
９ｄと９ｂとはｎチャネルトランジスタ４のソースとア
ースとの間に直列につながれている。この回路はＮＡＮ
Ｄゲートとして動作する。入力信号ＣＭＯ３ＩとＣＭＯ
５２とが高レベルの時、入力信号Ｖｉｎに応答した出力
が得られる。 ［００３０］ 第１３図は２クロック人力ＮＡＮＤゲートの電気回路図
である。第１図に示された実施例は次のように修正され
ている。ｎチャネルトランジスタ５のソースは切り離さ
れ、Ｖｄｄへつながれている。ｐチャネルプルアップト
ランジスタ８が付加されて、それのゲートは節４０へつ
ながれ、それのソース／ドレイン経路はＶｄｄと節２０
との間につながれている。ｐチャネルトランジスタ９ａ
はそれのゲートへ入力信号ＣＭＯ３２を受は取る。ｐチ
ャネルトランジスタ９Ｃはそれのゲートへ入力信号ＣＭ
Ｏ３Ｉを受は取る。ｐチャネルトランジスタ９ａと９ｃ
とはＶｄｄと節２０との間に並列につながれている。ｎ
チャネルトランジスタ９ｄはそれのゲートへ入力信号Ｃ
ＭＯ３Ｉを受は取る。ｎチャネルトランジスタ９ｂはそ
れのゲートへ入力信号ＣＭＯ３２を受は取る。ｎチャネ
ルトランジスタ９ｂと９ｄとは、ｎチャネルトランジス
タ２とｎチャネルトランジスタ３との直列接続路に直列
につながれている。この回路はＮＡＮＤゲートとして動
作する。入力信号ＣＭＯ３ＩとＣＭＯ３２とが高レベル
の時、入力信号Ｖｉｎに応答して出力信号Ｖｏｕｔが得
られる。 ［００３１３ 本発明は、図示された実施例に関して説明されたが、こ
の説明は本発明を制限するものではない。本明細書を参
照すれば、本発明の各種の修正や別の実施例が当業者に
は思いつかれるであろう。従って、特許請求の範囲は、
それらの修正や実施例をすべて本発明の範囲に含むもの
として解釈されるべきである。 ［００３２］ 以上の説明に関して更に以下の項を開示する。 （１）入力回路であって、 第１の伝導型の第１のトランジスタであって、それのソ
ースを第１の基準電圧へつながれ、それのゲートを入力
信号へつながれ、ドレインを有する、第１のトランジス
タ、 逆の伝導型の第４のトランジスタであって、それのゲー
トを出力へつながれ、それのドレインと第３の間に直列
接続路へつながれ、それのソースを入力信号へつながれ
た、第２と第３のトランジスタ、インバータであって、
それの入力を出力へつながれ、それのドレインへつなが
れ、出力を有する、インバータ、 前記第１の伝導型の第４のトランジスタであって、それ
のゲートを出力へつながれ、それのドレインを前記第２
と第３のトランジスタ間の直列接続路へつながれ、それ
のソースを第２の基準電圧へつながれた、第４のトラン
ジスタ、を含も、入力回路。 ［００３３］ （２）第１項の回路であって、前記第１の基準電圧と第
２の基準電圧とが同一のものであるような、入力回路。 （３）第１項の回路であって、前記第２の基準電圧が前
記第１の基準電圧よりも高電圧であるような、入力回路
。 （４）第１項の回路であって、前記第２の基準電圧が前
記第１の基準電圧よりも低電圧であるような、入力回路
。 ［００３４］ （５）第１項の回路であって、更に、 逆の伝導型の第１のプルアップトランジスタであって、
それのドレインを電圧源へつながれ、それのゲートを電
圧基準発生器回路へつながれ、それのソースを第１のト
ランジスタのソースへつながれた、第１のプルアップト
ランジスタ、を含も、入力回路。 ［００３５］ （６）第５項の回路であって、更に、 第１の伝導型の第２のプルアップトランジスタであって
、それのソースを電圧源へつながれ、それのドレインを
前記インバータの入力へつながれ、それのゲートを出力
へつながれた、第２のプルアップトランジスタを含む、
入力回路。 ［００３６］ （７）第６項の回路であって、更に、 論理回路であって、論理入力を有し、インバータの入力
へつながれ、インバータもまた論理回路の論理入力の状
態に応答するようになった、論理回路、を含も、入力回
路。 ［００３７］ （８）第７項の回路であって、前記論理回路が、第１の
伝導型の第１の論理トランジスタであって、それのゲー
トを論理入力へつながれ、それのソース／ドレイン経路
を電圧源とインバータの入力との間に直列につながれた
、第１の論理トランジスタ、第２の伝導型の第２の論理
トランジスタであって、それのゲートを論理入力へつな
がれ、それのソース／ドレイン経路を第１のトランジス
タのドレインと第３の間に直列につながれた、第２の論
理トランジスタ、を含んでいるような、入力回路。 ［００３８］ （９）第７項の回路であって、前記論理回路が、第１の
伝導型の第１の論理トランジスタであって、それのゲー
トを論理入力へつながれ、それのソース／ドレイン経路
を電圧源と第１のプルアップトランジスタのドレインと
の間に直列につながれた、第１の論理トランジスタ、第
２の伝導型の第２の論理トランジスタであって、それの
ゲートを論理入力へつながれ、それのソース／ドレイン
経路をインバータの入力と第３の間に直列につながれた
、第２の論理トランジスタ、を含んでいるような、入力
回路。 ［００３９］ （１０）第７項の回路であって、前記論理回路が、第１
の伝導型の第１の論理トランジスタであって、それのゲ
ートを論理入力へつながれ、それのソース／ドレイン経
路を第１のプルアップトランジスタのソースと第１のト
ランジスタのソースとの間につながれた、第１の論理ト
ランジスタ第２の伝導型の第２の論理トランジスタであ
って、それのゲートを論理入力へつながれ、それのソー
ス／ドレイン経路をインバータの入力と第３の間に直列
につながれた、第２の論理トランジスタ、を含んでいる
ような、入力回路。 ［００４０］ （１１）入力回路であって、 プルアップトランジスタであって、それのソース／ドレ
イン経路を第１の基準電圧と中間出力節との間に直列に
つながれ、それのゲートを入力信号へつながれそれのソ
ース／ドレイン経路が前記入力信号が第１の論理状態に
あることに応答して導通するようになった、プルアップ
トランジスタ、第１と第２のプルタウントランジスタで
あって、それのゲートを中間出力節と第３の間に直列接
続路へつながれ、それのソースを入力信号へつながれ、
それのゲートが前記入力信号が第２の論理状態にあるこ
とに応答して導通するようになった、第１と第２のプル
ダウントランジスタ、タ、 インバータであって、それの入力を中間出力節へつなが
れ、出力信号を発生するようになった、インバータ、 帰還トランジスタであって、それのゲートを出力信号へ
つながれ、それのソース／ドレイン経路を第２の基準電
圧と、前記第１と第２のプルダウントランジスタの直列
接続経路とめ間に直列につながれ、それのソース／ドレ
イン経路が前記出力信号の論理状態に応答して導通する
ようになった、帰還トランジスタ、を含む、入力回路。 ［００４１］ （１２）第１１項の回路であって、前記第１の基準電圧
と前記第２の基準電圧とが同一のものであるような、入
力回路。 （１３）第１１項の回路であって、前記第２の基準電圧
が前記第１の基準電圧よりも高電圧であるような、入力
回路。 （１４）第１１項の回路であって、前記第２の基準電圧
が前記第１の基準電圧よりも低電圧であるような、入力
回路。 ［００４２］ （１５）第１１項の回路であって、前記プルアップトラ
ンジスタと前記第１と第２のプルダウントランジスタの
相対的寸法関係によって、入力信号が第２の論理状態か
ら第１の論理状態へ変化する間に第１の電圧を横切るの
に応答して、出力信号が第２の論理状態から第１の論理
状態への移行を開始するようになった、入力回路。 ［００４３］ （１６）第１１項の回路であって、前記第２のプルダウ
ントランジスタと前記帰還トランジスタの相対的寸法関
係によって、入力信号が第１の論理状態から第２の論理
状態へ変化する間に第２の電圧を横切ることに応答して
、出力信号が第１の論理状態から第２の論理状態への移
行を開始するようになった、入力回路。 ［００４４］ （１７）第１５項の回路であって、前記第２のプルダウ
ントランジスタと前記帰還トランジスタの相対的寸法関
係によって、入力信号が第１の論理状態から第２の論理
状態へ変化する間に第２の電圧を横切ることに応答して
、出力信号が第１の論理状態から第２の論理状態への移
行を開始するようになった、入力回路。 ［００４５］ （１８）第１１項の回路であって、更に、第２のプルア
ップトランジスタであって、それのソース／ドレイン経
路を電圧源とプルアップトランジスタのソース／ドレイ
ン経路との間に直列につながれ、それのゲートを電圧基
準発生器回路へつながれ、それのソース／ドレイン経路
が常に導通しているような、第２のプルアップトランジ
スタ、を含む、入力回路。 ［００４６］ （１９）第１８項の回路であって、更に、第３のプルア
ップトランジスタであって、それのソース／ドレイン経
路を電圧源とインバータの入力との間につながれ、それ
のゲートを出力へつながれた、第３のプルアップトラン
ジスタ、 を含む、入力回路。 ［００４７］ （２０）ＣＭＯ３入力緩衝回路であって、プルアップト
ランジスタであって、それのソース／ドレイン経路を電
圧源と第１の基準電圧との間につながれ、それのゲート
を基準電圧発生器回路へつながれた、プルアップトラン
ジスタ、 ＣＭＯＳインバータであって、それのｎチャネルトラン
ジスタとそれのｎチャネルトランジスタのソース／ドレ
イン経路が第１の基準電圧と節との間につながれ、それ
のｎチャネルトランジスタとそれのｎチャネルトランジ
スタのゲートが入力信号へつながれた、ＣＭＯＳインバ
ータ、プルダウントランジスタであって、それのソース
／ドレイン経路が第３節との間につながれた、プルダウ
ントランジスタ、インバータであって、それの入力をＣ
ＭＯＳインバータのソース／ドレイン経路へつながれ、
出力を有する、インバータ、帰還トランジスタであって
、それのゲートを出力へつながれ、それのソース／ドレ
イン経路を第２の基準電圧と節との間に直列につながれ
た、帰還トランジスタ、 を含む、ＣＭＯ３入力緩衝回路。 ［００４８］ （２１）第２０項のＣＭＯ５入力緩衝回路であって、前
記第１の基準電圧と前記第２の基準電圧とが同一のもの
であるような、ＣＭＯ３入力緩衝回路。 （２２）第２０項のＣＭＯ５入力緩衝回路であって、前
記第２の基準電圧が前記第１の基準電圧よりも高電圧で
あるような、ＣＭＯ３入力緩衝回路。 （２３）第２０項のＣＭＯ３入力緩衝回路であって、前
記第２の基準電圧が前記第１の基準電圧よりも低電圧で
あるような、ＣＭＯ３入力緩衝回路。 ［００４９］ （２４）第２０項のＣＭＯ３入力緩衝回路であって、更
に、第２のプルアップトランジスタであって、それのソ
ース／ドレイン経路を電圧源とインバータの入力との間
に直列につながれ、それのゲートを出力へつながれた、
第２のプルアップトランジスタ、 を含む、ＣＭＯ５入力緩衝回路。 ［００５０］
【図１】
本発明に従うＣＭＯ３入力回路の電気回路図。
【図２】
本発明に従うＣＭＯ３入力回路の低レベルトリップ点と
高レベルトリップ点のヒステリシスを示す図。
高レベルトリップ点のヒステリシスを示す図。
【図３】
図１の回路に関する時間図であって、各種の節における
信号電圧を、Ｖｄｄを４ｖとした場合について、時間の
関数として示す図。
信号電圧を、Ｖｄｄを４ｖとした場合について、時間の
関数として示す図。
【図４】
図１の回路に関する時間図であって、Ｖｄｄを６ｖとし
た場合について、電力消費を時間の関数として示す図。
た場合について、電力消費を時間の関数として示す図。
【図５】
図１の回路に関する時間図であって、温度を１００’Ｃ
とした場合について、ゆっくりしたランプ入力信号に対
する過渡解析を示す図。
とした場合について、ゆっくりしたランプ入力信号に対
する過渡解析を示す図。
【図６】
図１の回路に関する時間図であって、温度をＯ′Ｃとし
た場合について、ゆっくりしたランプ入力信号に対する
過渡解析を示す図。
た場合について、ゆっくりしたランプ入力信号に対する
過渡解析を示す図。
【図７１
本発明の別の実施例の電気回路図であって、バイアス節
１０に対する単一の供給電源を示す図。 【図８】 本発明の別の実施例の電気回路図であって、第７図の実
施例にプルアップトランジスタ８を付加したものを示す
図。
１０に対する単一の供給電源を示す図。 【図８】 本発明の別の実施例の電気回路図であって、第７図の実
施例にプルアップトランジスタ８を付加したものを示す
図。
【図９】
本発明の別の実施例の電気回路図であって、節２０とイ
ンバータ７のｐチャネルトランジスタをバイアスするた
めの付加的基準電圧を追加したものを示す図。 ［図１０１ 本発明の別の実施例の電気回路図であって、それを２ク
ロック人力ＮＯＲ論理ゲートへ組み込んだものを示す図
。
ンバータ７のｐチャネルトランジスタをバイアスするた
めの付加的基準電圧を追加したものを示す図。 ［図１０１ 本発明の別の実施例の電気回路図であって、それを２ク
ロック人力ＮＯＲ論理ゲートへ組み込んだものを示す図
。
【図１１］
本発明の別の実施例の電気回路図であって、それを２ク
ロック人力ＮＯＲ論理ゲートへ組み込んだものを示す図
。 【図１２】 本発明の別の実施例の電気回路図であって、それを２ク
ロック人力ＮＡＮＤ論理ゲートへ組み込んだものを示す
図。
ロック人力ＮＯＲ論理ゲートへ組み込んだものを示す図
。 【図１２】 本発明の別の実施例の電気回路図であって、それを２ク
ロック人力ＮＡＮＤ論理ゲートへ組み込んだものを示す
図。
【図１３】
本発明の別の実施例の電気回路図であって、それを２ク
ロック人力ＮＡＮＤ論理ゲートへ組み込んだものを示す
図。
ロック人力ＮＡＮＤ論理ゲートへ組み込んだものを示す
図。
１ ｎチャネルプルアップトランジスタ２ ｐチャネル
トランジスタ ３ ｎチャネルトランジスタ ４ ｎチャネルプルダウントランジスタ５ ｐチャネル
トランジスタ ６ ＣＭＯＳインバータ ７ インバータ ８ ｐチャネルプルアップトランジスタ９ａ ｐチャ
ネルトランジスタ ９ｂ ｎチャネルトランジスタ ９ｃ ｐチャネルトランジスタ ９ｄ ｎチャネルトランジスタ ０ 節 ０ 節 ０ 節 ０ 節 ０ 節
トランジスタ ３ ｎチャネルトランジスタ ４ ｎチャネルプルダウントランジスタ５ ｐチャネル
トランジスタ ６ ＣＭＯＳインバータ ７ インバータ ８ ｐチャネルプルアップトランジスタ９ａ ｐチャ
ネルトランジスタ ９ｂ ｎチャネルトランジスタ ９ｃ ｐチャネルトランジスタ ９ｄ ｎチャネルトランジスタ ０ 節 ０ 節 ０ 節 ０ 節 ０ 節
図面
【図１】
Ｖ〃
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
ＣＭＯＳＩ
ＭＯＳ２
【図１３】
ＣＭＯＳ１
ＭＯ５２
Claims (1)
- 【請求項１】入力回路であって、 第１の伝導型の第１のトランジスタであって、それのソ
ースを第１の基準電圧につながれ、それのゲートを入力
信号へつながれ、ドレインを有する、第１のトランジス
タ、 逆の伝導型の第２および第３のトランジスタであって、
それらのソース／ドレイン経路を前記第１のトランジス
タのドレインと共通電位との間に直列につながれ、それ
らのゲートを入力信号へつながれた、第２と第３のトラ
ンジスタ、インバータであって、それの入力を前記第１
のトランジスタのドレインへつながれ、出力を有する、
インバータ、 前記第１の伝導型の第４のトランジスタであって、それ
のゲートを出力へつながれ、それのドレインを前記第２
と第３のトランジスタ間の直列接続路へつながれ、それ
のソースを第２の基準電圧へつながれた、第４のトラン
ジスタ、を含む、入力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/458,210 US5034623A (en) | 1989-12-28 | 1989-12-28 | Low power, TTL level CMOS input buffer with hysteresis |
| US458210 | 1989-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296991A true JPH03296991A (ja) | 1991-12-27 |
Family
ID=23819818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2409235A Pending JPH03296991A (ja) | 1989-12-28 | 1990-12-28 | 入力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5034623A (ja) |
| EP (1) | EP0437039A3 (ja) |
| JP (1) | JPH03296991A (ja) |
| CN (1) | CN1023955C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383261B1 (ko) * | 2001-03-12 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194767A (en) * | 1990-12-19 | 1993-03-16 | Texas Instruments Incorporated | TTL compatible hysteresis input buffer with improvable AC margin |
| US5274284A (en) * | 1991-01-24 | 1993-12-28 | Texas Instruments Incorporated | Output buffer circuits with controlled Miller effect capacitance |
| US5151620A (en) * | 1991-03-25 | 1992-09-29 | Industrial Technology Research Institute | CMOS input buffer with low power consumption |
| KR930008661B1 (ko) * | 1991-05-24 | 1993-09-11 | 삼성전자 주식회사 | 반도체메모리장치의 데이타입력버퍼 |
| US5177376A (en) * | 1992-01-10 | 1993-01-05 | Motorola, Inc. | Zero temperature coefficient comparator circuit with hysteresis |
| SG44661A1 (en) * | 1992-02-11 | 1997-12-19 | Philips Electronics Nv | Current divider and intergrated circuit comprising a plurality of current dividers |
| EP0587937B1 (de) * | 1992-09-18 | 1996-11-20 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
| EP0587938B1 (de) * | 1992-09-18 | 1996-03-13 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
| US5345195A (en) * | 1992-10-22 | 1994-09-06 | United Memories, Inc. | Low power Vcc and temperature independent oscillator |
| US5334883A (en) * | 1993-02-03 | 1994-08-02 | Elantec, Inc. | Circuit for introducing hysterisis |
| JP3476465B2 (ja) * | 1993-06-08 | 2003-12-10 | ナショナル・セミコンダクター・コーポレイション | Ｃｍｏｓｂｔｌ互換バス及び伝送線路ドライバ |
| US5386153A (en) * | 1993-09-23 | 1995-01-31 | Cypress Semiconductor Corporation | Buffer with pseudo-ground hysteresis |
| TW431067B (en) * | 1994-06-22 | 2001-04-21 | Ibm | Single source differential circuit |
| US5438270A (en) * | 1994-06-24 | 1995-08-01 | National Semiconductor Corporation | Low battery tester comparing load and no-load battery voltage |
| US5488322A (en) * | 1994-08-29 | 1996-01-30 | Kaplinsky; Cecil H. | Digital interface circuit with dual switching points for increased speed |
| US5612630A (en) * | 1995-12-19 | 1997-03-18 | Micron Technology, Inc. | Asynchronous self-adjusting input circuit |
| US6429710B1 (en) * | 1996-09-09 | 2002-08-06 | Etron Technology, Inc. | Input buffer with compensation for process variation |
| US5920210A (en) * | 1996-11-21 | 1999-07-06 | Kaplinsky; Cecil H. | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US5955893A (en) * | 1996-12-16 | 1999-09-21 | Macronix International Co., Ltd. | Power saving buffer circuit buffer bias voltages |
| US5929680A (en) * | 1997-05-16 | 1999-07-27 | Tritech Microelectronics International Ltd | Short circuit reduced CMOS buffer circuit |
| US6617892B2 (en) | 1998-09-18 | 2003-09-09 | Intel Corporation | Single ended interconnect systems |
| US6204696B1 (en) * | 1998-09-22 | 2001-03-20 | Intel Corporation | Domino circuits with high performance and high noise immunity |
| US6225826B1 (en) | 1998-12-23 | 2001-05-01 | Intel Corporation | Single ended domino compatible dual function generator circuits |
| US6137319A (en) * | 1999-04-30 | 2000-10-24 | Intel Corporation | Reference-free single ended clocked sense amplifier circuit |
| US6271713B1 (en) | 1999-05-14 | 2001-08-07 | Intel Corporation | Dynamic threshold source follower voltage driver circuit |
| FR2853781B1 (fr) * | 2003-04-09 | 2005-06-10 | St Microelectronics Sa | Comparateur a deux seuils insensible a son environnement |
| US6956409B2 (en) * | 2003-08-28 | 2005-10-18 | Infineon Technologies Ag | Reference voltage detector for power-on sequence in a memory |
| CN1841930B (zh) * | 2005-03-29 | 2011-07-06 | 晶豪科技股份有限公司 | 集成电路 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US8213197B1 (en) * | 2006-09-05 | 2012-07-03 | Marvell International Ltd. | Switching capacitor power supply |
| JP4557046B2 (ja) * | 2008-05-19 | 2010-10-06 | ソニー株式会社 | 出力バッファ回路および集積回路 |
| CN101488744B (zh) * | 2009-03-05 | 2010-11-10 | 北京时代民芯科技有限公司 | 一种可以减小电源线和地线噪声的输出驱动缓冲器 |
| JP5544421B2 (ja) * | 2009-06-26 | 2014-07-09 | ザ リージェンツ オブ ユニバーシティー オブ ミシガン | ２トランジスタ方式による基準電圧発生器 |
| US8643969B2 (en) * | 2012-04-26 | 2014-02-04 | Texas Instruments Incorporated | Voltage-mode driver |
| CN102904549B (zh) * | 2012-09-11 | 2015-04-08 | 广州金升阳科技有限公司 | 一种施密特触发器电路 |
| US9503090B2 (en) * | 2014-08-19 | 2016-11-22 | International Business Machines Corporation | High speed level translator |
| CN107017864B (zh) * | 2016-01-28 | 2019-11-05 | 深圳市汇顶科技股份有限公司 | 触发器及振荡系统 |
| US10715115B2 (en) * | 2018-09-28 | 2020-07-14 | Qualcomm Incorporated | Circuits and methods for preventing bias temperature instability |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464587A (en) * | 1980-10-14 | 1984-08-07 | Tokyo Shibaura Denki Kabushiki Kaisha | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section |
| JPS5923915A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| US4563595A (en) * | 1983-10-27 | 1986-01-07 | National Semiconductor Corporation | CMOS Schmitt trigger circuit for TTL logic levels |
| GB2192105A (en) * | 1986-06-25 | 1987-12-31 | Philips Nv | Cmos-input circuit |
| JP2549109B2 (ja) * | 1987-03-26 | 1996-10-30 | 株式会社東芝 | 半導体回路 |
| US4825106A (en) * | 1987-04-08 | 1989-04-25 | Ncr Corporation | MOS no-leak circuit |
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| US4859873A (en) * | 1987-07-17 | 1989-08-22 | Western Digital Corporation | CMOS Schmitt trigger with independently biased high/low threshold circuits |
-
1989
- 1989-12-28 US US07/458,210 patent/US5034623A/en not_active Expired - Lifetime
-
1990
- 1990-12-03 EP EP19900313086 patent/EP0437039A3/en not_active Withdrawn
- 1990-12-27 CN CN90110236A patent/CN1023955C/zh not_active Expired - Fee Related
- 1990-12-28 JP JP2409235A patent/JPH03296991A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383261B1 (ko) * | 2001-03-12 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1054850A (zh) | 1991-09-25 |
| CN1023955C (zh) | 1994-03-09 |
| EP0437039A2 (en) | 1991-07-17 |
| US5034623A (en) | 1991-07-23 |
| EP0437039A3 (en) | 1992-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03296991A (ja) | 入力回路 | |
| US5087834A (en) | Buffer circuit including comparison of voltage-shifted references | |
| US7468624B2 (en) | Step-down power supply | |
| US6104221A (en) | Power-up detection circuit of a semiconductor device | |
| US6313694B1 (en) | Internal power voltage generating circuit having a single drive transistor for stand-by and active modes | |
| US9136827B2 (en) | Power-on reset circuit | |
| JPS62142416A (ja) | Ｔｔｌ／ｃｍｏｓ適合可能入力バツフア | |
| JPH04351791A (ja) | 半導体メモリー装置のデータ入力バッファー | |
| JP2010224825A (ja) | 半導体集積回路 | |
| US6798276B2 (en) | Reduced potential generation circuit operable at low power-supply potential | |
| JPH06110570A (ja) | 低電力ｖｃｃ／２発生器 | |
| JPH10322192A (ja) | レベル変換回路 | |
| JPH0917181A (ja) | 半導体メモリ装置の定電圧発生回路 | |
| KR100392556B1 (ko) | 시모스회로용입력버퍼 | |
| US6157178A (en) | Voltage conversion/regulator circuit and method | |
| JPH0241928B2 (ja) | ||
| JP3517493B2 (ja) | 内部降圧回路 | |
| JPH088481B2 (ja) | Ｃｍｏｓ入力バッファ回路 | |
| EP0496424A2 (en) | Constant-voltage generating circuit | |
| JPH0955468A (ja) | 半導体集積回路 | |
| KR100587087B1 (ko) | 반도체 장치용 내부전압 발생기 | |
| JPH07162281A (ja) | データ入力バッファ | |
| US6147529A (en) | Voltage sensing circuit | |
| KR200284963Y1 (ko) | 안정된 고전압을 발생하는 고전압발생기 | |
| KR100234373B1 (ko) | 반도체 메모리장치의 입력버퍼 |