JPH071622Y2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH071622Y2 JPH071622Y2 JP1986173342U JP17334286U JPH071622Y2 JP H071622 Y2 JPH071622 Y2 JP H071622Y2 JP 1986173342 U JP1986173342 U JP 1986173342U JP 17334286 U JP17334286 U JP 17334286U JP H071622 Y2 JPH071622 Y2 JP H071622Y2
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- circuit
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- crystal display
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Description
【考案の詳細な説明】 ［考案の技術分野］ 本考案は、液晶テレビ等における液晶表示装置に関す
る。
る。
［従来技術とその問題点］ 従来、液晶テレビにおいては、映像信号をA/D変換回路
によりデジタル信号に変換し、このデジタルデータによ
り階調信号を作成して液晶表示パネルを駆動するように
している。しかして、上記液晶テレビにおいて、水平方
向の解像度を上げる場合には、映像信号用A/D変換回路
のサンプリング周波数もそれに伴って上げる必要があ
る。上記A/D変換回路としては、CMOS技術を用いた並列
型A/D変換回路が一般に使用されているが、このA/D変換
回路は周波数依存性が高く、高速動作には限界がある。
このため第３図に示すように１つの映像信号を複数のA/
D変換回路に入力し、A/D変換することにより動作速度の
低減を図り、なおかつ、水平方向の解像度の高い画像が
得られるようにすることが考えられる。
によりデジタル信号に変換し、このデジタルデータによ
り階調信号を作成して液晶表示パネルを駆動するように
している。しかして、上記液晶テレビにおいて、水平方
向の解像度を上げる場合には、映像信号用A/D変換回路
のサンプリング周波数もそれに伴って上げる必要があ
る。上記A/D変換回路としては、CMOS技術を用いた並列
型A/D変換回路が一般に使用されているが、このA/D変換
回路は周波数依存性が高く、高速動作には限界がある。
このため第３図に示すように１つの映像信号を複数のA/
D変換回路に入力し、A/D変換することにより動作速度の
低減を図り、なおかつ、水平方向の解像度の高い画像が
得られるようにすることが考えられる。
第３図は、２つのA/D変換回路1a,1bによりA/D変換ブロ
ック１を構成した場合の例を示したものである。A/D変
換回路1a,1bは、詳細を後述するように映像増幅回路
（図示せず）から送られてくる映像信号を３ビットのデ
ジタルデータD1〜D3,D1′〜D3′に変換し、表示駆動回
路2a,2bにそれぞれ出力する。そして、上記一方の表示
駆動回路2aは、液晶表示パネル３のセグメント電極S1〜
Snのうち、奇数番目のセグメント電極S1,S3,…Sn-1を表
示駆動し、他方の表示駆動回路2bは偶数番目のセグメン
ト電極S2,S4,…Snを表示駆動する。
ック１を構成した場合の例を示したものである。A/D変
換回路1a,1bは、詳細を後述するように映像増幅回路
（図示せず）から送られてくる映像信号を３ビットのデ
ジタルデータD1〜D3,D1′〜D3′に変換し、表示駆動回
路2a,2bにそれぞれ出力する。そして、上記一方の表示
駆動回路2aは、液晶表示パネル３のセグメント電極S1〜
Snのうち、奇数番目のセグメント電極S1,S3,…Sn-1を表
示駆動し、他方の表示駆動回路2bは偶数番目のセグメン
ト電極S2,S4,…Snを表示駆動する。
しかして、上記A/D変換回路1a,1bは、第４図に示すよう
に構成される。すなわち、A/D変換回路1aは、コンパレ
ータ部11a、エンコーダ12a、３ビットのラッチ回路13a,
14により構成され、A/D変換回路1bは、コンパレータ部1
1b、エンコーダ12b、３ビットのラッチ回路13bにより構
成される。そして、上記コンパレータ部11a,11bは、そ
れぞれ第１〜第７のコンパレータC1〜C7,C1′〜C7′か
らなり、基準電圧発生部15から基準電圧が与えられる。
この基準電圧発生部15は、上限基準電圧VH及び下限基準
電圧VLを抵抗r1〜r8により分圧して第１〜第７の基準電
圧を作成し、上記コンパレータC1〜C7,C1′〜C7′にそ
れぞれ供給している。コンパレータC1〜C7は、第５図に
示すようにクロックパルスCKに同期して動作し、映像信
号を例えば1,3,5,…の奇数点において上記第１〜第７の
基準電圧と比較し、その比較結果をエンコーダ12aに出
力する。このエンコーダ12aは、コンパレータC1〜C7の
出力信号をデコードして３ビットのデータに変換する。
このエンコーダ12aの出力は、クロックパルス▲▼
に同期してラッチ回路13aラッチされ、その後、更にク
ロックパルスCKに同期してラッチ回路14に転送され、こ
のラッチ回路14のラッチデータがD1〜D3として表示駆動
回路2aに送られる。また一方、コンパレータC1′〜C7′
は、第５図に示すようにクロックパルス▲▼に同期
して動作し、映像信号を例えば2,4,6,…の偶数点におい
て第１〜第７の基準電圧と比較し、その比較結果をエン
コーダ12bに出力する。このエンコーダ12bは、コンパレ
ータC1′〜C7′からの信号をデコードして３ビットのデ
ータに変換し、ラッチ回路13bに出力する。このラッチ
回路13bは、エンコーダ12bからの信号をクロックパルス
CKに同期してラッチし、D1′〜D3′として表示駆動回路
2bに出力する。
に構成される。すなわち、A/D変換回路1aは、コンパレ
ータ部11a、エンコーダ12a、３ビットのラッチ回路13a,
14により構成され、A/D変換回路1bは、コンパレータ部1
1b、エンコーダ12b、３ビットのラッチ回路13bにより構
成される。そして、上記コンパレータ部11a,11bは、そ
れぞれ第１〜第７のコンパレータC1〜C7,C1′〜C7′か
らなり、基準電圧発生部15から基準電圧が与えられる。
この基準電圧発生部15は、上限基準電圧VH及び下限基準
電圧VLを抵抗r1〜r8により分圧して第１〜第７の基準電
圧を作成し、上記コンパレータC1〜C7,C1′〜C7′にそ
れぞれ供給している。コンパレータC1〜C7は、第５図に
示すようにクロックパルスCKに同期して動作し、映像信
号を例えば1,3,5,…の奇数点において上記第１〜第７の
基準電圧と比較し、その比較結果をエンコーダ12aに出
力する。このエンコーダ12aは、コンパレータC1〜C7の
出力信号をデコードして３ビットのデータに変換する。
このエンコーダ12aの出力は、クロックパルス▲▼
に同期してラッチ回路13aラッチされ、その後、更にク
ロックパルスCKに同期してラッチ回路14に転送され、こ
のラッチ回路14のラッチデータがD1〜D3として表示駆動
回路2aに送られる。また一方、コンパレータC1′〜C7′
は、第５図に示すようにクロックパルス▲▼に同期
して動作し、映像信号を例えば2,4,6,…の偶数点におい
て第１〜第７の基準電圧と比較し、その比較結果をエン
コーダ12bに出力する。このエンコーダ12bは、コンパレ
ータC1′〜C7′からの信号をデコードして３ビットのデ
ータに変換し、ラッチ回路13bに出力する。このラッチ
回路13bは、エンコーダ12bからの信号をクロックパルス
CKに同期してラッチし、D1′〜D3′として表示駆動回路
2bに出力する。
上記のように第３図に示す液晶表示装置においては、映
像信号を２つのA/D変換回路1a,1bにより交互にサンプリ
ングしてデジタルデータD1〜D3,D1′〜D3′に変換し、
この変換データに基づいて奇数あるいは偶数のセグメン
ト電極を固定的に表示駆動するようにしている。しか
し、A/D変換回路1a,1bには、それぞれ特有のオフセット
誤差、あるいは直線性誤差が有り、このため同一レベル
の信号が入力されたにも拘らず、D1〜D3とD1′〜D3′が
異なるデータとなってしまう場合がある。例えば映像信
号がある一定の直流レベルの信号であるとき、D1〜D3が
「100」、D1′〜D3′が「101」となる場合が存在する。
この結果、液晶表示パネルには、奇数番目のセグメント
電極ラインは「100」の階調が表示され、偶数番目のセ
グメント電極ラインには「101」の階調が表示されてし
まう。この場合には、液晶表示パネルに縦縞が生じ、非
常に見づらい画面となる。
像信号を２つのA/D変換回路1a,1bにより交互にサンプリ
ングしてデジタルデータD1〜D3,D1′〜D3′に変換し、
この変換データに基づいて奇数あるいは偶数のセグメン
ト電極を固定的に表示駆動するようにしている。しか
し、A/D変換回路1a,1bには、それぞれ特有のオフセット
誤差、あるいは直線性誤差が有り、このため同一レベル
の信号が入力されたにも拘らず、D1〜D3とD1′〜D3′が
異なるデータとなってしまう場合がある。例えば映像信
号がある一定の直流レベルの信号であるとき、D1〜D3が
「100」、D1′〜D3′が「101」となる場合が存在する。
この結果、液晶表示パネルには、奇数番目のセグメント
電極ラインは「100」の階調が表示され、偶数番目のセ
グメント電極ラインには「101」の階調が表示されてし
まう。この場合には、液晶表示パネルに縦縞が生じ、非
常に見づらい画面となる。
［考案の目的］ 本考案は上記実情に鑑みてなされたもので、A/D変換回
路にオフセット誤差、直線性誤差が生じている場合で
も、表示画面中の階調エラーによる縦縞を無くすことが
できる液晶表示装置を提供することを目的とする。
路にオフセット誤差、直線性誤差が生じている場合で
も、表示画面中の階調エラーによる縦縞を無くすことが
できる液晶表示装置を提供することを目的とする。
［考案の要点］ 本考案は、複数のA/D変換回路のサンプリングクロック
及び出力データをそれぞれ１水平期間毎に切換え、各A/
D変換回路から表示駆動回路へ送られるデータが所定期
間毎に切換わるようにしたものである。
及び出力データをそれぞれ１水平期間毎に切換え、各A/
D変換回路から表示駆動回路へ送られるデータが所定期
間毎に切換わるようにしたものである。
［考案の実施例］ 以下、図面を参照して本考案の一実施例を説明する。第
１図はA/D変換ブロック部分の回路構成を示したもので
ある。同図において21aは第１のA/D変換部で、コンパレ
ータ部22a及びエンコーダ23aからなっている。また、21
bは第２のA/D変換部で、コンパレータ部22b及びエンコ
ーダ23bからなっている。上記コンパレータ部22aは、サ
ンプリングクロックCKθに同期して動作する第１〜第７
のコンパレータC1〜C7からなり、映像増幅回路（図示せ
ず）から送られてくる映像信号を基準電圧発生部24から
与えられる基準電圧と比較し、その比較結果をエンコー
ダ23aへ出力する。また、コンパレータ部22bは、サンプ
リングクロック▲▼に同期して動作する第１〜第
７のコンパレータC1′〜C7′からなり、映像増幅回路
（図示せず）から送られてくる映像信号を基準電圧発生
部24から与えられる基準電圧と比較し、その比較結果を
エンコーダ23bへ出力する。上記基準電圧発生部24は、
外部入力される上限基準電圧VH及び下限基準電圧VLを抵
抗r1〜r8により分圧して第１〜第７の基準電圧を発生
し、上記コンパレータC1〜C7,C1′〜C7′に供給する。
そして、上記エンコーダ23a,23bは、コンパレータ部22
a,22bからの信号をエンコードしてそれぞれ３ビットの
デジタル信号に変換し、３ビットのラッチ回路25a,25b
へ出力する。
１図はA/D変換ブロック部分の回路構成を示したもので
ある。同図において21aは第１のA/D変換部で、コンパレ
ータ部22a及びエンコーダ23aからなっている。また、21
bは第２のA/D変換部で、コンパレータ部22b及びエンコ
ーダ23bからなっている。上記コンパレータ部22aは、サ
ンプリングクロックCKθに同期して動作する第１〜第７
のコンパレータC1〜C7からなり、映像増幅回路（図示せ
ず）から送られてくる映像信号を基準電圧発生部24から
与えられる基準電圧と比較し、その比較結果をエンコー
ダ23aへ出力する。また、コンパレータ部22bは、サンプ
リングクロック▲▼に同期して動作する第１〜第
７のコンパレータC1′〜C7′からなり、映像増幅回路
（図示せず）から送られてくる映像信号を基準電圧発生
部24から与えられる基準電圧と比較し、その比較結果を
エンコーダ23bへ出力する。上記基準電圧発生部24は、
外部入力される上限基準電圧VH及び下限基準電圧VLを抵
抗r1〜r8により分圧して第１〜第７の基準電圧を発生
し、上記コンパレータC1〜C7,C1′〜C7′に供給する。
そして、上記エンコーダ23a,23bは、コンパレータ部22
a,22bからの信号をエンコードしてそれぞれ３ビットの
デジタル信号に変換し、３ビットのラッチ回路25a,25b
へ出力する。
上記ラッチ回路25aは、エンコーダ23aからの信号をクロ
ックパルス▲▼に同期してラッチし、データバス
DB1を介して３ビットのラッチ回路26a及びクロックドバ
ッファ27aに入力する。上記ラッチ回路26aは、入力デー
タをクロックパルスCKθに同期してラッチし、クロック
ドバッファ28aを介して端子29aよりデータD1〜D3として
出力する。上記クロックドバッファ28aは、タイミング
信号ａに同期して動作する。また、上記クロックドバッ
ファ27aは、タイミング信号に同期して動作し、ラッ
チ回路25aにラッチされたデータを端子29bよりD1′〜D
3′として出力する。
ックパルス▲▼に同期してラッチし、データバス
DB1を介して３ビットのラッチ回路26a及びクロックドバ
ッファ27aに入力する。上記ラッチ回路26aは、入力デー
タをクロックパルスCKθに同期してラッチし、クロック
ドバッファ28aを介して端子29aよりデータD1〜D3として
出力する。上記クロックドバッファ28aは、タイミング
信号ａに同期して動作する。また、上記クロックドバッ
ファ27aは、タイミング信号に同期して動作し、ラッ
チ回路25aにラッチされたデータを端子29bよりD1′〜D
3′として出力する。
一方、上記ラッチ回路25bは、エンコーダ23bの出力デー
タをクロックパルスCKθに同期してラッチし、データバ
スDB2を介してクロックドバッファ28b及び３ビットのラ
ッチ回路26bに入力する。上記クロックドバッファ28b
は、タイミング信号ａに同期して動作し、ラッチ回路25
bにラッチされたデータを端子29bよりD1′〜D3′として
出力する。また、ラッチ回路26bは、ラッチ回路25bの出
力をクロックパルス▲▼に同期してラッチし、ク
ロックドバッファ27bを介して端子29aよりD1〜D3として
出力する。上記クロックドバッファ27bは、タイミング
信号に同期して動作する。
タをクロックパルスCKθに同期してラッチし、データバ
スDB2を介してクロックドバッファ28b及び３ビットのラ
ッチ回路26bに入力する。上記クロックドバッファ28b
は、タイミング信号ａに同期して動作し、ラッチ回路25
bにラッチされたデータを端子29bよりD1′〜D3′として
出力する。また、ラッチ回路26bは、ラッチ回路25bの出
力をクロックパルス▲▼に同期してラッチし、ク
ロックドバッファ27bを介して端子29aよりD1〜D3として
出力する。上記クロックドバッファ27bは、タイミング
信号に同期して動作する。
また、第１図において31はタイミング信号発生部で、1/
2分周器32、インバータ33,34、イクスクルーシブノア回
路（以下EXノア回路と略称する）35からなっている。上
記1/2分周器32は、第２図に示す１水平周期のクロック
パルスφN1を1/2分周してタイミング信号ａを作成する
もので、リセット信号ECによりセットされる。また、上
記タイミング信号ａは、インバータ33を介してに反転
される。上記リセット信号ECは１垂直期間毎に、垂直ブ
ランキング期間のみ“1"となる信号であり、タイミング
信号a,をフレーム毎に同位相とするために用いる。そ
して、上記1/2分周器32から出力されるタイミング信号
ａは、クロックパルスCKと共にEXノア回路35に入力さ
れ、サンプリングクロックCKθとして取出されると共
に、更にインバータ34を介して▲▼に反転され
る。上記サンプリングクロックCKθ，▲▼は上記
のように反転関係にあり、第２図に示すように上記タイ
ミング信号ａにより１水平期間毎に位相が180°ずれ
る。
2分周器32、インバータ33,34、イクスクルーシブノア回
路（以下EXノア回路と略称する）35からなっている。上
記1/2分周器32は、第２図に示す１水平周期のクロック
パルスφN1を1/2分周してタイミング信号ａを作成する
もので、リセット信号ECによりセットされる。また、上
記タイミング信号ａは、インバータ33を介してに反転
される。上記リセット信号ECは１垂直期間毎に、垂直ブ
ランキング期間のみ“1"となる信号であり、タイミング
信号a,をフレーム毎に同位相とするために用いる。そ
して、上記1/2分周器32から出力されるタイミング信号
ａは、クロックパルスCKと共にEXノア回路35に入力さ
れ、サンプリングクロックCKθとして取出されると共
に、更にインバータ34を介して▲▼に反転され
る。上記サンプリングクロックCKθ，▲▼は上記
のように反転関係にあり、第２図に示すように上記タイ
ミング信号ａにより１水平期間毎に位相が180°ずれ
る。
次に上記実施例の動作を第２図のタイミングチャートを
参照して説明する。1/2分周器32は、クロックパルスφN
1を分周してタイミング信号ａを出力するが、今第２図
に示すように第１水平期間H1においてタイミング信号ａ
がハイレベルに立上がったとすると、EXノア回路35から
はクロックパルスCKがそのままサンプリングクロックCK
θとして出力され、インバータ34からはサンプリングク
ロックCKθを反転した▲▼が出力される。そし
て、このサンプリングクロックCKθ，▲▼に同期
してA/D変換部21a,21bのA/D変換動作が行なわれる。す
なわち、第１のA/D変換部21aは、サンプリングクロック
CKθの立上りに同期してコンパレータC1〜C7が動作し、
映像信号と基準電圧との比較出力をエンコーダ23aに入
力する。また、第２のA/D変換部21bは、サンプリングク
ロック▲▼の立上りに同期してコンパレータC1′
〜C7′が動作し、映像信号と基準電圧との比較出力をエ
ンコーダ23bに入力する。上記のようにA/D変換部21a,21
bは、サンプリングクロックCKθ，▲▼に同期し
て映像信号を交互にA/D変換し、３ビットのデジタルデ
ータをラッチ回路25a,25bにそれぞれ出力する。上記ラ
ッチ回路25aは第１のA/D変換部21aからのデータをサン
プリングクロック▲▼に同期してラッチし、ラッ
チ回路25bは第２のA/D変換部21bからのデータをサンプ
リングクロックCKθに同期してラッチする。
参照して説明する。1/2分周器32は、クロックパルスφN
1を分周してタイミング信号ａを出力するが、今第２図
に示すように第１水平期間H1においてタイミング信号ａ
がハイレベルに立上がったとすると、EXノア回路35から
はクロックパルスCKがそのままサンプリングクロックCK
θとして出力され、インバータ34からはサンプリングク
ロックCKθを反転した▲▼が出力される。そし
て、このサンプリングクロックCKθ，▲▼に同期
してA/D変換部21a,21bのA/D変換動作が行なわれる。す
なわち、第１のA/D変換部21aは、サンプリングクロック
CKθの立上りに同期してコンパレータC1〜C7が動作し、
映像信号と基準電圧との比較出力をエンコーダ23aに入
力する。また、第２のA/D変換部21bは、サンプリングク
ロック▲▼の立上りに同期してコンパレータC1′
〜C7′が動作し、映像信号と基準電圧との比較出力をエ
ンコーダ23bに入力する。上記のようにA/D変換部21a,21
bは、サンプリングクロックCKθ，▲▼に同期し
て映像信号を交互にA/D変換し、３ビットのデジタルデ
ータをラッチ回路25a,25bにそれぞれ出力する。上記ラ
ッチ回路25aは第１のA/D変換部21aからのデータをサン
プリングクロック▲▼に同期してラッチし、ラッ
チ回路25bは第２のA/D変換部21bからのデータをサンプ
リングクロックCKθに同期してラッチする。
しかして、上記第１水平期間H1においては、タイミング
信号ａがハイレベル、タイミング信号ａがローレベルと
なっているので、クロックドバッファ28a,28bがオン
し、クロックドバッファ27a,27bがオフしている。従っ
て、上記ラッチ回路25aにラッチされたデータは、ラッ
チ回路26a,クロックドバッファ28aを介して端子29aより
D1〜D3として出力され、また、ラッチ回路25bにラッチ
されたデータは、クロックドバッファ28bを介して端子2
9bよりD1′〜D3′として出力される。上記端子29a,29b
より出力されるデータD1〜D3,D1′〜D3′は、第３図に
示した表示駆動回路2a,2bへ送られ、表示駆動回路2a,2b
により液晶表示パネル３のセグメント電極S1〜Snが表示
駆動される。
信号ａがハイレベル、タイミング信号ａがローレベルと
なっているので、クロックドバッファ28a,28bがオン
し、クロックドバッファ27a,27bがオフしている。従っ
て、上記ラッチ回路25aにラッチされたデータは、ラッ
チ回路26a,クロックドバッファ28aを介して端子29aより
D1〜D3として出力され、また、ラッチ回路25bにラッチ
されたデータは、クロックドバッファ28bを介して端子2
9bよりD1′〜D3′として出力される。上記端子29a,29b
より出力されるデータD1〜D3,D1′〜D3′は、第３図に
示した表示駆動回路2a,2bへ送られ、表示駆動回路2a,2b
により液晶表示パネル３のセグメント電極S1〜Snが表示
駆動される。
そして、上記第１水平期間H1を終了し、第２図に示すよ
うに第２水平周期H2において次のクロックパルスφN1が
送られてくると、1/2分周器32から出力されるタイミン
グ信号ａがローレベルとなる。この第２水平周期H2で
は、タイミング信号ａがローレベルとなるため、EXノア
回路35から出力されるサンプリングクロックCKθはクロ
ックパルスCKと位相が180°ずれたものとなり、また、
インバータ34から出力されるサンプリングクロック▲
▼はクロックパルスCKと同位相となる。このためA/
D変換部21a,21bは、第１水平期間H1の場合とは相互に入
れ替わったタイミングでA/D変換動作を行なう。また、
この第２水平周期H2では、タイミング信号ａがローレベ
ルとなると共に、インバータ33から出力されるタイミン
グ信号がハイレベルとなるので、クロックドバッファ
28a,28bがオフ、クロックドバッファ27a,27bがオン状態
となる。従って、第１のA/D変換部21aからラッチ回路25
aにラッチされたデータは、クロックドバッファ27aを介
して端子29bからD1′〜D3′として出力される。一方、
第２のA/D変換部21bからラッチ回路25bにラッチされた
データは、ラッチ回路26b及びクロックドバッファ27bを
介して端子29aよりD1〜D3として出力される。そして、
上記端子29a,29bから出力されるデータD1〜D3,D1′〜D
3′は、第３図における表示駆動回路2a,2bへ送られ、こ
の表示駆動回路2a,2bにより液晶表示パネル３のセグメ
ント電極S1〜Snが表示駆動される。
うに第２水平周期H2において次のクロックパルスφN1が
送られてくると、1/2分周器32から出力されるタイミン
グ信号ａがローレベルとなる。この第２水平周期H2で
は、タイミング信号ａがローレベルとなるため、EXノア
回路35から出力されるサンプリングクロックCKθはクロ
ックパルスCKと位相が180°ずれたものとなり、また、
インバータ34から出力されるサンプリングクロック▲
▼はクロックパルスCKと同位相となる。このためA/
D変換部21a,21bは、第１水平期間H1の場合とは相互に入
れ替わったタイミングでA/D変換動作を行なう。また、
この第２水平周期H2では、タイミング信号ａがローレベ
ルとなると共に、インバータ33から出力されるタイミン
グ信号がハイレベルとなるので、クロックドバッファ
28a,28bがオフ、クロックドバッファ27a,27bがオン状態
となる。従って、第１のA/D変換部21aからラッチ回路25
aにラッチされたデータは、クロックドバッファ27aを介
して端子29bからD1′〜D3′として出力される。一方、
第２のA/D変換部21bからラッチ回路25bにラッチされた
データは、ラッチ回路26b及びクロックドバッファ27bを
介して端子29aよりD1〜D3として出力される。そして、
上記端子29a,29bから出力されるデータD1〜D3,D1′〜D
3′は、第３図における表示駆動回路2a,2bへ送られ、こ
の表示駆動回路2a,2bにより液晶表示パネル３のセグメ
ント電極S1〜Snが表示駆動される。
以下、同様の動作が繰返され、A/D変換部21a,21bの出力
が１水平周期毎に端子29aからD1〜D3として、あるいは
端子29bからD1′〜D3′として交互に出力される。そし
て、このデータD1〜D3,D1′〜D3′に基づいて、液晶表
示パネル３における奇数番目のセグメント電極S1,S3,…
Sn−１と偶数番目のセグメント電極S2,S4,…Snが表示駆
動回路2a,2bにより１水平周期毎に交互に切り換え駆動
される。このためA/D変換部21a,21bの動作レベルが誤差
によりずれていても、その誤差分が相殺されてしまい、
画像に影響を与えることはない。
が１水平周期毎に端子29aからD1〜D3として、あるいは
端子29bからD1′〜D3′として交互に出力される。そし
て、このデータD1〜D3,D1′〜D3′に基づいて、液晶表
示パネル３における奇数番目のセグメント電極S1,S3,…
Sn−１と偶数番目のセグメント電極S2,S4,…Snが表示駆
動回路2a,2bにより１水平周期毎に交互に切り換え駆動
される。このためA/D変換部21a,21bの動作レベルが誤差
によりずれていても、その誤差分が相殺されてしまい、
画像に影響を与えることはない。
［考案の効果］ 以上詳記したように本考案によれば、複数のA/D変換回
路のサンプリングクロック１水平期間毎に切換えると共
に、上記A/D変換回路から表示駆動回路への複数のデー
タバスを所定期間毎に切換えるようにしたので、A/D変
換回路にオフセット誤差あるいは直線性誤差を生じてい
ても、その影響を無くすことができ、表示画面中の階調
エラーによる縦縞を無くすことができ、画像品質を向上
することができる。
路のサンプリングクロック１水平期間毎に切換えると共
に、上記A/D変換回路から表示駆動回路への複数のデー
タバスを所定期間毎に切換えるようにしたので、A/D変
換回路にオフセット誤差あるいは直線性誤差を生じてい
ても、その影響を無くすことができ、表示画面中の階調
エラーによる縦縞を無くすことができ、画像品質を向上
することができる。
【図面の簡単な説明】 第１図は本考案の一実施例による液晶表示装置のA/D変
換ブロック部分の回路構成を示すブロック図、第２図は
同実施例の動作を説明するためのタイミングチャート、
第３図は従来の液晶表示装置の概略構成を示すブロック
図、第４図は第３図におけるA/D変換ブロック部分の詳
細を示す回路構成図、第５図は第４図の動作を説明する
ためのタイミングチャートである。 １…A/D変換ブロック、2a,2b…表示駆動回路、３…液晶
表示パネル、21a,21b…A/D変換部、22a,22b…コンパレ
ータ部、23a,23b…エンコーダ、24…基準電圧発生部、2
5a,25b,26a,26b…ラッチ回路、27a,27b,28a,28b…クロ
ックドバッファ、31…タイミング信号発生部、32…1/2
分周器。
換ブロック部分の回路構成を示すブロック図、第２図は
同実施例の動作を説明するためのタイミングチャート、
第３図は従来の液晶表示装置の概略構成を示すブロック
図、第４図は第３図におけるA/D変換ブロック部分の詳
細を示す回路構成図、第５図は第４図の動作を説明する
ためのタイミングチャートである。 １…A/D変換ブロック、2a,2b…表示駆動回路、３…液晶
表示パネル、21a,21b…A/D変換部、22a,22b…コンパレ
ータ部、23a,23b…エンコーダ、24…基準電圧発生部、2
5a,25b,26a,26b…ラッチ回路、27a,27b,28a,28b…クロ
ックドバッファ、31…タイミング信号発生部、32…1/2
分周器。
Claims (1)
- 【請求項１】映像信号をそれぞれ位相の異なる複数のサ
ンプリングクロックによりA/D変換する複数のA/D変換回
路と、 上記複数のサンプリングクロックの位相を所定期間毎に
それぞれ反転する手段と、 上記複数のA/D変換回路の出力データに基づき画像表示
パネルのセグメント電極を駆動する複数の表示駆動回路
と、 上記複数のA/D変換回路の出力データを所定期間毎に切
換えて上記複数の表示駆動回路に入力する手段とを具備
したことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986173342U JPH071622Y2 (ja) | 1986-11-13 | 1986-11-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986173342U JPH071622Y2 (ja) | 1986-11-13 | 1986-11-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381475U JPS6381475U (ja) | 1988-05-28 |
| JPH071622Y2 true JPH071622Y2 (ja) | 1995-01-18 |
Family
ID=31110713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986173342U Expired - Lifetime JPH071622Y2 (ja) | 1986-11-13 | 1986-11-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071622Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07113819B2 (ja) * | 1984-11-06 | 1995-12-06 | キヤノン株式会社 | 表示装置及びその駆動法 |
-
1986
- 1986-11-13 JP JP1986173342U patent/JPH071622Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6381475U (ja) | 1988-05-28 |
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