JPH075732Y2

JPH075732Y2 - 液晶表示データ処理回路

Info

Publication number: JPH075732Y2
Application number: JP3087389U
Authority: JP
Inventors: 哲也楠野
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1995-02-08
Anticipated expiration: 2004-03-20
Also published as: JPH02123179U

Description

【考案の詳細な説明】［産業上の利用分野］本考案は、液晶表示部への表示データを処理する液晶表
示データ処理回路に関する。

［従来技術と解決すべき課題］従来、液晶テレビあるいはその他の時分割駆動方式のデ
ジタルディスプレイ装置では、アナログ映像信号を数ビ
ット例えば３〜４ビットのデジタルデータに変換し、こ
のデジタルデータに基づいて階調信号を作成して液晶表
示パネルを表示駆動するようにしている。上記デジタル
データのビット数を多くすることにより表示画像の階調
数を増すことができるが、デジタルデータのビット数を
多くすると表示駆動回路が複雑になるという問題があ
る。このため従来では、第４図に示すように１表示期間
をT1,T2の２つの期間に分割し、各分割期間T1,T2におけ
るA/D変換の実質上のサンプリングレベルを異ならせ、
デジタルデータを見掛け上１ビット増加させた場合と同
じ階調数が得られるようにしている。第４図はアナログ
信号を３ビットのデジタルデータに変換する場合の例を
示したものである。上記の方法において期間T1とT2とを
切換える場合、従来では第５図に示すように表示画面の
縦方向と時間軸方向について行なっている。すなわち、
第５図（ａ）に示すように表示画面のあるフィールドｎ
では、水平走査ライン中の奇数ラインL1,L2,…に対して
上記期間T1のデータで表示駆動し、偶数ラインL2,L4,…
に対して期間T2のデータで表示駆動する。そして、次の
フィールドｎ＋１では、第５図（ｂ）に示すように奇数
ラインL1,L2,…に対して上記期間T2のデータで表示駆動
し、偶数ラインL2,L4,…に対して期間T1のデータで表示
駆動する。以下、同様の表示制御を繰返して行なう。

しかし、上記のように表示画面の切換えを縦方向と時間
軸方向についてのみ行なうようにした場合には、画面の
内容によっては同じ階調になるべき部分が物体の移動に
伴って異なる階調になってしまう。また、期間T1とT2と
を切換える切換信号がノイズの影響を受け易いという問
題がある。すなわち、T1期間とT2期間との切換えは１水
平ライン毎に行なっているので、切換信号のタイミング
がノイズの影響によりずれた場合、期間T1あるいは期間
T2で処理された表示データが２ライン連続することにな
り、ノイズとして感じられる可能性が非常に高くなる。

本考案は上記実情に鑑みて成されたもので、画像信号に
対する再現性を向上し得ると共にノイズの影響を受け難
い液晶表示データ処理回路を提供することを目的とす
る。

［課題を解決するための手段及び作用］本考案は、液晶表示部へのデジタル表示データを処理
し、ｎビットの表示データ中の最下位ビットと他のビッ
トとを加算処理してｎ−１ビットの表示データを作成し
て、ｎビットの表示データと同じ階調信号を得る液晶表
示データ処理回路において、上記加算処理を１画素おき
に行なうと共にその加算タイミングを１水平ライン毎に
反転し、更にこの反転タイミングを１フィールド毎に反
転制御するように構成したものである。

上記の構成とすることにより、ｎ−１ビットの表示デー
タ作成タイミングが１画素毎、１水平ライン毎、１フィ
ールド毎に切換えられて表示画面全体に対して平均した
表示データが得られ、ｎ−１ビットの表示データであっ
てもより再現性の高い階調表現が可能となる。

［実施例］以下、図面を参照して本考案の一実施例を説明する。第
１図は本考案による液晶表示データ処理駆動回路10の構
成を示すブロック図である。同図において11はA/D変換
回路で、入力端子A_INにアナログ映像信号ａが入力さ
れ、クロック端子CKにサンプリングクロックφｓが入力
される。上記A/D変換回路11は、入力端子A_INに入力され
るアナログ映像信号ａをサンプリングクロックφｓに同
期して４ビットのデジタルデータD1〜D4に変換して、デ
ータD1をアンド回路12に入力し、データD2〜D4を加算器
14の入力端子A2〜A4に入力すると共にナンド回路13を介
してアンド回路12に入力する。

また、上記サンプリングクロックφｓは、Ｄ型フリップ
フロップ15のクロック端子CKに入力される。このフリッ
プフロップ15は、リセット端子に水平同期信号H-Syまた
は複合同期信号C-Syが入力されると共に、Ｑ側出力が自
己の入力端子Ｄに入力され、Ｑ側出力がイクスクルーシ
ブオア回路（以下EXオア回路と略称する）16に入力され
る。このEXオア回路16には、更に水平タイミング信号CK
H及び垂直タイミング信号CKVがEXオア回路17を介して入
力される。上記水平タイミング信号CKHは１水平周期毎
に信号レベルがハイレベルとローレベルに交互に切換わ
る信号であり、垂直タイミング信号CKVは１フィールド
（１画面）毎に信号レベルがハイレベルとローレベルに
交互に切換わる信号である。そして、上記EXオア回路16
の出力信号は、データ切換信号としてアンド回路12に入
力され、このアンド回路12の出力信号が加算器14の入力
端子B2に入力される。また、この加算器14のキャリー入
力端子C0及びデータ入力端子B1,B3,B4,A1には、ローレ
ベル（“0"）の信号Ｌが与えられる。この加算器14は、
入力端子A1〜A4の入力信号と出力端子B1〜B4の入力信号
とをそれぞれ加算し、出力端子Σ１〜Σ４より出力す
る。この出力端子Σ１〜Σ４のうち、Σ２〜Σ４から出
力される信号がデジタルデータDA1〜DA3として液晶表示
部（図示せず）へ送られる。

次に上記実施例の動作を説明する。A/D変換回路11は、
入力端子A_INに与えられるアナログ映像信号ａをサンプ
リングクロックφｓに同期してサンプリングし、４ビッ
トのデジタルデータD1〜D4に変換してデータD2〜D3を加
算器14に出力する。また、このデータD2〜D4は、ナンド
回路13を介してアンド回路12に入力され、データＤは直
接アンド回路12に入力される。このアンド回路12は、1V
期間ごとに反転する垂直タイミング信号CKV、1H期間ご
とに反転する水平タイミング信号CKH、サンプリングク
ロックφｓによってゲート制御され、それに応じてA/D
変換回路11からのデータD1を加算器14に出力する。今、
例えば垂直タイミング信号CKV及び水平タイミング信号C
KHが共に“0"であるとすると、EXオア回路17の出力信号
が“0"となってEXオア回路16に入力される。また、この
EXオア回路16に入力されるフリップフロップ15のＱ側出
力信号は、タイミングクロックφｓが与えられる毎に信
号レベルが反転する。従って、EXオア回路17の出力信号
が“0"の場合には、フリップフロップ15のＱ側出力信号
がそのままEXオア回路16の出力信号となってアンド回路
12に入力される。このアンド回路12は、フリップフロッ
プ15からEXオア回路16を介して送られてくる信号により
ゲート制御され、A/D変換回路11から出力されるデータD
1をサンプリングクロックφｓの１周期おきに加算器14
に転送する。なお、A/D変換回路11から出力されるデー
タD2〜D4がオール“1"である場合には、ナンド回路13の
出力が“0"となってアンド回路12のゲートを閉じ、デー
タD1が加算器14へ送られるのを禁止する。上記加算器14
は、データD1がアンド回路12を介して送られてきた時に
はデータD2〜D4中の下位ビットD2にデータD1を加算し、
また、データD1の入力が禁止されている時には加算器14
からのデータD2〜D4をそのまま出力端子Σ２〜Σ４より
データDA1〜DA3として出力する。

第２図は、上記A/D変換回路11から出力されるデータD1
〜D4と加算器14から出力されるデータDA1〜DA3との関係
を示したものである。

しかして、上記アンド回路12に対するゲート制御の結
果、第３図（ａ）に示すようにあるフィールドｎ（垂直
タイミング信号CKVが“0"）において、水平ラインL1が
走査（水平タイミング信号CKHが“0"）される場合に
は、例えば斜線で示す奇数ビットにおいてデータD1が加
算され、他の偶数ビットではデータD1の加算は行なわれ
ない。

そして、上記フィールドｎにおいて水平走査ラインが次
のラインL2に移り、水平タイミング信号CKHが“1"にな
ると、EXオア回路17の出力信号が“1"となってEXオア回
路16に入力される。この結果、EXオア回路17からはフリ
ップフロップ15のＱ側出力信号が反転して出力され、ア
ンド回路12に入力されてゲート制御が行なわれる。従っ
て、A/D変換回路11から加算器14に送られるデータD1の
転送タイミングが上記水平ラインL1の場合より１画素分
ずれ、それに応じて加算器14での加算が行われる。すな
わち、第３図（ａ）に示すように水平ラインL1,L2での
データD2〜D4とD1との加算タイミングは１画素分ずれた
ものとなり、水平ラインL1の非加算時に水平ラインL2で
加算動作が行なわれる。

更に、水平走査ラインが次のラインL3に移ると、水平タ
イミング信号CKHが“0"のレベルに戻るので、加算器14
の加算タイミングは水平ラインL1の時と同じになる。以
下、同様の動作が１水平ライン毎に交互に繰返される。

そして、上記フィールドｎに対する走査を終了して次の
フィールドｎ＋１の走査に入ると、垂直タイミング信号
CKVが“1"レベルに切換わる。このためEXオア回路17か
らは、水平タイミング信号CKHが反転して出力され、EX
オア回路16に入力される。この結果、このフィールドｎ
＋１では、加算器14のデータD2〜D4に対するデータD1の
加算タイミングが第３図（ｂ）に示すようにフィールド
ｎに対して奇数ラインL1,L3,…と偶数ラインL2,L4,…と
を入替えたタイミングとなっている。

以下、同様にしてフィールド毎に上記第３図（ａ），
（ｂ）に示すタイミングの加算動作が交互に繰返され
る。

上記のようにA/D変換回路11から出力されるデータD2〜D
4とデータD1との加算動作が１画素おきに行なわれると
共に、その加算タイミングが１水平ライン毎に反転して
行なわれ、かつ、これらの加算タイミングが１フィール
ド毎に反転して、つまり、時間軸方向で反転して行なわ
れる。この結果、加算器14における加算切換え周波数が
高くなると共に、その加算処理が画面全体で平均的に行
なわれ、映像信号に対する再現性が向上する。

［考案の効果］以上詳記したように本考案によれば、液晶表示部へのデ
ジタル表示データを処理し、ｎビットの表示データ中の
最下位ビットと他のビットとを加算処理してｎ−１ビッ
トの表示データを作成して、ｎビットの表示データと同
じ階調信号を得る液晶表示データ処理回路において、上
記加算処理を１画素おきに行なうと共にその加算タイミ
ングを１水平ライン毎に反転し、更にこの反転タイミン
グを１フィールド毎に反転制御するようにしたので、表
示画面全体が１画素単位で分割されて表示データの切換
えが行なわれ、ｎ−１ビットの表示データであってもよ
り再現性の高い階調表現を行なうことができる。上記加
算処理を１画素おきに行なっているので、加算動作を切
換えるタイミング信号にノイズが混入した場合でも、ノ
イズが混入した水平ラインにおける加算動作のタイミン
グが１画素分ずれる程度であり、実際にノイズとして感
じられる可能性は非常に小さい。

【図面の簡単な説明】

第１図ないし第３図は本考案の一実施例を示すもので、
第１図は回路構成を示すブロック図、第２図はA/D変換
されたｎビットのデータと加算処理後のｎ−１ビットの
出力データとの関係を示す図、第３図（ａ），（ｂ）は
表示データの分割動作を示す図、第４図及び第５図は従
来回路における表示データの分割動作を説明するための
図である。 11…A/D変換回路、14…加算器、15…フリップフロッ
プ、16,17…イクスクルーシブオア回路（EXオア回
路）。

Claims

【実用新案登録請求の範囲】

【請求項１】液晶表示部への表示データを処理する液晶
表示データ処理回路において、アナログ映像信号をサン
プリングクロックに同期してｎビットのデジタルデータ
に変換するA/D変換回路と、このA/D変換回路の出力デー
タ中の最下位ビットと他のビットとを加算してｎ−１ビ
ットのデジタルデータとして出力する加算手段と、上記
A/D変換回路の最下位出力ビットと上記加算手段との間
に設けられるゲート回路と、このゲート回路を上記サン
プリングクロックに同期して交互にオン／オフ制御する
ゲート制御手段と、このゲート制御手段の出力信号を上
記液晶表示部の１水平走査ライン毎に反転する第１の反
転制御手段と、この第１の反転制御手段の出力信号を上
記液晶表示部の１フィールド毎に交互に反転制御する第
２の反転制御手段とを具備したことを特徴とする液晶表
示データ処理回路。