JPH07168562A - ディレイラインマネージメントロジックを有する信号処理装置及びそれを用いた楽音処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 楽音を遅延するためのディレイラインを置換
える際に、置換えによるノイズの発生等をユーザーに認
識させない様リアルタイムで置換える。 【構成】 ディレイラインを用いたボイスプログラムを
する信号処理装置に、ディレイラインロケーション３４
９を設ける。さらに、ディレイラインロケーション３４
９メモリをクリアする際には、「０」値を書込むことな
く自動的に当クリアするディレイラインマネージメント
ロジックを設け、該ロジックには、ディレイラインに割
当てられたメモリロケ−ションのサブセットのスタート
位置等を示すオフセット値と、サブセットの中に可変メ
モリロケ−ションの数を示すカウント等からなるディレ
イラインのパラメ−タ−をストアーするディレイライン
コンフィグレーションレジスタ−ファイルを設ける。デ
ィレイラインをクリアする際には、例えば所定のディレ
イラインのカウントを「０」に設定して、ディレイライ
ンコンフィグレーションレジスタ−ファイルを更新する
命令を送る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディレイラインを有して
プログラムを実行するリアルタイム処理システムに係
り、詳しくはディレイラインをマネージメントするため
のディレイラインマネージメントロジックを有する信号
処理装置及びそれを用いた楽音処理装置に関する。

【０００２】

【従来の技術】ミュージックシンセサイザーは、多岐多
様な楽音合成に用いられている。この様なシステムで
は、発生している楽音を耳障りなディレイ等を伴うこと
なく、リアルタイムでに変えることが望まれている。従
来、ミュージックシンセサイザーのアーキテクチャーと
して様々な方式が提案されている。例えば、減算合成、
ウエーブテーブル合成、ＦＭ合成、加算合成である。こ
れらの合成方式の概説は、ウォーカー著、「ＫＯＲＧ
ＷＡＶＥＳＴＡＴＩＯＮ」ピーター エル．アレキサン
ダー出版、ニューベリーパーク カリフォルニア州、１
９９０年の９ページから１２ページに記載されている。
これら一般に用いられるている４種類の合成方式は、仕
込まれた波形（ｐａｃｋａｇｅｄ ｗａｖｅｆｏｒｍ）
に基づき楽音を発生させるものであり、ユーザーの操作
（演奏）にリアルタイムで楽音を発生させるものであ
る。減算合成方式及びＦＭ合成方式における仕込まれた
波形は、単純なサイン波であったり、或は生楽器から実
際に録音した音のテーブル等であったりする。通常これ
らのテーブルは、パルスコード変調（ＰＣＭ変調）によ
りフォーマットされ、内部回路に組み込まれたメモリー
に格納されている。

【０００３】この再生技術を用いたミュージックシンセ
サイザーでは、生楽器音を基本波形として楽音合成する
ために幾つかの制限が加わる。例えば、与えられた生楽
器音の波形を用いつつ楽音を変化させるためには、新た
にＰＣＭテーブルを有したサンプリングハードウエアを
追加する必要がある。このため、ミュージックシンセサ
イザー業界は、デジタルシグナルプロセッサ（ＤＳＰ）
上で実行される楽音発生プログラムを用いた楽音合成に
動いている。しかしサンプリングを基本アーキテクチャ
とするＰＣＭ変調を用いたミュージックシンセサイザー
（ＰＣＭミュージックシンセサイザー）を改造するに
は、上述した様にハードウエア回路の追加等が必要にな
る。一方、楽音発生プログラムの制作は、ハードウエア
を改造することができない一般のユーザーであっても容
易に可能である。従って、ＤＳＰを用いたミュージック
シンセサイザー（ＤＳＰミュージックシンセサイザー）
のユーザーは、演奏する楽音の自由度をＰＣＭミュージ
ックシンセサイザーに比べて増すことが可能になる。

【０００４】一般にボイスプログラムと呼ばれる楽音合
成プログラムは、楽器、人の声等の音源を基本とした計
算モデルにより構成される。従って、楽音合成プログラ
ムの作成者は、作りたい音源の計算モデルを先に決め、
その後当該モデルを実行するコンピュータプログラムを
作成することになる。楽音合成プログラムの例として
は、米国特許Ｎｏ．４，９８４，２７６におけるジュリ
アス．Ｏ．スミスによる”ＤＩＧＩＴＡＬ ＰＲＯＣＥ
ＳＳＩＮＧ ＵＳＩＮＧ ＷＡＶＥＧＵＩＤＥＮＥＴＷ
ＯＲＫＳ”がある。電子楽器における動的ボイス割り当
て（dynamic voice allocation) とは、楽音合成に必要
なリソース（例えば、メモリー、プロセッサー、バスサ
イクル等）が空いているか否かにかかわらず、任意の楽
音を発生する能力を持つことを意味している。即ち合成
するためのリソースが空いていれば、即座に楽音の発生
に利用し、リソースが空いていない場合は、現在楽音の
発生に使われているボイスを”盗んで”新たなボイスを
割り当てることを言う。

【０００５】標準的なＰＣＭプレイバック方式のシンセ
サイザーにおいては、楽音合成に必要なリソースを短時
間で切換えるために楽音合成のバリエーションを限定し
ている。この場合、どのボイスも同じアルゴリズムが用
いられ（一般に、アルゴリズムはハードウエアに組み込
まれている）、かつ、同じＰＣＭデータを共有すると共
に、ボイスの出力は決められたオーディオバスと接続さ
れている。従って、異なるボイスは２，３のパラメータ
だけが相違するだけなので、この相違点のみを初期化或
は変更（置換え）するのに要する時間は短時間で行うこ
とが可能になる。リソースが塞がっている場合は、現在
実行中のボイスを止めて”ボイスを盗むことで”、その
ボイスを新しいボイスに割り当てる。

【０００６】

【発明が解決しようとする課題】現況においてボイスプ
ログラムを実行させるシステムには、ＤＳＰを用いたＤ
ＰＭー３（Ｐｅａｖｙ社製）が知られている。このシス
テムでは、ボイスを動的に割当てるために、ボイスプロ
グラムで使用している係数をリアルタイムで書換えるこ
とが可能となっている。しかし、ボイスプログラムの命
令自身は、リアルタイムで書換えることができないので
システムの自由度に制限が生じてしまう問題を持ってい
る。さらに新しい方法として、可変アルゴリズムを用い
たＤＳＰシステムをＰＣＭシンセサイザーに接続し、そ
して従来のアーキテクチャーにより合成した信号に異な
るオーディオ効果を付加する方法が提案されている。し
かしオーディオ効果の処理は、ＤＳＰシステムに対して
新しいアルゴリズムを書換える際には、ディレイライン
メモリをクリアしたり初期化する等の時間が必要となる
ためリアルタイムで変更することができない問題を有し
ている。

【０００７】またボイスプログラムが実行できる様に設
計された信号処理装置は、リアルタイムでボイスプログ
ラムを実行しなければならないためパワフルなデジタル
信号処理装置が利用されている。しかし、デジタル信号
処理装置におけるハードウエア等のリソースによって
は、リアルタイムで実行できるボイスプログラムの数に
制限が生じる問題がある。即ち、リアルタイムでボイス
プログラム（以下、適宜プログラムと略記する）を実行
するには、ＤＳＰの命令を記憶しているＲＡＭに当該プ
ログラムを予めロードしておく必要がある。何故なら、
プログラムが予めロードされていない場合には、プログ
ラムを転送をしている時、ディレイラインの消去操作
時、テーブルの更新操作時或は係数の初期化操作時等に
おいて耳に聞こえるクリックノイズが発生する問題が生
じるためである。またプログラムが、予めロードされて
いる場合でも、当該プログラムの一部を書換える際に、
上述した処理が必要となるのでクリックノイズが発生す
る問題がある。

【０００８】このようなシステムのディレイラインは、
連続したロケーションのストリングとしてメモり内に書
込まれている。従って、長さＬのディレイラインはＬ個
の連続したメモリロケーションを占めることになる。環
状のアドレス指定の場合は、任意のサンプリング間隔に
対して長さＬのディレイラインの終わりを読取るのに使
用される。ディレイラインが初期化される時は、有効な
データが書込まれる間、ディレイラインに対して間違っ
た読込みを起こさないために割当てられた領域内の全て
のメモリロケーションがクリアしなければならない。デ
ィレイラインを使用しているボイスプログラムを置換え
るためには、ディレイラインメモリをクリアするのに時
間が必要であり、この時間は特に長いディレイラインに
対しては重要である。従って、ＤＳＰを用いたミュージ
ックシンセサイザーや他のリアルタイム信号処理装置に
おいて、より効率の良いディレイラインのマネージメン
トを行う必要がある。

【０００９】以上のことがらを具体的に説明する。ＤＳ
Ｐ（デジタルシグナルプロセッサー）を用いた楽音合成
においては、楽音データの処理を所定時間だけ遅延させ
るためディレイラインがしばしば用いられる。例えば、
このようなディレイラインを用いて楽音合成を行うもの
としては、エコー等の残響処理や管楽器の共振モデル等
がある。このディレイラインは、ＤＳＰと接続された半
導体メモリー（ＲＡＭ）とで構成され、遅延した楽音は
以下のようにして発生している。まずＤＳＰから楽音デ
ータがディジタル化されて楽音信号としてサンプリング
周期毎にＲＡＭに書き込まれる。そして当該ＲＡＭに書
込まれた楽音データは、再度ＤＳＰに戻されて楽音処理
が行われる。その際ＤＳＰに戻す楽音データは、所定時
間前に書込んだデータが戻される。従ってＤＳＰで行わ
れる楽音処理は、楽音データを書込んだ時点からみると
過去の楽音データであり、これが遅延した楽音となる。
遅延時間は、 遅延時間＝サンプリング周期×サンプル数 で与えられので、遅延時間に相当するサンプル数分だけ
過去の楽音データをＲＡＭからＤＳＰに戻され、現在の
楽音と合成される。ディレイラインを管楽器の共振モデ
ルとして用いる場合を例示して説明する。管楽器には大
小さまざまな種類があり、おのおのの管の長さと共振周
波数は異なっている。例えばフルートの管はピッコロよ
り短く、また共振周波数も高い。ＤＳＰを用いた楽音合
成では、この管の長短をディレイラインの遅延時間の長
短として取り扱う。フルートの楽音を合成するには長い
遅延時間のディレイラインが用いられ、また短いピッコ
ロには短い遅延時間のディレイラインが用いられて、そ
れぞれの楽器の共振モデルをデジタル信号処理でシミュ
レートしている。

【００１０】図６（ａ）はディレイラインの概念図を示
している。また図６（ｂ），（ｃ）は短い遅延時間設定
のディレイラインを用いて記憶されたボイスプログラム
を、長い遅延時間設定のディレイラインに記憶する場合
のボイスプログラムへの置換えの様子を示している。な
お、短い遅延時間に設定されたボイスプログラムが実行
されている間は、図６（ｂ）に示す区間ＡのＲＡＭ領域
がディレイラインとして使用されているものとする。図
６（ｂ）におけるＤＳＰ入力は、ＤＳＰからディレイラ
インへのサンプリング周期毎の楽音データの書込みアド
レスを示し、またＤＳＰ出力Ａは遅延データの読出しア
ドレスを示している。また図６（ａ）から図６（ｅ）に
おいては、説明を簡単にするために遅延時間をＲＡＭ上
のメモリー領域の大小で示すが、実際は遅延時間に応じ
たＲＡＭ領域を図６（ｆ）に示すようなリングバッファ
としてディレイラインが構成されている。このリングバ
ッファにおいて、書き込みはアドレス０から順に書込ま
れ、その度にアドレスがインクリメントとされる。そし
てアドレスが最大（図６（ｆ）では１５）になると、そ
の次はまた０が指定される。従ってアドレスはエンドレ
スでグルグル回ることになる。

【００１１】長い遅延時間設定のディレイラインを用い
るボイスプログラムへの置換えが行われ、必要なＲＡＭ
領域が区間Ｂに広がり、これにより遅延されたデータの
読出しアドレスが図６（ｃ）のようにＤＳＰ出力Ｂにな
ったとする。このときＲＡＭの内部には、前のボイスプ
ログラムで使用していた楽音データ（例えばピッコロの
音）が区間Ａに残っており、また前のボイスプログラム
で使用されなかった未使用領域には不定のデータが残っ
ている。この状態で、ＤＳＰ入力から新しいボイスプロ
グラムに対応した楽音データ（例えばフルートの音）が
ＲＡＭに書込まれる。

【００１２】従って、新しいボイスプログラムに置換え
られ、ディレイライン上の遅延時間が区間Ｂに変更され
たとしても、新しいボイスプログラムに対応した楽音デ
ータ（フルートの音）がＤＳＰ入力からＤＳＰ出力Ｂま
で達しない限り（区間Ｂが全て新しい楽音データに置換
えられない限り）正しい楽音の合成は出来ないことにな
り、出力の楽音データにノイズが混入することになる。
即ちＢ区間には、新しく置換えたデータと不定データと
が混在し、楽音処理はこのＢ区間を単位として処理する
ため、あたかも不定データも新しいデータであるかの様
に認識してしまう。従って、この不定データはノイズと
して感受される。

【００１３】この不都合を防ぐため、従来は図６（ｄ）
に示す様に区間ＢまでのＲＡＭの内容を”ゼロ”にクリ
アしてから新しいボイスプログラムに置換えていた。こ
れによると、ＤＳＰ入力Ａからの新しいボイスプログラ
ムに対応した音データがＤＳＰ出力Ｂまで達していなく
とも、”ゼロ”データがＲＡＭから読みだされるのでノ
イズの混入を防止することができる。しかしこの方法で
もボイスプログラムを置換える時間に加え、ＲＡＭをク
リアする時間が必要になるので、ボイスプログラムの切
換えに長い時間が必要になる問題がある。

【００１４】また、別の従来技術として図６（ｅ）に示
すような、新しいボイスプログラムに対応した音データ
がＤＳＰ出力Ｂまで達する迄の間、ＤＳＰの命令を操作
してＲＡＭからのデータ読出しを禁止する方法もある。
この方法だとＲＡＭをクリアする時間は不要となるもの
の、ボイスプログラムを置換える処理に加え、ＲＡＭか
らのデータ読出しを禁止する処理が必要となり、ＤＳＰ
を制御するＣＰＵ処理の負担が増大する問題がある。本
発明では上記に鑑みて、ボイスプログラムの置換え時に
ディレイラインの遅延時間といくつかのパラメータを設
定するだけでノイズを発生することなくディレイライン
の区間を変更できるようにし、またＲＡＭをクリアする
時間も必要なく、またＣＰＵ処理の負担も最小限に抑え
ることを可能にしたディレイラインマネージメントロジ
ックを有する信号処理装置及びそれを用いた楽音信号処
理装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、ボイスプログラムを置換えて楽音合成する楽音処理
装置において、ディレイラインを用いてボイスプログラ
ムを実行する信号処理装置と、該信号処理装置に接続さ
れると共に、複数のメモリーロケーションのセットが設
けられて前記ディレイラインをストアーするメモリー
と、該メモリー及び前記信号処理装置に接続されると共
に、前記メモリーのメモリーロケーションにおけるセッ
トのサブセットを直接書込むことなくディレイラインを
自動的にクリアする命令により作動するメモリーマネー
ジメントロジックと有してなる、ことを特徴とする。

【００１６】またボイスプログラムを置換えて楽音合成
する楽音処理装置において、ディレイラインを用いてボ
イスプログラムを実行する信号処理装置と、ディレイラ
インをストアーするメモリーロケーションのセットを持
つメモリーと、信号処理装置に接続されると共に、前記
パラメーターが所定のディレイラインに割当てたメモリ
ーロケーションのセットにおけるサブセットを示すオフ
セット値及び前記サブセット内の有効なメモリーロケー
ションの数を示すカウント値とを持つ複数のディレイラ
インのパラメーターをストアーするレジスターファイル
を有し、前記信号処理装置が、所定のディレイラインの
ための前記レジスターファイルのポインター及びディレ
イラインの長さパラメーターを持つ所定のディレイライ
ンのデータとアクセスし、所定のディレイラインがリセ
ットされていることを示すべく前記レジスターファイル
にマークを書込む命令に応答するディレイライン初期化
ロジックと、前記メモリーに接続されると共に、所定の
ディレイラインがリセットすべくマークされ、又は所定
のディレイラインがディレイラインの長さパラメーター
で示されるメモリーロケーションに有効なデータが書き
込まれている間は前記信号処理装置により所定のディレ
イラインの読込みに対してクリアデータを出力し、ディ
レイラインの長さパラメーターにより示されるメモリー
ロケーションに有効なデータが書込まれた後、読込みに
対し選択されたメモリーロケーションからデータを出力
するディレイラインアドレッシングロジックに応答する
出力ロジックを有してなる、ことを特徴とする。

【００１７】さらにボイスプログラムを置換えて楽音合
成する楽音処理装置において、入力信号のソースと、該
入力信号のソースに接続されると共に、前記入力信号に
応じてディレイラインを用いるボイスプログラムをリア
ルタイムで実行するための信号処理装置と、該信号処理
装置に接続されると共に、ディレイラインをストアーす
るためのメモリーロケーションのセットを持つメモリー
と、該メモリー及び前記信号処理装置に接続されると共
に、所定のディレイラインに割当てられたメモリーロケ
ーションのセットにおけるサブセットをボイスプログラ
ムのためにクリアすべく前記入力信号のソースからの命
令に応答するメモリーマネージメントロジックとを有し
てなる、ことを特徴とする。

【００１８】

【作用】上記構成に基づき、本発明はディレイラインを
使用したボイスプログラムを実行する信号処理装置であ
り、当該信号処理装置はディレイラインを記憶するため
にメモリロケーションのセットを持つメモリを有してい
る。信号処理装置に接続されたメモリはディレイライン
をストアーするためにメモリロケーションのセットを有
している。ディレイラインマネージメントロジックは、
メモリと信号処理装置に接続され、メモリロケーション
のサブセットに書込むことなく特定のディレイラインに
割当てられたメモリロケーションのセットにおけるサブ
セットを信号処理装置によって実行されているプログラ
ムを自動的にクリアするべく命令を出力する。即ちディ
レイラインマネージメントロジックは、所定のディレイ
ラインに対するメモリロケーションのサブセットのデー
タをマスクし、その結果信号処理装置が所定のディレイ
ラインを読込むと、所定のディレイラインに新しいデー
タが書込まれるまでクリアデータを返すようになる。

【００１９】ディレイラインマネージメントロジック
は、ディレイラインの為のパラメーターをストアーする
コンフィグレーションレジスターファイルを有し、この
パラメーターは所定のディレイラインに割当てられたメ
モリロケーションのサブセットを示すオフセット値と、
サブセット内の有効なメモリロケーションの数を示すカ
ウント値とが含まれる。そしてディレイラインをクリア
する命令は、例えば所定のディレイラインのためにカウ
ンターに「０」を設定してディレイラインコンフィグレ
ーションレジスターファイルを更新する命令等からな
る。信号処理装置によるディレイラインへの読込みは、
ディレイラインコンフィグレーションレジスターファイ
ル内にパラメーターのポインターとなるディレイライン
のカウント値とディレイラインの長さが含まれる。もし
カウント値がディレイラインの長さより小さい場合には
クリアデータが返され、カウント値がディレイラインの
長さより大きい場合にはディレイラインからカウント値
が返される。このようにして、所定のディレイラインが
ディレイラインの長さのパラメーターによって示された
メモリロケーションに有効なデータで満たされたとき、
ディレイラインマネージメントロジックは、ポインター
より示されるアドレスロジックと信号処理装置により示
される所定のディレイラインへの読込みのディレイライ
ンの長さパラメーターとを有することになる。

【００２０】また、所定のディレイラインがディレイラ
インの長さパラメーターにより示されるメモリロケーシ
ョンに有効なデータで満たされている間、出力ロジック
はメモリと同期し、信号処理装置による所定のディレイ
ラインの読込みに応じてクリアデータを返すためのアド
レスロジックが作動する。ディレイラインがディレイラ
インの長さパラメーターによって示されるメモリロケー
ションに有効なデータで満たすと、出力ロジックは選択
されたメモリロケーションからデータを出力する。ディ
レイラインコンフィグレーションレジスターファイル
は、複数のディレイラインのパラメーターをストアーす
る信号処理装置に接続され、所定のディレイライン及び
複数のディレイラインのパラメーターは所定のディレイ
ラインに割当てられたメモリロケーションのセットにお
けるサブセットを示すメモリロケーションのセット及び
オフセット値と、サブセットの有効なメモリロケーショ
ンの数を示すカウント値とが含まれる。

【００２１】ディレイライン初期化ロジックは、所定の
ディレイラインのリセットを示すレジスターファイルに
その旨を書込む命令により作動する。出力ロジックは、
メモリに接続され、もし所定のディレイラインをリセッ
トすべくマークが書込まれたり、或は所定のディレイラ
インがディレイラインの長さパラメーターにより示され
るメモリロケーションに有効なデータで満たされるまで
所定のディレイラインの信号処理装置による読込みに応
じてクリアデータを出力したり、所定のディレイライン
がディレイラインの長さパラメーターにより示さるメモ
リロケーションに有効なデータで満たされた後、読込み
に応じて選択されたメモリロケーションからのデータを
出力するディレイライン初期化ロジックとディレイライ
ン ンフィグレーションレジスターファイルにより作動
する。実施例において、所定のディレイラインはリセッ
ト又はカウント値に全て「０」を書込む処理を示す信号
によってリセットまたは”クリア”される。また他の実
施例においては、所定のディレイラインと関係つけられ
た制御ビットを有している。また信号処理装置、ディレ
イラインコンフィグレーションレジスターファイル、デ
ィレイライン初期化ロジック及び出力ロジックは集積回
路にまとめられている。

【００２２】特に本発明は、入力信号のソースを含んだ
オーディオ処理装置と、入力信号に対応するディレイラ
インを用いたリアルタイムオーディオボイスプログラム
を実行するため入力信号のソースに接続した信号処理装
置及び信号処理装置に接続されると共に、ディレイライ
ンをストアーするメモリロケーションのセットを有する
メモリとに適している。ディレイラインマネージメント
ロジックは、メモリと信号処理装置に接続され、オーデ
ィオボイスプログラムに対し所定のディレイラインに割
当てられたメモリロケーションのセットのサブセットを
クリアする入力信号のソースからの命令により作動す
る。ひとつのボイスプログラムがほかのボイスプログラ
ムによって置換される時、入力信号のソースは信号処理
装置による実行のためのメモリにボイスプログラムを割
当てたり、所定のディレイラインをクリアするために命
令を発したりするのに使用される。このように、それぞ
れのディレイラインはディレイラインコンフィグレーシ
ョンレジスターファイルのべースオフセット値とカウン
ト値によって詳細に説明される。べースオフセット値
は、所定のディレイラインの始まりを示し、カウント値
はディレイラインの読込みにおけるゲートデータに使用
される。ディレイラインがカウント値を「０」にセット
することにより初期化された後、そのディレイラインへ
の書込みはカウンターをインクリメントする。ディレイ
ラインの読込みが要求された時、もし、カウント値が初
期化されていて、要求されたディレイラインの長さが実
際にストアーしているサンプルの数より長いならば
「０」を返し、ディレイラインの長さがカウント値より
少ない場合は、実際にメモリにストアーされているデー
タが返される。従って、ディレイラインはクリアデータ
を書き込むことなく初期化される。実際、ディレイライ
ンカウントレジスターへのホスト処理装置によるひとつ
の書込み命令はディレイラインのクリアを遂行する。こ
のことは信号処理装置にボイスプログラムを動的に割当
てるシステムの能力を大きく改善している。

【００２３】

【実施例】実施例の詳細な説明に入る前に、ミュージッ
クシンセサイザーで代表されるリアルタイムで信号を処
理する楽音処理装置の処理概要を簡単に述べる。一般に
楽音処理装置は、複数の楽音の要素を組合わせることに
より個性のある独立した楽音を構成する。本発明に係る
楽音処理装置においても同様であり、要素の楽音はボイ
スプログラムとして予めホストメモリーに多数記憶さ
れ、ホスト処理モジュールの制御の下、楽音信号処理モ
ジュールで所望の楽音を発生するボイスプログラムとし
て構成される。このボイスプログラムを実行すると、予
め設定された楽音が演奏されるが、ユーザーは鍵盤を押
す等により楽音を変えて独自の演奏を行うことが可能と
なっている。

【００２４】従って、押された鍵盤等の内容により、実
行中のボイスプログラムを変更する必要が生じる。な
お、ボイスプログラムは多数のコードからなるので、実
行中のボイスプログラムの変更とは、その要素となって
いるボイスプログラムを変更する場合ばかりでなく、所
定のコード又はコードの集まり（コードセグメント）を
置換えることにより行われる。しかし、実行中のボイス
プログラムの一部を単に置換えたのでは、演奏中に置換
えているコードも実行されることになるので楽音にクリ
ックノイズ等が発生してしまう問題がある（詳しくい説
明は、本明細書「発明の課題」の欄を参照されたい）。
そこで本発明では、置換えるべきコードが実行されない
様にマスクする。これにより演奏中のプログラムには、
その部分はあたかも存在しないかの様に処理され、コー
ドを置換えてもクリックノイズ等の問題が発生しない。
以下これらについて詳細に説明する。その際、「ボイス
プログラム」、「コード」或は「命令」は適宜を同意語
として用いる場合がある。

【００２５】図１は本発明に係るディレイラインマネジ
メントロジックを用いた動的ボイス割当てを行う楽音処
理装置２の構成を示す概略ブロックである。図１におけ
る楽音処理装置２は、入力装置１０、信号処理装置５を
有し、当該信号処理装置５はホスト処理モジュール１１
及び楽音信号処理モジュール（ＭＳＰモジュール）１２
を有している。ホスト処理モジュール１１は、動的ボイ
ス割当てのためのリソースを含む動的ボイス割当て１１
ａ及び楽音の要素であるボイスプログラムを多数記憶し
ているホストメモリー１１ｂからなり、またＭＳＰモジ
ュール１２は、動的ボイス割当てのリソースやディレイ
ラインマネージメントロジックを有する動的ボイス割当
て１２ａ及び複数の楽音要素のボイスプログラムからな
る実行用のボイスプログラムを記憶すると共に、ディレ
イラインを有するＭＳＰメモリー１２ｂとからなってい
る。

【００２６】ＭＳＰモジュール１２からのアナログ信号
の楽音データは、リアルタイムで増幅器２１により増幅
され、ライン１３を介してスピーカー１４、１５に出力
される。なお、楽音データとしてアナログ信号に限定さ
れるものではなく、ディジタル信号や他の形の信号でも
よく、さらにそれが規格化されているか否かは問わな
い。入力装置１０としては鍵盤があり、その他ライン１
６を介して入力される楽器の標準規格であるＭＩＤＩ信
号が入力可能となっている。さらにライン１７からアナ
ログ信号を入力し、これをディジタル信号に変換して用
いることも可能である。

【００２７】ホスト処理モジュール１１のホストメモリ
ー１１ｂには、複数のコードにより構成された楽音の要
素となるボイスプログラムが多数記憶され、入力装置１
０やライン１６からの入力信号に応じてＭＳＰモジュー
ル１２に当該ボイスプログラムを動的に割当てている。
動的に割当てられたボイスプログラムは、ＭＳＰメモリ
ー１２ｂに記憶され、また当該ボイスプログラムを実行
するための命令、ディレイラインマネージメントロジッ
ク、テーブル及び係数が、動的ボイス割当てのメモリー
リソースを利用して記憶されている。なおホスト処理モ
ジュール１１及びＭＳＰモジュール１２に設けられた動
的ボイス割当て１１ａ、１２ａのためのリソースは、入
力装置１０やライン１６からのＭＩＤＩ信号等に応じて
ホストメモリー１１ｂに記憶されているボイスプログラ
ムをＭＳＰメモリー１２ｂに動的に割当てたり、或は割
当ての解除を行うために用いられる。

【００２８】ＭＳＰモジュール１２は、多数のボイスプ
ログラムを同時に処理するために、データをオーディオ
レイトでデジタル出力する複数のチャネル（例えば、３
２チャネル）を持っている。そして当該チャネルからの
出力は、他のチャネルからの出力と加算され、Ｄ／Ａコ
ンバータでアナログ信号に変換されてライン１３を介し
スピーカ１４，１５に出力される。各チャネルの動作
は、ＭＳＰモジュール１２に接続されたインストラクシ
ョンメモリーに記憶されている命令により制御される。
従って新しいボイスプログラムをいずれかのチャネルに
割当てる場合には、そのボイスプログラムの命令、係
数、テーブル及びディレイラインデータをインストラク
ションメモリーに転送しなければならない。この際、割
当てが行われるボイスプログラムが使用していたディレ
イラインをクリアすると共に係数を上書きし、また既存
の命令をマスクする等の処理を行うことによりクリック
ノイズを発生させないようにしている。

【００２９】一方見方を変えれば、個々のチェネルは対
応しているボイスプログラムの出力結果とみなすことが
可能である。この場合例えば、３２チャネルの信号処理
装置５では、３２個のボイスプログラムがボイスプログ
ラムのグループに割当てられ、これらが所定時間で実行
されることになる。従って、動的ボイス割当てを行うた
めには、ホストメモリー１１ｂに記憶されている１つの
ボイスプログラムをＭＳＰメモリー１２ｂにリアルタイ
ムで、かつ、楽音信号にクリックノイズを発生すること
なく転送しなければならない。ここでリアルタイムと
は、入力装置１０を操作するユーザーの聴覚に対応した
ものである。即ち、例えばユーザーが任意の鍵盤を押す
ことにより、当該鍵盤に対応したボイスプログラムが選
択されてＭＳＰメモリー１２ｂに割当てられるが、この
際当該割当てによる楽音信号の遅延や歪み等をユーザー
に気付かれないように処理するという意味である。

【００３０】ホスト処理モジュ−ル１１は、置換えるべ
きボイスプログラムのディレイラインをクリアするため
に命令を出力し、ＭＳＰモジュール１２のディレイライ
ンマネージメントロジックがこのクリア命令を受け取
る。そしてディレイラインマネージメントロジックは、
所定のディレイラインに割当てられたメモリロケーショ
ンをマスクするのでクリアデ−タを書込むことにより当
該メモリーロケーションをクリアする処理が不要にな
る。このことは動的ボイス割当を非常にシンプルなもの
とし、特にデータをクリアする時間が実質上問題となら
なくなるので種々の処理が簡略化される。

【００３１】図２はＭＳＰモジュール１２の回路構成を
示すブロック図であり、また図３及び図４はディレイラ
インマネージメントロジックの説明図である。図２に示
される様にＭＳＰモジュール１２で実行されるボイスプ
ログラムは、ホスト処理モジュール１１によってプログ
ラミングされ、複数のＭＳＰモジュール１２によるマル
チティンバー楽音合成を行う。ＭＳＰモジュール１２、
ホストＣＰＵインターフェース２００、ローカルＲＡＭ
インターフェース２０１、高速オーディオバス（ＨＳＡ
Ｂ）インターフェース２０２等の特別なインターフェー
スを持っている。ホストＣＰＵインターフェース２００
は、ＭＳＰモジュール１２の全てのロケーションにアク
セスを可能にし、ホスト処理モジュール１１は、ＭＳＰ
モジュール１２内部の全てのコンフィギュレーションレ
ジスター、ステイタスレジスター及びデータレジスター
に対して読込み又は書込みが可能となっている。またＭ
ＳＰモジュール１２には、３２個の割込みリソースのど
れが処理を要求しているかを判断するための少なくとも
２つの割込みレジスターを持つ条件割込み・外部ＬＥＤ
インターフェース２０３が設けられている。

【００３２】ローカルＲＡＭインターフェース２０１は
ディレイラインが割当てられ、１６メガワード（１ワー
ド＝２４ビット）までのＤＲＡＭをサポートし、それを
制御する際に用いられるディレイラインコンフィグレー
ションレジスターファイル２０１Ａが設けられている。
ＨＳＡＢインターフェース２０２は、複数のＭＳＰモジ
ュール１２の間で１２８チャネルのデータ通信を可能に
し、またより高い処理能力を実現するための、複数のＭ
ＳＰモジュール１２によるアルゴリズム展開が可能とな
っている。

【００３３】ＭＳＰモジュール１２は、２つの基本的内
部バスであるＸバス２０４及びＹバス２０５を有してい
る。主な信号処理のリソースには、２４ビット＊２４ビ
ットの乗算器と５６ビットアキュムレーター（以下、Ｍ
ＡＣ２０６と称す）及び算術論理器（以下、ＡＬＵと称
す）２０７がある。後で詳しく述べる様に、ＭＡＣ２０
６とＡＬＵ２０７は入力ラッチ、シフター、リミッタ
ー、マルチプレクサーを共有している。またＭＳＰモジ
ュール１２は、Ｘメモリー２０８及びＹメモリー２０９
の２つの内部メモリーを持ち、Ｘメモリー２０８とＹメ
モリー２０９は、それぞれ２５６ワード（１ワード＝２
４ビット）のシングルポートＳＲＡＭからなっている。
Ｘメモリー２０８はリニアにアドレス指定され、一方Ｙ
メモリー２０９はリニアとサーキュラーとに分割してア
ドレス指定が可能となっている。ＨＳＡＢインターフェ
ース２０２は、６４ワード（１ワード＝２４ビット）の
ＳＲＡＭを有している。

【００３４】ＨＳＡＢインターフェース２０２はＭＳＰ
モジュール１２が当該ＨＳＡＢインターフェース２０２
の１２８チャネルのどのチャネルを使用するかを示すマ
ッピングレジスターを有し、ホスト処理モジュール１１
がこれをプログラムする。またＭＳＰモジュール１２は
Ｘメモリー２０８、Ｙメモリー２０９及び外部ＲＡＭロ
ケーションに対しＲＡＭインターフェース２０１を介し
て間接的にアドレス指定を行う際に用いられると共にデ
ィレイラインに当該ディレイラインの長さパラメータを
出力する際にも用いられるインデックスレジスター２１
０を有している。その他ＭＳＰモジュール１２は、Ｘバ
ス２０４、Ｙバス２０５に接続されているノイズ発生装
置２１１及びＳ／Ｔレジスター２１２、ホストＣＰＵイ
ンターフェース２００と接続されたバスライン５０１に
よって読込み、書込み可能なマイクロコードストアー２
１３と、このマイクロコードストア２１３に接続されて
いるプリフェッチバッファー２１４を有している。さら
にＭＳＰモジュール１２は、内蔵のクロック・タイミン
グ制御ブロック２１５を有している。

【００３５】ＭＡＣ２０６とＡＬＵ２０７へのデータパ
スには、Ｘバス２０４と接続されているＸ入力レジスタ
ー２１６及びＹバス２０５と接続されているＹ入力レジ
スター２１７があり、Ｘ入力レジスター２１６とＹ入力
レジスター２１７の出力は、それぞれシフター／リミッ
ター２１８，２１９に送られ、当該シフター／リミッタ
ー２１８，２１９の出力は、５入力１出力（５対１）の
マルチプレクサー２２０，２２１の入力の１つにそれぞ
れ送られる。この他、５対１のマルチプレクサー２２
０，２２１には、Ｓ／Ｔレジスター２１２、ＡＬＵ２０
７及びＭＡＣ２０６からの信号が入力する。ＭＡＣ２０
６からの信号は、シフター／リミッター２４０を介して
５対１マルチプレクサー２２０に入力され、またＡＬＵ
２０７からの信号は、シフター／リミッター２４１を介
して５対１マルチプレクサー２２１に入力される。そし
て５対１マルチプレクサー２２０，２２１からの信号
は、入力ラッチ２２３，２２４及びＡＬＵ２０７にそれ
ぞれ送られる。入力ラッチ２２３，２２４の出力は、Ｍ
ＡＣ２０６、ラッチ２２４、シフター２２５及びセレク
ター２２６に順次出力されてＭＡＣ２０６にフィードバ
ックされる。一方ラッチ２２４の下位側ビットは、ラウ
ンダー２２７を介してＸバス２０４、Ｙバス２０５及び
コンパレーター２２８に送られる。なお、コンパレータ
ー２２８には、Ｓ／Ｔレジスター２１２からの信号も入
力する。

【００３６】ＡＬＵ２０７には、５対１マルチプレクサ
ー２２０，２２１からの信号の他に、Ｓ／Ｔレジスター
２１２及びインデックスレジスター２１０からの信号が
入力する。そしてＡＬＵ２０７は、出力ライン２２９に
インデックス値、出力ライン２３０に論理演算結果、出
力ライン２３１に制御信号を出力する。出力ライン２３
０に出力された論理演算結果は、ラッチ２３２に送ら
れ、ラッチ２３２からの出力は出力ライン２３３，２３
４によってＸバス２０４、Ｙバス２０５に送られる。ま
たラッチ２３２のＸ端子からの出力は、コンパレーター
２２８に送られる。コンパレーター２２８からの出力信
号、出力ライン２３５を介するＭＡＣ２０６からの制御
信号及び出力ライン２３１を介するＡＬＵ２０７からの
制御信号は、条件割込み・外部ＬＥＤインターフェース
２０３に入力される。ＭＳＰモジュール１２では、Ｘバ
ス２０４とＹバス２０５によりデーターストレージと処
理ブロック間のオペランド転送が行われる。これらのバ
スは論理的には連続的なものであるが、ゲートトランジ
スタ−によってメインレジスターバンク、ＡＬＵ、ＭＡ
Ｃバスから、Ｉ／Ｏ機能のいくつかは分離されている。

【００３７】ＭＳＰモジュール１２等の動作タイミング
は、オーディオのサンプルレートにより決められ、ＭＳ
Ｐモジュール１２は、４８ＫＨｚのサンプルレートで実
行する様に設計されている。そして５１２ステップのマ
イクロコードが１サンプル時間内で実行可能になってい
る。各命令サイクルでＸバス２０４及びＹバス２０５を
介して所定のレジスタにアクセスでき、かつ、ＭＡＣ２
０６又はＡＬＵ２０７どちらかの演算が可能になってい
る。なおＡＬＵ２０７とＭＡＣ２０６は分離しているの
で、それぞれ独立してデータ処理が可能となっており、
またこれらはＸバス２０４、Ｙバス２０５及び入力マル
チプレクサーを共有するので、ＭＡＣ２０６又はＡＬＵ
２０７のいずれか一方だけが１つの命令によりスタート
する様になっている。

【００３８】マイクロコードは、レジスターブロック、
ＨＳＡＢインターフェース２０２、ＲＡＭ等の間のデー
タの動きを制御する。マイクロコードデコーダー（不図
示）には、ノーマルデコードとスペシャルデコードがあ
り、ノーマルデコードでは、ＡＬＵ２０７又はＭＡＣ２
０６の１命令による動作と同期してＸバス２０４とＹバ
ス２０５を介していずれかのレジスターにアクセスとで
きるようになっている。スペシャルデコードは、条件割
込み・ＬＥＤインターフェース２０３に対する”ＣＯＮ
ＤＩＴＩＯＮＡＬ ＩＮＴＥＲＲＵＰＴ”と”ＬＥＤ”
のオプコードを実行する。スペシャルデコードに対する
命令が実行されると、この命令をデコードするためにイ
ンプットセレクト或はアドレスのフィールドが使用さ
れ、レジスターのアクセスは同一の命令に対しては実行
できない様になっている。ＡＬＵ２０７は１命令で１回
の演算を行い、ＭＡＣ２０６は２命令で１回の演算を行
い、これらは共に互いのデータを入力できる様に構成さ
れているので、常に演算結果をレジスターやＲＡＭに書
込む必要がない。書込みは、別々の命令を実行する際に
行われる。Ｘバス２０４又はＹバス２０５が、アイドル
状態となる命令は（例えば、ディレイラインコンフィグ
レーションレジスターファイル２０１Ａへの書込み
等）、インターフェース２００を介してホスト処理モジ
ュール１１からアクセスされた時に用いられる。

【００３９】ホスト処理モジュール１１は、ホストＣＰ
Ｕインターフェース２００を介して、ＭＳＰモジュール
１２の内部レジスターの読込み又は書込み或はＭＳＰモ
ジュール１２等の動作を制御している。またホストＣＰ
Ｕインターフェース２００は、ローカルＲＡＭインター
フェース２０１、ＨＳＡＢインターフェース２０１と同
様に、割込み、制御レジスター及びＭＳＰモジュール１
２の全ての内部レジスターを設定するための重要なイン
ターフェースで、このためＸバス２０４、Ｙバス２０５
に対してＡＬＵ２０７や他の内部ブロックと競合する場
合が生じる。そこでホストＣＰＵインターフェース２０
０は、現在行っているアクセス動作が終了するまでホス
ト処理モジュール１１にウェイトステートを挿入するこ
とが可能である。例えば、ＡＬＵ２０７がＸメモリー２
０８に書込みを行っている時は、この書き込みが終了す
るまでホスト処理モジュール１１にウエイトステイトが
挿入されることになる。

【００４０】ホストＣＰＵインターフェース２００から
は、１６ビットのホスト処理モジュール１１に２キロワ
ード長のアドレスが出力される。このアドレス空間は全
て使われてはいないが、割付けられている。一方ＭＳＰ
モジュール１２は、１６，２４，５６，８０ビットのワ
ード長のデータを扱う。そこでホストＣＰＵインターフ
ェース２００は、ホスト処理モジュール１１がＭＳＰモ
ジュール１２にアクセスが可能な様にインターフェース
をとして機能している。ＭＳＰモジュール１２で読み込
み、書き込みが行われる際にはデータはラッチされる。
これによりホスト処理モジュール１１は、１つのアクセ
スに対し最初のワードの読み込み、或は最後のワードの
書き込みの時だけウエイトステイトを受け取ることが可
能になる。一方ホストＣＰＵインターフェース２００
は、ＭＳＰモジュール１２の内部レジスター及びポート
に対するアクセスをデコーディングする。ＭＳＰモジュ
ール１２のローカルＲＡＭインターフェース２０１は、
２４ビットのアドレス空間及び１６メガワード＊２４ビ
ットの大容量のメモリー空間へのアクセスをサポートし
ている。実際のＲＡＭロケーションは、８本のＲＡＳ信
号により８つの空間に分割されている。このためアドレ
スバスは、ＤＲＡＭサポート用に設計されている。書込
み可能なＲＡＭロケーションは、異なるアドレス指定の
方法により２つのロケーションに分けられ、一方はディ
レイライン用にサーキュラーにアドレス指定され、他方
はルックアップテーブルとして用いるサンプルデータ及
びエンベロープデータ等を格納するためリニアアドレス
指定されている。

【００４１】これらのアドレス指定の方法を、図３及び
図４を参照して説明する。テーブルとディレイラインの
設定は、６４セットあるコンフィグレーションレジスタ
ーファイル３５０で行われる。図３(a) はディレイライ
ンとテーブルのメモリーマップを示したもので、ディレ
イラインロケーション３４９、テーブルロケーション３
５３により構成される。ディレイラインロケーション３
４９は、”ＤＬＴＯＰ”３５１で示されるＲＡＭインタ
ーフェースブロックにあるデクリメントカウンターの範
囲によって決まり、「０」から「６３」の６４個のディ
レイラインと当該ディレイラインとテーブルのためのブ
ロック３５２を持つことが可能になっている。図３(b)
はディレイラインコンフィグレーションファイル２０１
Ａの説明図で、ディレイラインコンフィグレーションレ
ジスター２０１Ａは、オフセット３６０、カウンター３
６１、ディレイラインかテーブルかを”ＤＬ／Ｔ”で示
すビット３６２の３つのパートからなっている。所定の
ディレイラインは、ディレイライン番号３６３に等しい
ポインターによって識別される。なおカウンター３６１
の実施例を図５に示す。オフセット３６０は、ディレイ
ライン又はテーブルのスタート位置を示している。カウ
ンター３６１の動作は、”ＤＬ／Ｔ”ビット３６２によ
って異なり、”ＤＬ／Ｔ”ビット３６２が、テーブルに
設定されている場合は、このカウンター３６１は何の意
味も持たない。一方ディレイラインに設定されている場
合は、カウンター３６１はディレイラインの読込みにお
けるゲートデータとして用いられる。

【００４２】ディレイラインは、このカウンター３６１
を「０」にする事で初期化され、その後このカウンター
３６１は書込みが行われる度にインクルメントする。な
お通常カウンターの初期化は、”鍵盤が押される”等に
より行われる。そしてディレイラインの読込みの際に、
リクエストされたディレイライン時間がカウンター３６
１をリセットしてからストアーしたサンプル数（カウン
ト値）よりも長い場合には、「０」値が出力される。一
方リクエストされたディレイライン時間がカウンター３
６１値以下の場合は、実際にメモリーにストアーされて
いる値が出力される。なおカウンター３６１は”＄ＦＦ
ＦＦ”で停止し、その後は、ディレイライン時間に関係
なく実際にメモリーにストアーされた値が出力されるよ
うになる。これによって、実際にメモリーに「０」を書
込んで、当該メモリーをクリアしなくてもディレイライ
を初期化することが可能になる。

【００４３】図３(a) に示す様に、チャネル６とチャネ
ル５に対するオフセット値の違いは、図３(b) に示す様
にディレイラインのカウント値によって決まる。同図の
場合、オフセット値の違いは２０００となり、チャネル
５のカウント値、即ち＃５のディレイラインのサンプル
数が２０００である。＃５のディレイラインが２０００
サンプルの長さで、その内９００が書込みされている場
合、つまりカウント長さが９００に等しいときは、９０
０以上のデータは不定となる。またリセット後、９００
が書込みされている場合は、＃５ディレイラインのカウ
ンター値は９００になる。ディレイラインのための書込
みアドレスは、当該ディレイラインのオフセット値にデ
ィクリメントカウンター値を加算することで得られる。
またディレイラインのための読込みアドレスは、ディレ
イラインの長さがコンフィグレーションレジスターファ
イル３５０のカウンター値より、短いか又は等しい場合
は、ディクリメントカウンター値とオフセット値とディ
レイライン値を加算した値になる。ＭＳＰモジュール１
２からテーブル数とインデックスで与えられるテーブル
アドレスは、”ＤＬＴＯＰ”値、コンフィグレーション
レジスターファイル３５０のテーブルオフセット値、イ
ンデックス値を加算した値になる。

【００４４】図４に基づきアドレス発生の論理の説明図
を説明する。入力信号として、コンフィグレーションレ
ジスターファイル３５０からのパーテションベース値３
７０、ＭＳＰモジュール１２からディクリメントカウン
ター３７３に入力するのリセット信号３７１とサイクル
スタート信号３７２及びコンフィグレーションレジスタ
ーファイル３５０に入力する、ディレイライン／テーブ
ルインデックス信号３７４などがある。ディクリメント
カウンター３７３は、リセット信号３７１及びサイクル
スタート信号３７２をＭＳＰモジュール１２から受信す
る。そしてパーテションベース値３７０、ディクリメン
トカウンター３７３の出力は、マルチプレクサー３７５
に入力され、コンフィグレーションレジスターファイル
３５０の”ＤＬ／Ｔ”ビット３６２に対応してライン３
７６を介してベースアドレスを出力する。

【００４５】オフセット値は、インデックスレジスター
３７７からライン３７８を介してテーブルのオフセット
値３６０（又はディレイラインの長さ）が与えられると
共に、コンフィグレーションレジスターファイル３５０
からもライン３７９を介して与えられる。そしてライン
３７８、３７９からのオフセット値は、加算器３８０で
加算されライン３８１を介して新たなオフセット値とし
て、加算器３８２に送られ、ここでベースアドレス３７
６と加算される。加算器３８２の出力は、直接テーブル
アドレスとして使われると共に、剰余論理回路３８４に
出力される。剰余論理回路３８４には、”ＤＬＴＯＰ”
値も入力して、ディレイラインアドレスをライン３５８
を介してマルチプレクサー３８６に出力する。マルチプ
レクサー３８６は、コンフィグレーションレジスターフ
ァイル３５０の”ＤＬ／Ｔ”ビット３６２により制御さ
れ、レジスター３８７にアドレス値を出力する。なお偶
数／奇数ワードの切り替えビット３８８は、ホスト処理
モジュール１１により制御される。

【００４６】レジスター３７８内のアドレスは、外部メ
モリ３９０へ送られる。そして書込みを行う場合、デー
タはホスト処理モジュール１１から外部メモリ３９０の
中の適切なロケーションに送られ、また読込みを行う場
合、データはゲート３９２等の出力ロジックにライン３
９１を介して出力される。ゲート３９２にはライン３９
３を介してロジック３９４からの信号も入力する。ロジ
ック３９４には、コンフィグレーションレジスターファ
イル３５０からのディレイラインのカウント値と、イン
デックスレジスター３７７からディレイラインの長さが
入力する。これによりロジック３９４は、カウント値と
ディレイラインの長さを比較判断し、カウント値がディ
レイラインの長さより大きいか又は等しい場合には、ラ
イン３９３を介してゲート３９２にハイレベルの信号を
出力する。通常ディレイラインでの書込みは、当該ディ
レイラインの先頭から行われ、また読込みは読込むべき
データの直前のデータから行われる。書込みにおけるア
ドレス値は、パーテションベース値、ディレイラインの
オフセット値、ディクリメントカウンターの出力値によ
り演算され、また読込みにおけるインデックスレジスタ
ーからのディレイライン長は、ディクリメントカウンタ
ー値にディレイラインのオフセット値を加算することに
より得られる。

【００４７】これらのレジスターによって、ＭＳＰモジ
ュール１２はフレキシブルにテーブル、ディレイライン
を構成することが可能となり、ディレイラインとテーブ
ルのあらゆる組み合わせを６４個までサポートできる様
になる。前記レジスターには２つのロケーションがあ
り、１つはテーブル／ディレイラインのオフセット値
と、テーブル又はディレイラインいずれかを設定するロ
ケーションであり、他の１つはディレイラインのサンプ
ル数をカウントするロケーションである。なおこれらの
レジスターは、ウエイトステイトを発生させることがな
い。

【００４８】このレジスターは６４ワードの２５ビット
構成になっており、これは最上位の１ビットとそれ以外
の２４ビットで一組として扱われる。 この２４ビット
のデータをディレイラインのオフセット値と呼ぶことと
する。 最上位のビットはＭＳＰ ＲＡＭのアドレス計
算の切り換えを設定するもので、このビットが１の場合
はディレイラインとしてアドレス計算を行い、０の場合
はテーブルとしてアドレス計算を行う。またディレイラ
インのオフセット値の２４ビットデータが持つ意味は、
最上位ビットが１の場合はディレイラインの書き込み位
置であるディレイメモリーの先頭からのオフセット値
（２４ビット）と見なされる。 最上位ビットが０の場
合には、テーブルのスタートアドレスであるＲＡＭの分
割値からのオフセット値（２４ビット）と見なされる。
このレジスタは６４ワード ２５ビットの大きさである
から、１６ビットバスのホストから見ると２５６バイト
のアドレスロケーションを占める。２つ目のロケーショ
ンは、６４ワード、１６ビットのレジスターからなる。
ディレイラインが設定されている場合には、レジスター
値は、ホストＣＰＵモジュール１１によってレジスター
が「０」に設定されてから、書込みされたデータの数を
示している。従って、特別にＲＡＭをクリアしなくて
も、ディレイラインのクリアを行うことが可能になる。
ディレイラインの書込み動作によって、カウンター値は
インクルメントされるので、ディレイラインの読込まれ
ている間、リクエストされるディレイラインをカウンタ
ー値と比較して、ＲＡＭにストアーされているデータを
出力するか、あるいは「０」を出力するかを決定する。
なおカウンター３６１は、”ＦＦＦＦ”で止まるので、
６４キロワード以上のディレイラインに対するカウント
は行われない。従って、テーブルとして設定されている
場合には、カウンター３６１は使われない。

【００４９】ローカルＲＡＭインターフェース２０１
は、２４ビット長のＤＲＡＭサーキュラー／リニアスプ
リットポイントレジスターを有し、ＭＳＰモジュール１
２に対しディレイライン用メモリーの終端位置とテーブ
ル用メモリーの先端位置を示している。スプリットポイ
ントレジスターはディレイライン用メモリーの終端位置
の値を示し、”２Ｎー１（Ｎは整数）”である必要があ
る。このレジスターはホストＣＰＵモジュール１１にウ
エイトステイトを発生させることがなく、またこのレジ
スターは２４ビット長のデータを出力するので、１６ビ
ットのホストＣＰＵインターフェース２００は、ロング
ワードとして扱うことにより、読込み／書込を行ってい
る。またローカルＲＡＭインターフェース２０１は、２
４ビットの読込みのみ可能なＤＲＡＭデクリメントカウ
ントレジスターを有し、このＤＲＡＭデクリメントカウ
ントレジスターは現在のＤＲＡＭデクリメントカウンタ
ー値を持っている。そしてＭＳＰモジュール１２が、停
止した時にだけその値が確定される。従ってＤＲＡＭデ
クリメントカウントレジスターは、ホストＣＰＵモジュ
ール１１に対していかなるウェイトステートを発生せ
ず、２４ビットの幅を持ち１６ビットのワード長のデー
タとしてホストＣＰＵインターフェース２００で扱われ
る。

【００５０】図５は図３(b) に示されたカウンター３６
１のための実施例である。カウンター３６１はＳＲＡＭ
４００を有し、当該ＳＲＡＭ４００はライン３７４を介
して入力するディレイライン／テーブルインデックス値
によりアドレスされた６４の項目のデータが格納されて
いる。またＳＲＡＭ４００には、ライン４０１を介して
書込可能信号、ライン４０２を介してデータ及びライン
４０３を介してアドレスがそれぞれ入力し、そしてライ
ン４０４を介してデータが出力される。ライン４０３を
介して入力するアドレスは、ラッチ４０５から出力さ
れ、このラッチ４０５に入力するデータはライン３７４
を介するディレイライン／テーブルインデックス値から
導出されたディレイラインのアドレス”ＤＬＡＤＤＲ”
である。またライン４０２を介して入力するデータは、
マルチプレクサー４０６から出力されるデータで、この
データはライン４０７を介してホスト処理モジュール１
１から入力するデータ及びインクリメンター４０９から
ライン４０８を介して入力するデータに基づいている。

【００５１】ライン４０１を介する書込可能信号は、Ｏ
Ｒゲート４１０により出力され、ＯＲゲート４１０の一
方の入力は、ライン４１１を介して入力するリセットデ
ィレイライン信号で、この信号はディレイラインをリセ
ットするための項目に全て「０」を書込んだ時、又はカ
ウントＲＡＭにデータを書込んだ時にホストＣＰＵモジ
ュール１１から出力される。ＯＲゲート４１０の他の入
力は、制御ロジック４１３からライン４１２を介して入
力するインクリメントカウント信号である。なお制御ロ
ジック４１３は、マルチプレクサー４０６を制御するた
めの選択信号をライン４１４を介して出力し、またライ
ン３７４を介して入力するディレイライン／テーブルイ
ンデックス値をラッチするためのラッチ信号をライン４
１５を介してラッチ４０５に出力している。一方ラッチ
４１７には、ＳＲＡＭ４０４の出力と、ライン４１８を
介して制御装置４１３からのラッチ信号が入力し、その
出力はライン４１６を介してインクリメンター４０９に
送られる。インクリメンター４０９では、入力信号の値
に１を加算し、マルチプレクサー４０６に出力してい
る。制御ロジック４１３は、ライン４１９からの信号に
より動作し、この信号はホスト処理モジュール１１によ
り出力されたディレイラインの書込みアクセス信号であ
る。ディレイラインの書込みには、ＳＲＡＭ４００から
ディレイラインのカウント値を読込む命令が含まれてい
る。

【００５２】このようにして、制御ロジック４１３は、
ライン４１２を介してインクリメントカウント信号をＯ
Ｒゲート４１０に出力し、またライン４０８を介して入
力するインクリメンター４０９からの出力を選択すべく
ライン４１４を介してマルチプレクサー４０６を制御す
る。さらにディレイラインアドレス及び当該アドレスか
ら読込んだカウント値をラッチするためにライン４１５
及びライン４１８を介してラッチ信号の出力を行い、そ
のためにディレイラインに書込みを行う。制御信号のタ
イミングは、ライン４０４を介して出力されるカウント
値が所定のディレイラインとアクセスする際に読込ま
れ、その後インクリメンター４０９の出力がＳＲＡＭ４
００に入力データとして出力されるように働く。

【００５３】実施例の変形例には、より高速化を実現す
るためにメモリ内のカウントレジスター３６１に対し独
自のカウンター３６１を使用することである。しかしこ
れは楽音処理装置２において要求される回路構成との兼
ね合いによる。本発明に係る信号処理装置５は、ディレ
イラインメモリに「０」を書込んでクリアでにしなくて
もホスト処理モジュール１１によりディレイラインを自
動的にクリアすることが可能となる。即ちディレイライ
ンは、ディレイラインカウントレジスターが書込操作と
なった時に初期化される。本発明により、テーブルとデ
ィレイラインを定義する６４個のコンフィグレーション
レジスターのセットを持つ信号処理装置５の提供が可能
になり、ホストＣＰＵモジュール１１は、所定のディレ
イラインがリセットされていることを示すコンフィグレ
ーションレジスターファイル３５０にマークをする。こ
の操作は所定のディレイラインのためにコンフィグレー
ションレジスターファイル３５０内のカウントパラメー
ターをクリアすること、即ち信号処理装置５によって実
行中のボイスプログラムのディレイラインをクリアす
る。このようにして、本発明に係るたディレイラインマ
ネージメントロジックはデジタル信号処理に基礎を置い
た動的ボイス割当てを行う楽音処理装置２のパフォーマ
ンスを高めることが可能になっている。

【００５４】

【効果】本発明に係るコードセグメン置換装置により、
ボイスプログラムを動的に割り当てる際に、割当てるべ
きメモリーロケーションをマスクするので、従来の様に
当該メモリーロケーションに「０」データ等を書込むこ
とにより初期化又はクリアした後に割当てる方法に比べ
割当て時間をが大幅に短縮することが可能になった。こ
れによりユーザーにクリックノイズ、遅延等を気づかれ
ることなくリアルタイムでボイスプログラムの動的割当
てが可能になった。

【図面の簡単な説明】

【図１】本発明のディレイラインマネージメントロジッ
クを有する信号処理装置の概要ブロック図である。

【図２】ＭＳＰモジュールの回路構成を示すブロック図
である。

【図３】アドレスの指定方法を説明する図で、図３(a)
はディレイラインとテーブルのメモリーマップを示し、
図３(b) はディレイラインコンフィグレーションレジス
タ−ファイルの説明図である。

【図４】所定のディレイライン内のメモリロケ−ション
にアクセスするためのアドレス発生ロジックを説明する
図である。

【図５】図３(b) におけるディレイラインコンフィグレ
ーションレジスタ−ファイルの概略ブロック図である。

【図６】ボイスプログラム置換時に発生するノイズの発
生原因を説明するための説明図で、（ａ）はディレイラ
インＲＡＭのマップを示し、（ｂ）は短いディレイライ
ンに設定されたＲＡＭに楽音データを記憶する場合、
（ｃ）は（ｂ）を長いディレイラインに変更する場合、
（ｄ）は置換領域を全てクリヤする従来の方法、（ｅ）
は出力段階においてスイッチ制御する従来の方法及び
（ｆ）はリングバッファーの当該ディレイラインＲＡＭ
を示す図である。

【符号の説明】

２ 楽音処理装置 ５ 信号処理装置 １０ 入力装置 １１ ホスト処理モジュール １１ａ 動的ボイス割り当て １１ｂ ホストメモリ １２ 楽音信号処理モジュール（ＭＳＰモジュール） １２ａ 動的ボイス割り当て １２ｂ ＭＳＰメモリ １３ ライン １４ スピーカ １５ スピーカ １６ ライン １７ ライン ２１ 増幅器 ２００ ホストＣＰＵインターフェース ２０１ ローカルＲＡＭインターフェース ２０１Ａ ディレイラインコンフィグレーションレジス
ターファイル ２０２ ＨＳＡＢインターフェイス ２０３ 条件割り込み・外部ＬＥＤインターフェイス ２０４ Ｘバス ２０５ Ｙバス ２０６ ＭＡＣ ２０７ ＡＬＵ ２０８ Ｘメモリー ２０９ Ｙメモリー ２１０ インデックスレジスター ２１１ ノイズ発生装置 ２１２ Ｓ／レジスター ２１３ マイクロコードストアー ２１４ プリフェッチバッファー ２１６ Ｘ入力レジスター ２１７ Ｙ入力レジスター ２１８ シフター／リミッター ２１９ シフター／リミッター ２２０ マルチプレクサー ２２１ マルチプレクサー ２２３ 入力ラッチ ２２４ 入力ラッチ ２２５ シフター ２２６ セレクター ２２７ ラウンダー ２２８ コンパレーター ２２９ 出力ライン ２３０ 出力ライン ２３１ 出力ライン ２３２ ラッチ ２３４ 出力ライン ２３５ 出力ライン ２４０ シフター／リミッター ２４１ シフター／リミッター ３４９ ディレイラインロケーション ３５０ コンフィグレーションレジスター ３６１ カウンター ３７０ パーテションベース値 ３７１ リセット信号 ３７２ サイクルスタート信号 ３７３ ディクリメントカウンター ３７４ ディレイライン／テーブルインデックス信号 ３７５ マルチプレクサー ３７６ ライン ３７７ インデックスレジスター ３７８ ライン ３８１ ライン ３８２ 加算器 ３８４ 剰余論理回路 ３８６ マルチプレクサー ３８７ レジスター ３８８ 切り替えビット ３９０ 外部メモリ ３９１ ライン ３９２ ゲート ３９３ ライン ３９４ ロジック ４００ ＳＲＡＭ ４０１ ライン ４０２ ライン ４０３ ライン ４０４ ライン ４０５ ラッチ ４０６ マルチプレクサー ４０７ ライン ４０８ ライン ４０９ インクリメンター ４１０ ＯＲゲート ４１１ ライン ４１２ ライン ４１３ 制御ロジック ４１４ ライン ４１５ ライン ４１６ ライン ４１７ ラッチ ４１８ ライン ４１９ ライン

Claims (29)

【特許請求の範囲】
1. 【請求項１】 ボイスプログラムを置換えて楽音合成す
   る楽音処理装置において、 ディレイラインを用いてボイスプログラムを実行する信
   号処理装置と、 該信号処理装置に接続されると共に、複数のメモリーロ
   ケーションのセットが設けられて前記ディレイラインを
   ストアーするメモリーと、 該メモリー及び前記信号処理装置に接続されると共に、
   前記メモリーのメモリーロケーションにおけるセットの
   サブセットに直接書込むことなくボイスプログラムを自
   動的にクリアする命令により作動するメモリーマネージ
   メントロジックと有してなる、 ことを特徴とするディレイラインマネージメントロジッ
   クを有する信号処理装置及びそれを用いた楽音処理装
   置。
2. 【請求項２】 前記メモリーマネージメントロジック
   が、マスクロジックを備え、該マスクロジックが所定の
   ディレイラインに新しいデータが書込まれている間、信
   号処理装置による所定のディレイラインの読込みに対し
   クリアデータ値を返すべく当該ディレイラインのメモリ
   ーロケーションにおけるサブセット内のデータをマスク
   する命令に応答してなる、 請求項１記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
3. 【請求項３】 前記メモリーマネージメントロジック
   が、前記メモリーロケーションのセットにおけるサブセ
   ットを示すオフセット値とサブセットにおける有効なメ
   モリーロケーションの数を示すカウント値を持つディレ
   イラインのパラメーターをストアーするレジスターファ
   イルを有してなる、 請求項２記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
4. 【請求項４】 前記メモリーマネージメントロジック
   が、前記カウント値及び所定のディレイランにおける選
   択されたメモリーロケーションに有効なデーターを読込
   み、信号処理装置により前記選択されたメモリーロケー
   ションに対する読込み処理により作動するアドレスロジ
   ックを有し、 該アドレスロジックは、前記メモリーに接続された前記
   選択されたメモリーロケーションにデータが書き込まれ
   ている間、信号処理装置による読込みに対しクリアデー
   タを出力し、データ書込み後は前記選択されたメモリー
   ロケーションからデータを出力してなる、 請求項３記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
5. 【請求項５】 前記メモリーマネージメントロジック
   が、前記レジスターファイルの更新させる命令を出力し
   てなる、 請求項３記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
6. 【請求項６】 前記命令が、所定のディレイラインのパ
   ラメータにおけるカウント値を「０」に設定してなる、 請求項５記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
7. 【請求項７】前記メモリーマネージメントロジックが、
   メモリーロケーションのセットをディレイライン及びボ
   イスプログラムにより利用されるデータのテーブルに割
   当てるパラメーターと、 前記メモリーロケーションのセットのにおける所定のサ
   ブセットが前記ディレイラインと前記テーブルのいずれ
   であるかを示す第１パラメータと、前記メモリーロケー
   ションのセットにおけるサブセットを示すオフセットを
   示した第２パラメーターと、 ディレイラインに割当てられたサブセットにおける有効
   なメモリーロケーションの数を示すカウント値とをスト
   アーするレジスターファイルを有してなる、 請求項１記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
8. 【請求項８】 前記メモリーマネージメントロジック
   が、複数のディレイラインのパラメーターをストアーす
   るレジスターファイルを有し、前記パラメーターは、所
   定のディレイラインのサブセットを示すメモリーロケー
   ションのセットにおけるオフセット値と前記サブセット
   内の有効なメモリーロケーションの数を示すカウント値
   とを持ち、所定のディレイラインと該ディレイラインの
   長さパラメーターとをストアーしているレジスターファ
   イルに対して前記信号処理装置はポインターにより所定
   のディレイラインのデータにアクセスしてなる、 請求項１記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
9. 【請求項９】 前記メモリーマネージメントロジック
   が、前記ポインターと、所定のディレイラインが有効な
   データでディレイラインの長さパラメーターにより示さ
   れる前記メモリーロケーションに有効なデータが書き込
   まれたことを示すべく信号処理装置がディレイラインの
   長さパラメーターに対応するロケーションを読み込んだ
   際に作動するアドレスロジックと、 前記メモリーに接続されると共に、ディレイラインの長
   さパラメーターにより示されるメモリーロケーションに
   有効なデータを書込んでいる間、信号処理装置による読
   込みに対しクリアデータを出力し、前記メモリーロケー
   ションに有効なデータの書込み後には選択されたメモリ
   ーロケーションからデータを出力するアドレスロジック
   に応答する出力ロジックを有してなる、 請求項８記載のディレイラインマネージメントロジック
   を有する信号処理装置及びそれを用いた楽音処理装置。
10. 【請求項１０】 前記メモリーマネージメントロジック
    が、前記レジスターファイルの更新させる命令を出力し
    てなる、 請求項８記載のディレイラインマネージメントロジック
    を有する信号処理装置及びそれを用いた楽音処理装置。
11. 【請求項１１】 前記命令が、所定のディレイラインの
    パラメータにおけるカウント値を「０」に設定してな
    る、 請求項８記載のディレイラインマネージメントロジック
    を有する信号処理装置及びそれを用いた楽音処理装置。
12. 【請求項１２】 前記レジスターファイルが、複数のテ
    ーブルのパラメーターをストアーし、前記テーブルのパ
    ラメーターが所定のテーブルのためのメモリーロケーシ
    ョンのセットにおけるサブセットを示すオフセット値を
    当該メモリーロケーションのセット内に有してなる、 請求項７記載のディレイラインマネージメントロジック
    を有する信号処理装置及びそれを用いた楽音処理装置。
13. 【請求項１３】 ボイスプログラムを置換えて楽音合成
    する楽音処理装置において、 ディレイラインを用いてボイスプログラムを実行する信
    号処理装置と、 ディレイラインをストアーするメモリーロケーションの
    セットを持つメモリーと、 信号処理装置に接続されると共に、前記パラメーターが
    所定のディレイラインに割当てたメモリーロケーション
    のセットにおけるサブセットを示すオフセット値及び前
    記サブセット内の有効なメモリーロケーションの数を示
    すカウント値とを持つ複数のディレイラインのパラメー
    ターをストアーするレジスターファイルを有し、 前記信号処理装置が、は所定のディレイラインのための
    前記レジスターファイルのポインター及びディレイライ
    ンの長さパラメーターを持つ所定のディレイラインのデ
    ータとアクセスし、所定のディレイラインがリセットさ
    れていることを示すべく前記レジスターファイルにマー
    クを書込む命令に応答するディレイライン初期化ロジッ
    クと、 前記メモリーに接続されると共に、所定のディレイライ
    ンがリセットすべくマークされ、又は所定のディレイラ
    インがディレイラインの長さパラメーターで示されるメ
    モリーロケーションに有効なデータが書き込まれている
    間は前記信号処理装置により所定のディレイラインの読
    込みに対してクリアデータを出力し、ディレイラインの
    長さパラメーターにより示されるメモリーロケーション
    に有効なデータが書込まれた後、読込みに対し選択され
    たメモリーロケーションからデータを出力するディレイ
    ラインアドレッシングロジックに応答する出力ロジック
    を有してなる、 ことを特徴とするディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
14. 【請求項１４】 前記ディレイライン初期化ロジック
    は、所定のディレイラインのカウント値に「０」を設定
    する処理によりリセットのマークを書込んでなる、 請求項１３記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
15. 【請求項１５】 前記信号処理装置、前記レジスターフ
    ァイル、前記ディレイライン初期化ロジック及び前記出
    力ロジックとがひとつの集積回路の部分からなってい
    る。請求項１３記載のディレイラインマネージメントロ
    ジックを有する信号処理装置及びそれを用いた楽音処理
    装置。
16. 【請求項１６】 前記レジスターファイルが複数のテー
    ブルのパラメーター及び複数のテーブルの中の所定のテ
    ーブルのパラメーターで所定のテーブルのメモリーロケ
    ーションのセットにおけるサブセットの示すメモリーロ
    ケーションのセット内に書込まれたオフセット値を有し
    てなる、 請求項１３記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
17. 【請求項１７】 ボイスプログラムを置換えて楽音合成
    する楽音処理装置において、 入力信号のソースと、 該入力信号のソースに接続されると共に、前記入力信号
    に応じてディレイラインを用いるボイスプログラムをリ
    アルタイムで実行するための信号処理装置と、 該信号処理装置に接続されると共に、ディレイラインを
    ストアーするためのメモリーロケーションのセットを持
    つメモリーと、 該メモリー及び前記信号処理装置に接続されると共に、
    所定のディレイラインに割当てられたメモリーロケーシ
    ョンのセットにおけるサブセットをボイスプログラムの
    ためにクリアすべく前記入力信号のソースからの命令に
    応答するメモリーマネージメントロジックとを有してな
    る、 ことを特徴とするディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
18. 【請求項１８】 前記入力信号のソースが、ボイスプロ
    グラムの実行のために信号処理装置のメモリーに割当て
    ると共に、所定のディレイラインをクリアする命令を出
    力するホスト処理装置を有してなる、 請求項１７記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
19. 【請求項１９】 前記メモリーマネージメントロジック
    が、マスクロジックを有し、所定のディレイラインのメ
    モリーロケーションにおけるサブセットにデータをマス
    クする命令に応答して新しいデータを所定のディレイラ
    インから書込まれている間は信号処理装置による当該所
    定のディレイラインの読込みに対しクリアデータが返さ
    れてなる、 請求項１７記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
20. 【請求項２０】 前記メモリーマネージメントロジック
    は、前記入力信号のソースに応答するディレイラインの
    パラメーターと、 所定のディレイラインのサブセットを示すメモリーロケ
    ーションのセット内に書込まれたオフセット値及び前記
    サブセットの有効なメモリーロケーションの数を示すカ
    ウント値とを持つパラメーターをストアーするレジスタ
    ーファイルを有してなる、 請求項１７記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
21. 【請求項２１】 前記メモリーマネージメントロジック
    が、前記カウント値と、所定のディレイラインが選択さ
    れたメモリーロケーションに有効なデータを書込んだ後
    前記信号処理装置が前記選択されたメモリーロケーショ
    ンにアクセスした際に応答するアドレスロジックと、 前記メモリーに接続されると共に、前記選択されたメモ
    リーロケーションにデータを書込んでいる間は前記信号
    処理装置による読込みに応じてクリアデータを出力し、
    書込み終了後では前記選択されたメモリーロケーション
    からデータを出力するアドレスロジックに応答する出力
    ロジックとを有してなる、 請求項２０記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
22. 【請求項２２】 前記メモリーマネージメントロジック
    が、前記レジスターファイルの更新させる命令を出力し
    てなる、 請求項２０記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
23. 【請求項２３】 前記命令が、所定のディレイラインの
    パラメータにおけるカウント値を「０」に設定してな
    る、 請求項２２記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
24. 【請求項２４】 前記メモリーマネージメントロジック
    が、前記ディレイラインとボイスプログラムが使用して
    いるデータのテーブルとメモリーロケーションのセット
    を割当てたパラメーターをストアーするレジスターファ
    イルとを有し、 前記パラメーターが、メモリーロケーションのセットの
    所定のサブセットがディレイラインから成るかテーブル
    から成るかを示す第１パラメーター、所定のサブセット
    を示すメモリーロケーションのセットの中に書込まれた
    有効なオフセット値を示す第２パラメーター及びディレ
    イラインに割当てられたサブセットの有効なメモリーロ
    ケーションの数を示すカウント値とからなる、 請求項１７記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
25. 【請求項２５】 前記メモリーマネージメントロジック
    が、前記入力信号のソースに応答して複数のディレイラ
    インのパラメーターをストアーするレジスターファイル
    を有し、 前記パラメーターは、所定のディレイラインにおけるサ
    ブセットを示すメモリーロケーションのセットのオフセ
    ット値及び前記サブセットの有効なメモリーロケーショ
    ンの数を示すカウント値とを持ち、 前記信号処理装置が、前記レジスターファイルのポイン
    ターとディレイラインの長さパラメーターとを持つ所定
    のディレイラインのデータにアクセスしてなる、 請求項１７記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
26. 【請求項２６】 前記メモリーマネージメントロジック
    が、ポインターと、所定のディレイラインがディレイラ
    インの長さパラメーターにより示されるメモリーロケー
    ションに有効なデータを書込んだことを示すべく信号処
    理装置によりディレイラインの長さパラメーターを読込
    んだ際に応答するアドレスロジックと、 前記メモリーに接続されると共に、前記ディレイライン
    の長さパラメーターにより示されるメモリーロケーショ
    ンに有効なデータを書込んでいる間は信号処理装置によ
    る読込みに対しクリアデータを出力し、ディレイライン
    の長さパラメーターにより示されたメモリーロケーショ
    ンに有効なデータが書込まれた選択されたメモリーロケ
    ーションからのデータを出力するアドレスロジックに応
    答する出力ロジックとを有してなる、 請求項２５記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
27. 【請求項２７】 前記メモリーマネージメントロジック
    が、前記レジスターファイルの更新させる命令を出力し
    てなる、 請求項２５記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
28. 【請求項２８】 前記命令が、所定のディレイラインの
    パラメータにおけるカウント値を「０」に設定してな
    る、 請求項２８記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。
29. 【請求項２９】 前記レジスターファイルが、複数のテ
    ーブルのパラメーターをストアーし、前記テーブルのパ
    ラメーターが所定のテーブルのためのメモリーロケーシ
    ョンのセットにおけるサブセットを示すオフセット値を
    当該メモリーロケーションのセット内に有してなる、 請求項２５記載のディレイラインマネージメントロジッ
    クを有する信号処理装置及びそれを用いた楽音処理装
    置。