JPH07168785A - システムバス・インタフェース回路 - Google Patents
システムバス・インタフェース回路Info
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- JPH07168785A JPH07168785A JP31337993A JP31337993A JPH07168785A JP H07168785 A JPH07168785 A JP H07168785A JP 31337993 A JP31337993 A JP 31337993A JP 31337993 A JP31337993 A JP 31337993A JP H07168785 A JPH07168785 A JP H07168785A
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- system bus
- bus
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Abstract
(57)【要約】
【目的】 システムバスとモジュールの内部バスとの間
での信号の授受に際し、同期化の必要の有無に関係な
く、不必要な信号遅延時間を発生させずにすべてのモジ
ュールに共通に使用でき、且つ同期化回路によるハード
ウェア量を増大させないようなシステムバス・インタフ
ェース回路を得ること。 【構成】 システムバスとモジュールの内部バスとの間
での授受信号の処理を行なうインタフェース回路におい
て、前記システムバス又は内部バスのいずれか一方のバ
スからの入力信号を他方のバスのクロックに同期した信
号として出力するＤ型ＦＦ４及び６と、前記Ｄ型ＦＦ６
の出力信号が入力端の一方に供給され、前記システムバ
ス又は内部バスのいずれか一方のバスからの入力信号が
入力端の他方に供給され、制御端に供給される選択信号
が同期モードの場合には、前記入力端の他方に供給され
た信号を出力端より出力し、また前記選択信号が非同期
モードの場合には前記入力端の一方に供給された信号を
出力端に出力し、それぞれ出力端からの出力信号を他方
のバスに供給するセレクタ８とを備えたもの。
での信号の授受に際し、同期化の必要の有無に関係な
く、不必要な信号遅延時間を発生させずにすべてのモジ
ュールに共通に使用でき、且つ同期化回路によるハード
ウェア量を増大させないようなシステムバス・インタフ
ェース回路を得ること。 【構成】 システムバスとモジュールの内部バスとの間
での授受信号の処理を行なうインタフェース回路におい
て、前記システムバス又は内部バスのいずれか一方のバ
スからの入力信号を他方のバスのクロックに同期した信
号として出力するＤ型ＦＦ４及び６と、前記Ｄ型ＦＦ６
の出力信号が入力端の一方に供給され、前記システムバ
ス又は内部バスのいずれか一方のバスからの入力信号が
入力端の他方に供給され、制御端に供給される選択信号
が同期モードの場合には、前記入力端の他方に供給され
た信号を出力端より出力し、また前記選択信号が非同期
モードの場合には前記入力端の一方に供給された信号を
出力端に出力し、それぞれ出力端からの出力信号を他方
のバスに供給するセレクタ８とを備えたもの。
Description
【０００１】
【産業上の利用分野】本発明は、例えば情報処理装置等
における、システムバスとモジュールの内部バスとの間
での授受信号の処理を行なうシステムバス・インタフェ
ース（以下システムバスＩ／Ｆと記す）回路に関するも
のである。
における、システムバスとモジュールの内部バスとの間
での授受信号の処理を行なうシステムバス・インタフェ
ース（以下システムバスＩ／Ｆと記す）回路に関するも
のである。
【０００２】
【従来の技術】従来、システムバスに動作クロック（以
下、ＳＣＬＫと記す）を持つ情報処理装置においては、
システムバスの制御の多くはこのクロックに同期して行
われる。システムバスに接続されるそれぞれのモジュー
ルの動作がシステムバスのクロックと非同期で行なわれ
る場合、システムバスＩ／Ｆ回路には、これらのモジュ
ールとシステムバスとの間で授受される信号に対して、
相手側のクロックと同期させる同期化回路が必要とな
る。しかしシステムバスのクロックと同期して動作する
モジュールと、非同期で動作するモジュールとが混在す
るシステムの場合に、前記同期化回路を含むシステムバ
スＩ／Ｆ回路を、すべてのモジュールに対して共通に使
用すると、既にシステムバスのクロックに同期して動作
しているモジュールの信号についても更に同期化動作が
実行され、不必要な動作を行うことになる。
下、ＳＣＬＫと記す）を持つ情報処理装置においては、
システムバスの制御の多くはこのクロックに同期して行
われる。システムバスに接続されるそれぞれのモジュー
ルの動作がシステムバスのクロックと非同期で行なわれ
る場合、システムバスＩ／Ｆ回路には、これらのモジュ
ールとシステムバスとの間で授受される信号に対して、
相手側のクロックと同期させる同期化回路が必要とな
る。しかしシステムバスのクロックと同期して動作する
モジュールと、非同期で動作するモジュールとが混在す
るシステムの場合に、前記同期化回路を含むシステムバ
スＩ／Ｆ回路を、すべてのモジュールに対して共通に使
用すると、既にシステムバスのクロックに同期して動作
しているモジュールの信号についても更に同期化動作が
実行され、不必要な動作を行うことになる。
【０００３】図３は従来のシステムバスＩ／Ｆ回路にお
ける同期化回路例を示す図であり、ＳＣＬＫに非同期で
動作する信号をＳＣＬＫに同期化する回路である。また
この例では、説明を容易とするため、パルスで発生する
インタフェース信号線が無いものとしている。図３にお
いて、１は、システムバスＩ／Ｆ信号の元となる入力信
号でＳＣＬＫに非同期の信号である。２はシステムバス
・クロックＳＣＬＫ、４，６は入力信号１の同期化を行
なうためのＤ型フリップフロップ（以下Ｄ型ＦＦと記
す）、５はＤ型ＦＦ４の出力信号、７はＤ型ＦＦ６の出
力信号で、この出力信号７は、入力信号１がＳＣＬＫに
同期化された信号として外部に取出される信号である。
ける同期化回路例を示す図であり、ＳＣＬＫに非同期で
動作する信号をＳＣＬＫに同期化する回路である。また
この例では、説明を容易とするため、パルスで発生する
インタフェース信号線が無いものとしている。図３にお
いて、１は、システムバスＩ／Ｆ信号の元となる入力信
号でＳＣＬＫに非同期の信号である。２はシステムバス
・クロックＳＣＬＫ、４，６は入力信号１の同期化を行
なうためのＤ型フリップフロップ（以下Ｄ型ＦＦと記
す）、５はＤ型ＦＦ４の出力信号、７はＤ型ＦＦ６の出
力信号で、この出力信号７は、入力信号１がＳＣＬＫに
同期化された信号として外部に取出される信号である。
【０００４】図４は図３の動作を説明するための波形図
である。図４を参照し、図３の動作を説明する。図３の
Ｄ型ＦＦ４のＤ入力端には、ＳＣＬＫ２に非同期の入力
信号１（図４の（ｂ）を参照）が入力され、またそのＣ
ＬＫ（クロック）入力端にはＳＣＬＫ２（図４の（ａ）
を参照）が入力される。Ｄ型ＦＦ４及び６は、共にＳＣ
ＬＫの立ち上りエッジでＤ入力端への入力信号の“１”
又は“０”のレベルをラッチして保持するものである。
従ってＤ型ＦＦ４は、いま入力信号１の“０”レベルか
ら“１”レベルに変化した状態変化を次のＳＣＬＫの立
ち上りエッジでラッチして出力する（図４の（ｃ）を参
照）。Ｄ型ＦＦ６は前記Ｄ型ＦＦ４の出力信号５を入力
して、この出力信号５の状態変化を次のＳＣＬＫの立ち
上りエッジでラッチして出力信号７を出力する（図４の
（ｄ）を参照）。
である。図４を参照し、図３の動作を説明する。図３の
Ｄ型ＦＦ４のＤ入力端には、ＳＣＬＫ２に非同期の入力
信号１（図４の（ｂ）を参照）が入力され、またそのＣ
ＬＫ（クロック）入力端にはＳＣＬＫ２（図４の（ａ）
を参照）が入力される。Ｄ型ＦＦ４及び６は、共にＳＣ
ＬＫの立ち上りエッジでＤ入力端への入力信号の“１”
又は“０”のレベルをラッチして保持するものである。
従ってＤ型ＦＦ４は、いま入力信号１の“０”レベルか
ら“１”レベルに変化した状態変化を次のＳＣＬＫの立
ち上りエッジでラッチして出力する（図４の（ｃ）を参
照）。Ｄ型ＦＦ６は前記Ｄ型ＦＦ４の出力信号５を入力
して、この出力信号５の状態変化を次のＳＣＬＫの立ち
上りエッジでラッチして出力信号７を出力する（図４の
（ｄ）を参照）。
【０００５】ここでＤ型ＦＦ４及び６の２段を使用する
理由は、入力信号１の状態変化の発生時刻と、ＳＣＬＫ
の立ち上りエッジの発生時刻とが一致したり、またはき
わめて接近すると、Ｄ型ＦＦ４は入力信号の状態変化を
うまくラッチできない場合があり、このような不確定状
態（メタステーブル状態）を避けるために、Ｄ型ＦＦ４
の後段にＤ型ＦＦ６をさらに設ける構成としたものであ
る。また図４において、入力信号１の状態変化の発生時
刻から出力信号７の状態変化の発生時刻までの時間ＴD
が、同期化による信号遅延時間となる。
理由は、入力信号１の状態変化の発生時刻と、ＳＣＬＫ
の立ち上りエッジの発生時刻とが一致したり、またはき
わめて接近すると、Ｄ型ＦＦ４は入力信号の状態変化を
うまくラッチできない場合があり、このような不確定状
態（メタステーブル状態）を避けるために、Ｄ型ＦＦ４
の後段にＤ型ＦＦ６をさらに設ける構成としたものであ
る。また図４において、入力信号１の状態変化の発生時
刻から出力信号７の状態変化の発生時刻までの時間ＴD
が、同期化による信号遅延時間となる。
【０００６】
【発明が解決しようとする課題】しかしながら、システ
ムバスＩ／Ｆ回路をシステムバスに接続されるすべての
モジュールに共通とする場合、上記構成の同期化回路を
すべてのインタフェース信号に用いると、同期化の必要
の無い信号にも同期化回路による無駄な信号遅延時間が
発生してしまうという問題点があり、この問題点を回避
するためには、それぞれのモジュールに個別にインタフ
ェース信号の同期化回路を設けなければならず、同期化
の必要となるモジュールには、この個別の同期化回路に
よるハードウェア量が増大するという問題点があった。
ムバスＩ／Ｆ回路をシステムバスに接続されるすべての
モジュールに共通とする場合、上記構成の同期化回路を
すべてのインタフェース信号に用いると、同期化の必要
の無い信号にも同期化回路による無駄な信号遅延時間が
発生してしまうという問題点があり、この問題点を回避
するためには、それぞれのモジュールに個別にインタフ
ェース信号の同期化回路を設けなければならず、同期化
の必要となるモジュールには、この個別の同期化回路に
よるハードウェア量が増大するという問題点があった。
【０００７】本発明は、かかる問題点を解決するために
なされたもので、システムバスのクロックと同期した動
作を行なうモジュールにも、また非同期の動作を行なう
モジュールにも共通に使用できると共に、同期した動作
を行なうモジュールには不必要な信号遅延時間を発生せ
ずに、且つ同期化回路によるハードウェア量を増大させ
ないようなシステムバスＩ／Ｆ回路を得ることを目的と
する。
なされたもので、システムバスのクロックと同期した動
作を行なうモジュールにも、また非同期の動作を行なう
モジュールにも共通に使用できると共に、同期した動作
を行なうモジュールには不必要な信号遅延時間を発生せ
ずに、且つ同期化回路によるハードウェア量を増大させ
ないようなシステムバスＩ／Ｆ回路を得ることを目的と
する。
【０００８】
【課題を解決するための手段】本発明に係るシステムバ
ス・インタフェース回路は、システムバスとモジュール
の内部バスとの間での授受信号の処理を行なうインタフ
ェース回路において、前記システムバス又は内部バスの
いずれか一方のバスからの入力信号を他方のバスのクロ
ックに同期した信号として出力する同期化手段と、前記
同期化手段の出力信号が入力端の一方に供給され、前記
システムバス又は内部バスのいずれか一方のバスからの
入力信号が入力端の他方に供給され、また同期モード又
は非同期モードの選択信号が制御端に供給され、前記選
択信号が同期モードの場合には前記入力端の他方に供給
された信号を出力端より出力し、また前記選択信号が非
同期モードの場合には前記入力端の一方に供給された信
号を出力端に出力し、それぞれ出力端からの出力信号を
他方のバスに供給する信号選択手段とを備えたものであ
る。
ス・インタフェース回路は、システムバスとモジュール
の内部バスとの間での授受信号の処理を行なうインタフ
ェース回路において、前記システムバス又は内部バスの
いずれか一方のバスからの入力信号を他方のバスのクロ
ックに同期した信号として出力する同期化手段と、前記
同期化手段の出力信号が入力端の一方に供給され、前記
システムバス又は内部バスのいずれか一方のバスからの
入力信号が入力端の他方に供給され、また同期モード又
は非同期モードの選択信号が制御端に供給され、前記選
択信号が同期モードの場合には前記入力端の他方に供給
された信号を出力端より出力し、また前記選択信号が非
同期モードの場合には前記入力端の一方に供給された信
号を出力端に出力し、それぞれ出力端からの出力信号を
他方のバスに供給する信号選択手段とを備えたものであ
る。
【０００９】
【作用】本発明においては、システムバスとモジュール
の内部バスとの間での授受信号の処理を行なうインタフ
ェース回路において、同期化手段は、前記システムバス
又は内部バスのいずれか一方のバスからの入力信号を他
方のバスのクロックに同期した信号として出力する。信
号選択手段は、前記同期化手段の出力信号が入力端の一
方に供給され、前記システムバス又は内部バスのいずれ
か一方のバスからの入力信号が入力端の他方に供給さ
れ、また同期モード又は非同期モードの選択信号が制御
端に供給され、前記選択信号が同期モードの場合には前
記入力端の他方に供給された信号を出力端より出力し、
また前記選択信号が非同期モードの場合には前記入力端
の一方に供給された信号を出力端に出力し、それぞれ出
力端からの出力信号を他方のバスに供給する。
の内部バスとの間での授受信号の処理を行なうインタフ
ェース回路において、同期化手段は、前記システムバス
又は内部バスのいずれか一方のバスからの入力信号を他
方のバスのクロックに同期した信号として出力する。信
号選択手段は、前記同期化手段の出力信号が入力端の一
方に供給され、前記システムバス又は内部バスのいずれ
か一方のバスからの入力信号が入力端の他方に供給さ
れ、また同期モード又は非同期モードの選択信号が制御
端に供給され、前記選択信号が同期モードの場合には前
記入力端の他方に供給された信号を出力端より出力し、
また前記選択信号が非同期モードの場合には前記入力端
の一方に供給された信号を出力端に出力し、それぞれ出
力端からの出力信号を他方のバスに供給する。
【００１０】
【実施例】図１は本発明のシステムバスＩ／Ｆ回路の一
実施例を示す図である。図１において、１，２及び４〜
７は図３と同一のものであり、３は同期モード又は非同
期モードのいずれか一方のモードを選択するためのセレ
クト信号である。８はセレクタであり、２つの入力端、
１つの出力端及び制御端を有し、該制御端に前記セレク
ト信号３が供給される。そしてこのセレクト信号３が
“０”レベルであるか、“１”レベルであるかにより、
２つの入力端にそれぞれ供給される２つの入力信号のう
ちのいずれか一方を選択して出力端に出力する。９はセ
レクタ８の出力信号である。
実施例を示す図である。図１において、１，２及び４〜
７は図３と同一のものであり、３は同期モード又は非同
期モードのいずれか一方のモードを選択するためのセレ
クト信号である。８はセレクタであり、２つの入力端、
１つの出力端及び制御端を有し、該制御端に前記セレク
ト信号３が供給される。そしてこのセレクト信号３が
“０”レベルであるか、“１”レベルであるかにより、
２つの入力端にそれぞれ供給される２つの入力信号のう
ちのいずれか一方を選択して出力端に出力する。９はセ
レクタ８の出力信号である。
【００１１】図１において、入力信号１はＤ型ＦＦ４の
Ｄ入力端とセレクタ８の“１”入力端に供給される。Ｄ
型ＦＦ４の出力信号５はＤ型ＦＦ６のＤ入力端に供給さ
れ、Ｄ型ＦＦ６の出力信号７はセレクタ８の“０”入力
端に供給される。セレクタ８の制御端にはセレクト信号
３が供給され、該セレクト信号が“０”レベルのとき
は、“０”入力側の信号、即ちＤ型ＦＦ６の出力信号７
を出力信号９として出力し、前記セレクト信号３が
“１”レベルのときは“１”入力側の信号、即ち入力信
号１を出力信号９として出力する。ＳＣＬＫ２はＤ型Ｆ
Ｆ４及び６のＣＬＫ（クロック）入力端にそれぞれ供給
される。
Ｄ入力端とセレクタ８の“１”入力端に供給される。Ｄ
型ＦＦ４の出力信号５はＤ型ＦＦ６のＤ入力端に供給さ
れ、Ｄ型ＦＦ６の出力信号７はセレクタ８の“０”入力
端に供給される。セレクタ８の制御端にはセレクト信号
３が供給され、該セレクト信号が“０”レベルのとき
は、“０”入力側の信号、即ちＤ型ＦＦ６の出力信号７
を出力信号９として出力し、前記セレクト信号３が
“１”レベルのときは“１”入力側の信号、即ち入力信
号１を出力信号９として出力する。ＳＣＬＫ２はＤ型Ｆ
Ｆ４及び６のＣＬＫ（クロック）入力端にそれぞれ供給
される。
【００１２】図１の動作を説明する。入力信号１には、
既にＳＣＬＫに同期している信号で同期化の不要の信号
と、ＳＣＬＫに非同期の信号で同期化が必要な信号の２
種類がある。いま、あるモジュールへの入力信号１が前
者の信号、即ち同期化の不要の信号の場合には、システ
ム内のＣＰＵ（マイクロプロセッサ）等の同期／非同期
モード制御機器は、該当モジュールのセレクタ８に対し
て、同期モードの選択信号として、セレクト信号３を
“１”レベルに設定して供給する。従って、入力信号１
はそのままセレクタ８を通過し、このセレクタ８の出力
信号９がＩ／Ｆ出力信号となるから、このシステムバス
Ｉ／Ｆ回路による信号遅延時間は発生しない。
既にＳＣＬＫに同期している信号で同期化の不要の信号
と、ＳＣＬＫに非同期の信号で同期化が必要な信号の２
種類がある。いま、あるモジュールへの入力信号１が前
者の信号、即ち同期化の不要の信号の場合には、システ
ム内のＣＰＵ（マイクロプロセッサ）等の同期／非同期
モード制御機器は、該当モジュールのセレクタ８に対し
て、同期モードの選択信号として、セレクト信号３を
“１”レベルに設定して供給する。従って、入力信号１
はそのままセレクタ８を通過し、このセレクタ８の出力
信号９がＩ／Ｆ出力信号となるから、このシステムバス
Ｉ／Ｆ回路による信号遅延時間は発生しない。
【００１３】また、あるモジュールへの入力信号１が後
者の信号、即ち同期化が必要の信号の場合には、前記同
期／非同期モード制御機器は、該当モジュールのセレク
タ８に対して、非同期モードの選択信号として、セレク
ト信号３を“０”レベルに設定して供給する。従って入
力信号１は、図３で説明したように、Ｄ型ＦＦ４及び６
を通過することによりＳＣＬＫと同期した信号となり、
このＤ型ＦＦ６の出力信号７がセレクタ８を通過し、こ
のセレクタ８の出力信号９がＩ／Ｆ出力信号となる。こ
の場合には、前記同期化による信号遅延時間が発生す
る。
者の信号、即ち同期化が必要の信号の場合には、前記同
期／非同期モード制御機器は、該当モジュールのセレク
タ８に対して、非同期モードの選択信号として、セレク
ト信号３を“０”レベルに設定して供給する。従って入
力信号１は、図３で説明したように、Ｄ型ＦＦ４及び６
を通過することによりＳＣＬＫと同期した信号となり、
このＤ型ＦＦ６の出力信号７がセレクタ８を通過し、こ
のセレクタ８の出力信号９がＩ／Ｆ出力信号となる。こ
の場合には、前記同期化による信号遅延時間が発生す
る。
【００１４】図２は本発明のシステムバスＩ／Ｆ回路を
用いたシステム構成例を示す図である。同図において、
５０−１，５０−２はそれぞれ＃１，＃２システムバス
Ｉ／Ｆ回路であり、内部に入力信号用システムバスＩ／
Ｆ部２０、出力信号用システムバスＩ／Ｆ部３０及び内
部レジスタ４０を含んでいる。６０−１，６０−２はそ
れぞれ＃１，＃２モジュール内部バス、１００はシステ
ムバスである。入力信号用システムバスＩ／Ｆ部２０と
出力信号用システムバスＩ／Ｆ部３０とは、それぞれ図
１の回路により構成されている。但し、前者は、システ
ムバス１００からの入力信号をモジュールの内部バス・
クロック（以下ＩＣＬＫと記す）に同期させて出力でき
るように自己の内部バス６０−ｉ（ｉ＝１，２，３，
…）からＩＣＬＫを取入れており、後者は、モジュール
の内部バス６０−ｉからの入力信号をシステムバス・ク
ロック（ＳＣＬＫ）に同期させて出力できるようにシス
テムバス１００からＳＣＬＫを取入れている点が相違し
ている。
用いたシステム構成例を示す図である。同図において、
５０−１，５０−２はそれぞれ＃１，＃２システムバス
Ｉ／Ｆ回路であり、内部に入力信号用システムバスＩ／
Ｆ部２０、出力信号用システムバスＩ／Ｆ部３０及び内
部レジスタ４０を含んでいる。６０−１，６０−２はそ
れぞれ＃１，＃２モジュール内部バス、１００はシステ
ムバスである。入力信号用システムバスＩ／Ｆ部２０と
出力信号用システムバスＩ／Ｆ部３０とは、それぞれ図
１の回路により構成されている。但し、前者は、システ
ムバス１００からの入力信号をモジュールの内部バス・
クロック（以下ＩＣＬＫと記す）に同期させて出力でき
るように自己の内部バス６０−ｉ（ｉ＝１，２，３，
…）からＩＣＬＫを取入れており、後者は、モジュール
の内部バス６０−ｉからの入力信号をシステムバス・ク
ロック（ＳＣＬＫ）に同期させて出力できるようにシス
テムバス１００からＳＣＬＫを取入れている点が相違し
ている。
【００１５】内部レジスタ４０には、外部から同期モー
ド又は非同期モードの選択信号が入力される。内部レジ
スタ４０はこの選択信号を保持し、この保持信号を入力
信号用システムバスＩ／Ｆ部２０及び出力信号用システ
ムバスＩ／Ｆ部３０にセレクト信号として供給する。図
２の例では、＃１モジュールのＩＣＬＫはシステムバス
のＳＣＬＫと同期しているので、＃１システムバスＩ／
Ｆ回路５０−１内の内部レジスタ４０には、同期モード
選択信号として“１”レベルが供給される。従って授受
信号の同期化は行なわれない。また＃２モジュールのＩ
ＣＬＫはシステムバスのＳＣＬＫと非同期であるので、
＃２システムバスＩ／Ｆ回路５０−２内の内部レジスタ
４０には、非同期モード選択信号として“０”レベルが
供給される。従ってシステムバス１００と内部バス６０
−２の間での授受信号の同期化が行なわれ、信号の遅延
時間が発生する。
ド又は非同期モードの選択信号が入力される。内部レジ
スタ４０はこの選択信号を保持し、この保持信号を入力
信号用システムバスＩ／Ｆ部２０及び出力信号用システ
ムバスＩ／Ｆ部３０にセレクト信号として供給する。図
２の例では、＃１モジュールのＩＣＬＫはシステムバス
のＳＣＬＫと同期しているので、＃１システムバスＩ／
Ｆ回路５０−１内の内部レジスタ４０には、同期モード
選択信号として“１”レベルが供給される。従って授受
信号の同期化は行なわれない。また＃２モジュールのＩ
ＣＬＫはシステムバスのＳＣＬＫと非同期であるので、
＃２システムバスＩ／Ｆ回路５０−２内の内部レジスタ
４０には、非同期モード選択信号として“０”レベルが
供給される。従ってシステムバス１００と内部バス６０
−２の間での授受信号の同期化が行なわれ、信号の遅延
時間が発生する。
【００１６】図２のように、共通のシステムバス１００
に複数Ｎ個のモジュールがそれぞれ本発明のシステムバ
スＩ／Ｆ回路５０−ｉ（ｉ＝１，２，…Ｎ）を介して接
続される場合の同期／非同期モード選択信号を設定する
方法としては、例えば以下の方法がある。 （１）システムの初期動作プログラムによって、各モジ
ュール内の内部レジスタ４０にそれぞれ同期モード又は
非同期モード選択信号を書込み、内部レジスタ４０がこ
の書込み信号を保持する。その後システム動作を開始さ
せる。 （２）システムの電源投入時又はリセット時に、同期モ
ード又は非同期モードの選択信号が設定された外部設定
器（例えば外部ピン等）から各モジュール内の内部レジ
スタ４０に選択信号を一定時間だけ供給し、内部レジス
タ４０がこの選択信号を読込み、この読込み信号を保持
する。 （３）システムバスＩ／Ｆ回路５０−ｉから内部レジス
タ４０を除去し、あらかじめ各モジュール毎にセレクト
信号値の設定された外部設定器から各モジュールにセレ
クト信号を連続的に供給する。
に複数Ｎ個のモジュールがそれぞれ本発明のシステムバ
スＩ／Ｆ回路５０−ｉ（ｉ＝１，２，…Ｎ）を介して接
続される場合の同期／非同期モード選択信号を設定する
方法としては、例えば以下の方法がある。 （１）システムの初期動作プログラムによって、各モジ
ュール内の内部レジスタ４０にそれぞれ同期モード又は
非同期モード選択信号を書込み、内部レジスタ４０がこ
の書込み信号を保持する。その後システム動作を開始さ
せる。 （２）システムの電源投入時又はリセット時に、同期モ
ード又は非同期モードの選択信号が設定された外部設定
器（例えば外部ピン等）から各モジュール内の内部レジ
スタ４０に選択信号を一定時間だけ供給し、内部レジス
タ４０がこの選択信号を読込み、この読込み信号を保持
する。 （３）システムバスＩ／Ｆ回路５０−ｉから内部レジス
タ４０を除去し、あらかじめ各モジュール毎にセレクト
信号値の設定された外部設定器から各モジュールにセレ
クト信号を連続的に供給する。
【００１７】また本発明のシステムバスＩ／Ｆ回路５０
−ｉは、各モジュールに共通に使用できるので、このシ
ステムバスＩ／Ｆ回路５０−ｉをＬＳＩ（大規模集積回
路）により構成し、この同一のＬＳＩを各モジュールに
装着するようにすれば、回路の低コスト化と省スペース
化が計られる。なおこのＬＳＩの構成は図２の場合の構
成に限定されるものではなく、例えば内部レジスタ４０
を除去した構成や、さらに入力信号用システムバスＩ／
Ｆ部２０と出力信号用システムバスＩ／Ｆ部３０のいず
れか一方のみで構成するようにしてもよい。
−ｉは、各モジュールに共通に使用できるので、このシ
ステムバスＩ／Ｆ回路５０−ｉをＬＳＩ（大規模集積回
路）により構成し、この同一のＬＳＩを各モジュールに
装着するようにすれば、回路の低コスト化と省スペース
化が計られる。なおこのＬＳＩの構成は図２の場合の構
成に限定されるものではなく、例えば内部レジスタ４０
を除去した構成や、さらに入力信号用システムバスＩ／
Ｆ部２０と出力信号用システムバスＩ／Ｆ部３０のいず
れか一方のみで構成するようにしてもよい。
【００１８】
【発明の効果】以上のように本発明によれば、システム
バスとモジュールの内部バスとの間での授受信号の処理
を行なうシステムバスＩ／Ｆ回路において、同期モード
と非同期モードの選択信号によって動作する信号選択手
段を設け、同期モードのときには一方のバスからの入力
信号を遅延させないでそのまま他方のバスに出力し、非
同期モードのときには一方のバスからの入力信号を他方
のバス・クロックに同期化して他方のバスに出力するよ
うな選択動作を可能としたので、本発明のシステムバス
Ｉ／Ｆ回路をすべてのモジュールに共通に使用できると
共に、この回路をＬＳＩで構成するようにして回路の低
コスト化や省スペース化を計ることができる。
バスとモジュールの内部バスとの間での授受信号の処理
を行なうシステムバスＩ／Ｆ回路において、同期モード
と非同期モードの選択信号によって動作する信号選択手
段を設け、同期モードのときには一方のバスからの入力
信号を遅延させないでそのまま他方のバスに出力し、非
同期モードのときには一方のバスからの入力信号を他方
のバス・クロックに同期化して他方のバスに出力するよ
うな選択動作を可能としたので、本発明のシステムバス
Ｉ／Ｆ回路をすべてのモジュールに共通に使用できると
共に、この回路をＬＳＩで構成するようにして回路の低
コスト化や省スペース化を計ることができる。
【図１】本発明のシステムバスＩ／Ｆ回路の一実施例を
示す図である。
示す図である。
【図２】本発明のシステムバスＩ／Ｆ回路を用いたシス
テム構成例を示す図である。
テム構成例を示す図である。
【図３】従来のシステムバスＩ／Ｆ回路における同期化
回路例を示す図である。
回路例を示す図である。
【図４】図３の動作を説明するための波形図である。
１ 入力信号 ２ ＳＣＬＫ ３ セレクト信号 ４，６ Ｄ型ＦＦ ５ Ｄ型ＦＦ４の出力信号 ７ Ｄ型ＦＦ６の出力信号 ８ セレクタ ９ セレクタ８の出力信号 ２０ 入力信号用システムバスＩ／Ｆ部 ３０ ４０信号用システムバスＩ／Ｆ部 ４０ 内部レジスタ ５０−１，５０−２ ＃１，＃２システムバスＩ／Ｆ回
路 ６０−１，６０−２ ＃１，＃２モジュール内部バス １００ システムバス
路 ６０−１，６０−２ ＃１，＃２モジュール内部バス １００ システムバス
Claims (1)
- 【請求項１】 システムバスとモジュールの内部バスと
の間での授受信号の処理を行なうインタフェース回路に
おいて、 前記システムバス又は内部バスのいずれか一方のバスか
らの入力信号を他方のバスのクロックに同期した信号と
して出力する同期化手段と、 前記同期化手段の出力信号が入力端の一方に供給され、
前記システムバス又は内部バスのいずれか一方のバスか
らの入力信号が入力端の他方に供給され、また同期モー
ド又は非同期モードの選択信号が制御端に供給され、前
記選択信号が同期モードの場合には前記入力端の他方に
供給された信号を出力端より出力し、また前記選択信号
が非同期モードの場合には前記入力端の一方に供給され
た信号を出力端に出力し、それぞれ出力端からの出力信
号を他方のバスに供給する信号選択手段とを備えたこと
を特徴とするシステムバス・インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31337993A JPH07168785A (ja) | 1993-12-14 | 1993-12-14 | システムバス・インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31337993A JPH07168785A (ja) | 1993-12-14 | 1993-12-14 | システムバス・インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168785A true JPH07168785A (ja) | 1995-07-04 |
Family
ID=18040563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31337993A Pending JPH07168785A (ja) | 1993-12-14 | 1993-12-14 | システムバス・インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168785A (ja) |
-
1993
- 1993-12-14 JP JP31337993A patent/JPH07168785A/ja active Pending
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