JPH07169154A - くし形フィルター及びそのフィルターリング方法と該くし形フィルターを備えた回転制御装置 - Google Patents
くし形フィルター及びそのフィルターリング方法と該くし形フィルターを備えた回転制御装置Info
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- JPH07169154A JPH07169154A JP6146232A JP14623294A JPH07169154A JP H07169154 A JPH07169154 A JP H07169154A JP 6146232 A JP6146232 A JP 6146232A JP 14623294 A JP14623294 A JP 14623294A JP H07169154 A JPH07169154 A JP H07169154A
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- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
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Abstract
(57)【要約】
【目的】 本発明は、くし形フィルター及び該くし形フ
ィルターを備えた回転制御装置に関し、学習時間を短縮
しても低減利得は劣化されずにサーボ系性能を向上し得
ることを目的とする。 【構成】 複数個の低域フィルターから出力する平均値
を各々平均する平均値検出部と該平均値検出部の出力デ
ータの合算する加算器とを追加備えたくし形フィルター
が構成され、かつ該くし形フィルターを利用した回転制
御装置と前記くし形フィルターのフィルターリング方法
とで構成される。
ィルターを備えた回転制御装置に関し、学習時間を短縮
しても低減利得は劣化されずにサーボ系性能を向上し得
ることを目的とする。 【構成】 複数個の低域フィルターから出力する平均値
を各々平均する平均値検出部と該平均値検出部の出力デ
ータの合算する加算器とを追加備えたくし形フィルター
が構成され、かつ該くし形フィルターを利用した回転制
御装置と前記くし形フィルターのフィルターリング方法
とで構成される。
Description
【０００１】
【産業上の利用分野】本発明はビデオテープレコーダー
のサーボ系に係るもので、詳しくは、ドラムモーターの
回転を正確にサーボ制御するくし形フィルター及びその
フィルターリング方法と該くし形フィルターを備えた回
転制御装置に関するものである。
のサーボ系に係るもので、詳しくは、ドラムモーターの
回転を正確にサーボ制御するくし形フィルター及びその
フィルターリング方法と該くし形フィルターを備えた回
転制御装置に関するものである。
【０００２】
【従来の技術】一般に、ビデオテープレコーダーのサー
ボ系においては、該サーボ系が画面上のジッタに影響を
及ぼすので、ドラムモーターの負荷変動又は起動時の回
転変動のようなサーボ系の歪みとなる要素を減らす対策
が企図されている。特に、ハードウェアによるサーボ制
御方式がソフトウェアによるサーボ制御方式に変更され
ながらサーボ制御上のひずみの要素を減らす努力が厳し
く行われている。そこで、周波数発生の着磁誤差を減ら
すためのくし形フィルターと該くし形フィルターを利用
した回転制御装置が提案され、該従来装置について、米
国特許第４，８０４，８９４号（ＳＯＮＹ社）を例示し
て説明すると次のようである。即ち、図１０に示したよ
うに、モーターの駆動で回転するドラム１と、該ドラム
の１回転毎に６個のＦＧ（Ｆｒｅｑｕｅｎｃｙ Ｇｅｎ
ｅｒａｔｏｒ）パルスを発生するＮ／Ｓ極の着磁された
着磁器２と、該着磁器２から発生された６個のＦＧパル
スを検出して出力する回転検出器３と、該回転検出器３
から出力した６個のＦＧパルスを波形整形化させる制御
信号発生器４１と、該制御信号発生器４１の制御により
それら６個のＦＧパルスの立上りエッジから立下りエッ
ジまでの時間をカウントする速度エラーカウンター４２
と、を備えていた。
ボ系においては、該サーボ系が画面上のジッタに影響を
及ぼすので、ドラムモーターの負荷変動又は起動時の回
転変動のようなサーボ系の歪みとなる要素を減らす対策
が企図されている。特に、ハードウェアによるサーボ制
御方式がソフトウェアによるサーボ制御方式に変更され
ながらサーボ制御上のひずみの要素を減らす努力が厳し
く行われている。そこで、周波数発生の着磁誤差を減ら
すためのくし形フィルターと該くし形フィルターを利用
した回転制御装置が提案され、該従来装置について、米
国特許第４，８０４，８９４号（ＳＯＮＹ社）を例示し
て説明すると次のようである。即ち、図１０に示したよ
うに、モーターの駆動で回転するドラム１と、該ドラム
の１回転毎に６個のＦＧ（Ｆｒｅｑｕｅｎｃｙ Ｇｅｎ
ｅｒａｔｏｒ）パルスを発生するＮ／Ｓ極の着磁された
着磁器２と、該着磁器２から発生された６個のＦＧパル
スを検出して出力する回転検出器３と、該回転検出器３
から出力した６個のＦＧパルスを波形整形化させる制御
信号発生器４１と、該制御信号発生器４１の制御により
それら６個のＦＧパルスの立上りエッジから立下りエッ
ジまでの時間をカウントする速度エラーカウンター４２
と、を備えていた。
【０００３】且つ、この場合、図１１（Ａ）に示したよ
うに、６個のＦＧパルスは前記速度エラーカウンター４
２に順次印加され、該速度エラーカウンター４２は初め
のＦＧパルスのハイレベル時間ｔ1 をカウントした後、
図１１（Ｂ）に示したような該カウント値Ｎ１を図１２
（Ａ）に示したディジタルデータＤ１に変換して出力す
る。ついで、２番目のＦＧパルスのハイレベルの時間ｔ
2 をカウントし、該カウント値Ｎ２をディジタルデータ
Ｄ２に変換して出力する。このような方式で前記ドラム
の１回転毎に６個のディジタルデータＤ１〜Ｄ６が順次
生成される。そして、若し、ドラム１の１回転毎に発生
する６個のＦＧパルスのカウント値Ｎ１〜Ｎ６が全て同
様であると（Ｎ１＝Ｎ２＝Ｎ３＝Ｎ４＝Ｎ５＝Ｎ６）、
検出上のエラーは生じないが実際には前記回転検出器３
及びＮ／Ｓ極の着磁上の誤差のため、それら６個のＦＧ
パルスのカウント値Ｎ１〜Ｎ６は全て同様にならない。
又、ドラム１の１回転毎に６個のＦＧパルスが発生する
ため、初めに発生した６個のＦＧパルスカウント値Ｎ１
〜Ｎ６と、２番目に発生した６個のＦＧパルスのカウン
ト値Ｎ７〜Ｎ１２とは相互対応され、着磁上同様なデュ
ーティを有する。即ち、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ
５，Ｎ６のカウント値はＮ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ
１１，Ｎ１２のカウント値と各々同様になる。従って、
各カウント値に対するＦＧ偏差を累積し、該累積された
ＦＧ偏差を利用して入力するＦＧパルスを補正すると、
ＦＧ検出上の誤差の除去された速度エラーが求められ
る。
うに、６個のＦＧパルスは前記速度エラーカウンター４
２に順次印加され、該速度エラーカウンター４２は初め
のＦＧパルスのハイレベル時間ｔ1 をカウントした後、
図１１（Ｂ）に示したような該カウント値Ｎ１を図１２
（Ａ）に示したディジタルデータＤ１に変換して出力す
る。ついで、２番目のＦＧパルスのハイレベルの時間ｔ
2 をカウントし、該カウント値Ｎ２をディジタルデータ
Ｄ２に変換して出力する。このような方式で前記ドラム
の１回転毎に６個のディジタルデータＤ１〜Ｄ６が順次
生成される。そして、若し、ドラム１の１回転毎に発生
する６個のＦＧパルスのカウント値Ｎ１〜Ｎ６が全て同
様であると（Ｎ１＝Ｎ２＝Ｎ３＝Ｎ４＝Ｎ５＝Ｎ６）、
検出上のエラーは生じないが実際には前記回転検出器３
及びＮ／Ｓ極の着磁上の誤差のため、それら６個のＦＧ
パルスのカウント値Ｎ１〜Ｎ６は全て同様にならない。
又、ドラム１の１回転毎に６個のＦＧパルスが発生する
ため、初めに発生した６個のＦＧパルスカウント値Ｎ１
〜Ｎ６と、２番目に発生した６個のＦＧパルスのカウン
ト値Ｎ７〜Ｎ１２とは相互対応され、着磁上同様なデュ
ーティを有する。即ち、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ
５，Ｎ６のカウント値はＮ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ
１１，Ｎ１２のカウント値と各々同様になる。従って、
各カウント値に対するＦＧ偏差を累積し、該累積された
ＦＧ偏差を利用して入力するＦＧパルスを補正すると、
ＦＧ検出上の誤差の除去された速度エラーが求められ
る。
【０００４】次いで、前記速度エラーカウンター４２か
ら出力された速度エラーディジタルデータＤ１〜Ｄ６は
微分器５に入力して該微分器５で加速度エラーデータに
夫々変換され、ＤＣ成分の除去された交流成分のみで積
算器６によりＫ０倍され、回転検出誤差を減らすためデ
ィジタルくし形フィルター７を経由し加算器８に入力さ
れる。その後、前記ディジタルくし形フィルター７の出
力データ及び前記積算器９の出力データは加算器８で合
算され、ディジタル／アナログ変換器１０でディジタル
／アナログに変換された後モーター駆動部１１に印加さ
れ、該モーター駆動部１１によりモーター１２の回転速
度が制御されるようになっていた。
ら出力された速度エラーディジタルデータＤ１〜Ｄ６は
微分器５に入力して該微分器５で加速度エラーデータに
夫々変換され、ＤＣ成分の除去された交流成分のみで積
算器６によりＫ０倍され、回転検出誤差を減らすためデ
ィジタルくし形フィルター７を経由し加算器８に入力さ
れる。その後、前記ディジタルくし形フィルター７の出
力データ及び前記積算器９の出力データは加算器８で合
算され、ディジタル／アナログ変換器１０でディジタル
／アナログに変換された後モーター駆動部１１に印加さ
れ、該モーター駆動部１１によりモーター１２の回転速
度が制御されるようになっていた。
【０００５】そして、この場合、図１３及び図１４に示
したように、前記ディジタルくし形フィルター７に入力
する速度エラーデータＤ１〜Ｄ６は入力端７１を通って
減算器７２に伝達され、低域フィルター７３〜７８に各
々印加されるが、それら速度エラーデータＤ１〜Ｄ６は
スイッチ７９の選択により各低域フィルター７３〜７８
に各入力端の接点Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６
を通って入力され、それら低域フィルター７３〜７８の
出力はスイッチ８０の選択により減算器７２に入力され
る。且つ、それら低減フィルター７３〜７８は、各々減
算器７３１と、加算器７３２と、該加算器７３２の出力
データのダイナミック領域を制限するリミッター７３３
と、該リミッター７３３から入力されるデータをドラム
１の１回転に該当する時間だけ遅延させる遅延器７３４
と、該遅延器７３４の出力データに積算常数ｋを乗ずる
積算器７３５と、該積算器７３５から出力するデータの
小数点以下を補正する補正部７３６と、を備えていた。
従って、図１２（Ｂ）に示した前記遅延器７３４の出力
データＤａは前記加算器７３２にフィードバックされ、
図１２（Ｃ）に示した前記補正部の７３６の出力データ
Ｄｇは前記減算器７３１にフィードバックされる。
したように、前記ディジタルくし形フィルター７に入力
する速度エラーデータＤ１〜Ｄ６は入力端７１を通って
減算器７２に伝達され、低域フィルター７３〜７８に各
々印加されるが、それら速度エラーデータＤ１〜Ｄ６は
スイッチ７９の選択により各低域フィルター７３〜７８
に各入力端の接点Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６
を通って入力され、それら低域フィルター７３〜７８の
出力はスイッチ８０の選択により減算器７２に入力され
る。且つ、それら低減フィルター７３〜７８は、各々減
算器７３１と、加算器７３２と、該加算器７３２の出力
データのダイナミック領域を制限するリミッター７３３
と、該リミッター７３３から入力されるデータをドラム
１の１回転に該当する時間だけ遅延させる遅延器７３４
と、該遅延器７３４の出力データに積算常数ｋを乗ずる
積算器７３５と、該積算器７３５から出力するデータの
小数点以下を補正する補正部７３６と、を備えていた。
従って、図１２（Ｂ）に示した前記遅延器７３４の出力
データＤａは前記加算器７３２にフィードバックされ、
図１２（Ｃ）に示した前記補正部の７３６の出力データ
Ｄｇは前記減算器７３１にフィードバックされる。
【０００６】又、それら低域フィルター７３〜７８中の
低域フィルター７３においては、入力する速度エラーデ
ータＤ１とフィードバックされる前記補正部７３６の出
力データＤｇ１との偏差Ｄ１〜Ｄｇ１が前記減算器７３
１により求められ、該求められた偏差Ｄ１〜Ｄｇ１と前
記遅延器７３４の出力データＤａとが前記加算器７３２
で合算され、該合算されたデータがリミッター７３３に
より前記合算データのダイナミック領域が制限された
後、前記遅延器７３４によりドラム１の１回転に該当す
る時間だけ遅延して出力される。従って、遅延器７３４
の出力データＤａは速度エラーデータＤ１の平均値にな
る。次いで、該遅延器７３４の出力データＤａは前記積
算器７３５でＫ倍にされ、該Ｋ倍されたデータＤａの小
数点以下が前記補正部７３６により補正データＤｇ１と
して出力され、該補正データＤｇ１がスイッチ８０を通
って伝達され該補正データＤｇ１と入力端７１の速度エ
ラーデータＤ１との差に該当する図１２（Ｄ）に示した
データＤｈが減算器７２で検出される。残りの低域フィ
ルター７４〜７８も同様に作用される。
低域フィルター７３においては、入力する速度エラーデ
ータＤ１とフィードバックされる前記補正部７３６の出
力データＤｇ１との偏差Ｄ１〜Ｄｇ１が前記減算器７３
１により求められ、該求められた偏差Ｄ１〜Ｄｇ１と前
記遅延器７３４の出力データＤａとが前記加算器７３２
で合算され、該合算されたデータがリミッター７３３に
より前記合算データのダイナミック領域が制限された
後、前記遅延器７３４によりドラム１の１回転に該当す
る時間だけ遅延して出力される。従って、遅延器７３４
の出力データＤａは速度エラーデータＤ１の平均値にな
る。次いで、該遅延器７３４の出力データＤａは前記積
算器７３５でＫ倍にされ、該Ｋ倍されたデータＤａの小
数点以下が前記補正部７３６により補正データＤｇ１と
して出力され、該補正データＤｇ１がスイッチ８０を通
って伝達され該補正データＤｇ１と入力端７１の速度エ
ラーデータＤ１との差に該当する図１２（Ｄ）に示した
データＤｈが減算器７２で検出される。残りの低域フィ
ルター７４〜７８も同様に作用される。
【０００７】そして、前記ディジタルくし形フィルター
７に対するディジタル領域の等価回路においては、図１
４に示したように、入力端７１を通って入力する速度エ
ラーデータＤ１〜Ｄ６と積算器７３５の出力データとの
差が減算器７３１，７２で演算され、該減算器７３１，
７２の出力データＤｈは加算器７３２に印加され、該加
算器７３２の出力データは各々６個の遅延器Ｚ-1に印加
して順次遅延される。次いで、それら６個の遅延器Ｚ-1
を各々通って遅延されたデータＤａは前記積算器７３５
に印加してＫ倍された後、前記減算器７３１，７２に印
加する一方、加算器７３２にフィードバックされるよう
に構成されている。従って、ディジタルくし形フィルタ
ー７に対する伝達函数Ｔ１は次の式（１）により求めら
れる。
７に対するディジタル領域の等価回路においては、図１
４に示したように、入力端７１を通って入力する速度エ
ラーデータＤ１〜Ｄ６と積算器７３５の出力データとの
差が減算器７３１，７２で演算され、該減算器７３１，
７２の出力データＤｈは加算器７３２に印加され、該加
算器７３２の出力データは各々６個の遅延器Ｚ-1に印加
して順次遅延される。次いで、それら６個の遅延器Ｚ-1
を各々通って遅延されたデータＤａは前記積算器７３５
に印加してＫ倍された後、前記減算器７３１，７２に印
加する一方、加算器７３２にフィードバックされるよう
に構成されている。従って、ディジタルくし形フィルタ
ー７に対する伝達函数Ｔ１は次の式（１）により求めら
れる。
【０００８】 ここで、前記伝達函数Ｔ１の周波数特性は、図１５に示
したように、ＮＴＳＣ方式の場合、ドラム１が１秒当り
３０回転数に従い該当の周波数３０Hz及びその倍数に該
当する周波数６０Hz, ９０Hz…が遮断される特性を有す
るが、ディジタルくし形フィルター７の特性上低減利得
が低下される欠点がある。即ち、式（１）において、Ｋ
が１に近似されると、遅延器７３４に累積される量が速
く累積されるので、ディジタルくし形フィルター７の学
習時間が短縮されるが、低減利得劣化の問題が発生し、
低減利得を補正するためにＫを低くすると、ディジタル
くし形フィルター７の学習時間が長くなるという問題点
が発生する。且つ、入力が一定なＤＣバイアスを有する
場合、該ＤＣバイアスが着磁誤差に受け入れられ学習さ
れるため、該ＤＣバイアス成分が除去されるという問題
点がある。
したように、ＮＴＳＣ方式の場合、ドラム１が１秒当り
３０回転数に従い該当の周波数３０Hz及びその倍数に該
当する周波数６０Hz, ９０Hz…が遮断される特性を有す
るが、ディジタルくし形フィルター７の特性上低減利得
が低下される欠点がある。即ち、式（１）において、Ｋ
が１に近似されると、遅延器７３４に累積される量が速
く累積されるので、ディジタルくし形フィルター７の学
習時間が短縮されるが、低減利得劣化の問題が発生し、
低減利得を補正するためにＫを低くすると、ディジタル
くし形フィルター７の学習時間が長くなるという問題点
が発生する。且つ、入力が一定なＤＣバイアスを有する
場合、該ＤＣバイアスが着磁誤差に受け入れられ学習さ
れるため、該ＤＣバイアス成分が除去されるという問題
点がある。
【０００９】それで、このような問題点を解決するた
め、ＳＯＮＹ社は図１０に示したように、ディジタルく
し形フィルター７を速度エラーカウンター４２と微分器
５及び積算器９との接点に配置せずに、高域特性を有す
る微分器５の後方である積算器６と加算器８間に配置し
ていた。しかし、このような場合も、ＦＧ同期の検出誤
差Ｄ１〜Ｄ６は積算器９、加算器８、Ｄ／Ａ変換器１０
及びモーター駆動部１１を経由するので、結局モーター
１２に影響を及ぼしていた。且つ、位相制御ループにお
いては、モーター１２の駆動により回動するドラム１が
１回転する毎に発生されるＰＧ波形を検出するＰＧ検出
部１３と、制御信号発生器１４１及び位相エラーカウン
ター１４２を有し、ＰＧ波形及び垂直信号Ｖｐにより位
相誤差を検出する位相誤差検出部１４と、該検出された
位相誤差をＫ倍し加算器８に出力する積算器１５と、選
出された位相誤差を積分する積分器１７と、該積分器１
７の出力をＫ３倍し加算器８に出力する積算器１６と、
により構成され、ＦＧにより位相制御をする場合、くし
形フィルター７が回転検出誤差を減らすことには寄与さ
れるが、前記式（１）に示したように、低域利得特性を
有するくし形フィルターが低減制御の位相制御系に使用
されないという欠点があった。
め、ＳＯＮＹ社は図１０に示したように、ディジタルく
し形フィルター７を速度エラーカウンター４２と微分器
５及び積算器９との接点に配置せずに、高域特性を有す
る微分器５の後方である積算器６と加算器８間に配置し
ていた。しかし、このような場合も、ＦＧ同期の検出誤
差Ｄ１〜Ｄ６は積算器９、加算器８、Ｄ／Ａ変換器１０
及びモーター駆動部１１を経由するので、結局モーター
１２に影響を及ぼしていた。且つ、位相制御ループにお
いては、モーター１２の駆動により回動するドラム１が
１回転する毎に発生されるＰＧ波形を検出するＰＧ検出
部１３と、制御信号発生器１４１及び位相エラーカウン
ター１４２を有し、ＰＧ波形及び垂直信号Ｖｐにより位
相誤差を検出する位相誤差検出部１４と、該検出された
位相誤差をＫ倍し加算器８に出力する積算器１５と、選
出された位相誤差を積分する積分器１７と、該積分器１
７の出力をＫ３倍し加算器８に出力する積算器１６と、
により構成され、ＦＧにより位相制御をする場合、くし
形フィルター７が回転検出誤差を減らすことには寄与さ
れるが、前記式（１）に示したように、低域利得特性を
有するくし形フィルターが低減制御の位相制御系に使用
されないという欠点があった。
【００１０】
【発明が解決しようとする課題】然るに、このように構
成された従来のくし形フィルターを有した回転装置にお
いては、低減の利得が低下され、低減利得を補正するた
めにはディジタルくし形フィルターの学習時間が長くな
って、サーボ系の性能向上を図り得ないという不都合な
点があった。且つ、低域特性を有するくし形フィルター
を低減制御の位相制御系に使用することができないとい
う不都合な点があった。
成された従来のくし形フィルターを有した回転装置にお
いては、低減の利得が低下され、低減利得を補正するた
めにはディジタルくし形フィルターの学習時間が長くな
って、サーボ系の性能向上を図り得ないという不都合な
点があった。且つ、低域特性を有するくし形フィルター
を低減制御の位相制御系に使用することができないとい
う不都合な点があった。
【００１１】それで、このような問題点を解決するた
め、本発明者達は研究を重ねた結果、次のようなくし形
フィルター及びそのフィルターリング方法と該くし形フ
ィルターを備えた回転制御装置を提供しようとするもの
である。本発明の目的は、学習時間を短縮しても低域利
得は劣化されずにサーボ系性能を向上し得るくし形フィ
ルターを提供しようとするものである。
め、本発明者達は研究を重ねた結果、次のようなくし形
フィルター及びそのフィルターリング方法と該くし形フ
ィルターを備えた回転制御装置を提供しようとするもの
である。本発明の目的は、学習時間を短縮しても低域利
得は劣化されずにサーボ系性能を向上し得るくし形フィ
ルターを提供しようとするものである。
【００１２】且つ、本発明の他の目的は、サーボ系の性
能を向上し得るくし形フィルターを位相制御系に適用さ
せた回転制御装置を提供しようとするものである。又、
本発明の又他の目的は、低域利得が劣化されずサーボ系
の性能を向上し得るくし形フィルターのフィルターリン
グ方法を提供しようとするものである。
能を向上し得るくし形フィルターを位相制御系に適用さ
せた回転制御装置を提供しようとするものである。又、
本発明の又他の目的は、低域利得が劣化されずサーボ系
の性能を向上し得るくし形フィルターのフィルターリン
グ方法を提供しようとするものである。
【００１３】
【課題を解決するための手段及び作用】そして、このよ
うな本発明の目的は、ドラムの１回転毎に発生され該ド
ラムの着磁数に該当する複数個の速度エラーデータを順
次スイッチングする第１スイッチと、該第１スイッチを
通って印加する複数個の速度エラーデータを各々低域フ
ィルターリングする複数個の低域フィルターと、それら
低域フィルターの出力データを順次スイッチングする第
２スイッチと、前記複数個の速度エラーデータから各低
域フィルターの出力データを減算する減算器と、前記複
数個の低域フィルターにより各々求められた各速度エラ
ーデータの平均値を平均する平均値検出部と、該平均値
検出部の出力データと前記減算器の出力データとを合算
する加算器と、を備え、前記平均値検出部は複数個の低
域フィルターにより求められた各速度エラーデータの平
均値を合算する加算器と、該加算器の出力データを複数
個の速度エラーデータの個数で割った後積算常数を乗ず
る積算器と、を備えたくし形フィルターを構成し、該く
し形フィルターを備えた回転制御装置を提供することに
より達成される。
うな本発明の目的は、ドラムの１回転毎に発生され該ド
ラムの着磁数に該当する複数個の速度エラーデータを順
次スイッチングする第１スイッチと、該第１スイッチを
通って印加する複数個の速度エラーデータを各々低域フ
ィルターリングする複数個の低域フィルターと、それら
低域フィルターの出力データを順次スイッチングする第
２スイッチと、前記複数個の速度エラーデータから各低
域フィルターの出力データを減算する減算器と、前記複
数個の低域フィルターにより各々求められた各速度エラ
ーデータの平均値を平均する平均値検出部と、該平均値
検出部の出力データと前記減算器の出力データとを合算
する加算器と、を備え、前記平均値検出部は複数個の低
域フィルターにより求められた各速度エラーデータの平
均値を合算する加算器と、該加算器の出力データを複数
個の速度エラーデータの個数で割った後積算常数を乗ず
る積算器と、を備えたくし形フィルターを構成し、該く
し形フィルターを備えた回転制御装置を提供することに
より達成される。
【００１４】又、本発明の目的は、ドラムの１回転毎に
発生され該ドラムの着磁数に該当する複数個の速度エラ
ーデータを順次スイッチングする第１スイッチング段階
と、それらスイッチングされた複数個の速度エラーデー
タを各々平均する第１平均段階と、それら平均された速
度エラーデータに積算常数を乗じ小数点以下を補正する
段階とを行う低域フィルターリング段階と、それら低域
フィルターリングされた各出力データを順次スイッチン
グする第２スイッチング段階と、前記複数個の速度エラ
ーデータからそれら複数個の速度エラーデータに対応し
第２スイッチングされた出力データを各々減算する第１
減算段階と、前記第１平均段階で各々求められた速度エ
ラーデータの平均値を平均する第２平均段階と、該第２
平均段階で求められた平均値と前記第１減算段階で求め
られた減算値とを合算する第１合算段階と、を順次行
い、前記第２平均段階では前記第１平均段階で求められ
た各速度エラーデータの平均値を合算するステップとそ
れら合算された平均値を各速度エラーデータの個数で割
った後常数を乗ずる積算ステップとを順次行うように、
本発明に係るくし形フィルターのフィルターリング方法
を提供することにより達成される。本発明によれば、ビ
デオテープレコーダーのサーボ系において、ドラムモー
ターの負荷変動又は起動時の回転変動が抑制され、ドラ
ムモーターの回転が正確に制御される。
発生され該ドラムの着磁数に該当する複数個の速度エラ
ーデータを順次スイッチングする第１スイッチング段階
と、それらスイッチングされた複数個の速度エラーデー
タを各々平均する第１平均段階と、それら平均された速
度エラーデータに積算常数を乗じ小数点以下を補正する
段階とを行う低域フィルターリング段階と、それら低域
フィルターリングされた各出力データを順次スイッチン
グする第２スイッチング段階と、前記複数個の速度エラ
ーデータからそれら複数個の速度エラーデータに対応し
第２スイッチングされた出力データを各々減算する第１
減算段階と、前記第１平均段階で各々求められた速度エ
ラーデータの平均値を平均する第２平均段階と、該第２
平均段階で求められた平均値と前記第１減算段階で求め
られた減算値とを合算する第１合算段階と、を順次行
い、前記第２平均段階では前記第１平均段階で求められ
た各速度エラーデータの平均値を合算するステップとそ
れら合算された平均値を各速度エラーデータの個数で割
った後常数を乗ずる積算ステップとを順次行うように、
本発明に係るくし形フィルターのフィルターリング方法
を提供することにより達成される。本発明によれば、ビ
デオテープレコーダーのサーボ系において、ドラムモー
ターの負荷変動又は起動時の回転変動が抑制され、ドラ
ムモーターの回転が正確に制御される。
【００１５】
【実施例】以下、本発明の実施例を図面に沿って詳細に
説明する。図５に示したように本発明に係るくし形フィ
ルターを適用した回転制御装置においては、ドラムの１
回転毎に発生され該ドラムの着磁数に該当する複数個の
ＦＧパルスを検出する回転検出器３と、該回転検出器３
から検出された複数個のＦＧパルスにより前記ドラムの
複数個の回転速度エラーデータを検出する回転速度エラ
ー検出部４と、該回転速度エラー検出部４から出力する
複数個の速度エラーデータで特定周波数及び該特定周波
数の数倍に該当する周波数を遮断するくし形フィルター
１８と、前記ドラムの１回転毎に発生するＰＧ信号を検
出するＰＧ検出部１３と、前記ＰＧ信号及び外部から印
加する垂直同期信号により位相誤差を検出する位相誤差
検出部１４と、前記くし形フィルター１８の出力データ
を加速度エラーデータに変換する微分器５と、前記位相
誤差検出部１４の出力データを積分する積分器１７と、
前記微分器５の出力データに第１積算常数を乗ずる第１
積算器６と、前記くし形フィルター１８の出力データに
第２積算常数を乗ずる第２積算器９と、前記位相誤差検
出部１４の出力データに第３積算常数を乗ずる第３積算
器１５と、前記積分器１７の出力データに第４積算常数
を乗ずる第４積算器１６と、前記第１積算器６及び第２
積算器９の出力データを合算し、前記第３積算器１５及
び第４積算器１６の出力データを合算する加算器８と、
該加算器８の出力データをアナログ信号に変換するディ
ジタル／アナログ変換器１０と、該ディジタル／アナロ
グ変換器１０の出力信号によりモーターを駆動するモー
ター駆動部１１と、を備えている。
説明する。図５に示したように本発明に係るくし形フィ
ルターを適用した回転制御装置においては、ドラムの１
回転毎に発生され該ドラムの着磁数に該当する複数個の
ＦＧパルスを検出する回転検出器３と、該回転検出器３
から検出された複数個のＦＧパルスにより前記ドラムの
複数個の回転速度エラーデータを検出する回転速度エラ
ー検出部４と、該回転速度エラー検出部４から出力する
複数個の速度エラーデータで特定周波数及び該特定周波
数の数倍に該当する周波数を遮断するくし形フィルター
１８と、前記ドラムの１回転毎に発生するＰＧ信号を検
出するＰＧ検出部１３と、前記ＰＧ信号及び外部から印
加する垂直同期信号により位相誤差を検出する位相誤差
検出部１４と、前記くし形フィルター１８の出力データ
を加速度エラーデータに変換する微分器５と、前記位相
誤差検出部１４の出力データを積分する積分器１７と、
前記微分器５の出力データに第１積算常数を乗ずる第１
積算器６と、前記くし形フィルター１８の出力データに
第２積算常数を乗ずる第２積算器９と、前記位相誤差検
出部１４の出力データに第３積算常数を乗ずる第３積算
器１５と、前記積分器１７の出力データに第４積算常数
を乗ずる第４積算器１６と、前記第１積算器６及び第２
積算器９の出力データを合算し、前記第３積算器１５及
び第４積算器１６の出力データを合算する加算器８と、
該加算器８の出力データをアナログ信号に変換するディ
ジタル／アナログ変換器１０と、該ディジタル／アナロ
グ変換器１０の出力信号によりモーターを駆動するモー
ター駆動部１１と、を備えている。
【００１６】又、本発明に係るくし形フィルターにおい
ては、図１に示したように、ドラムの１回転毎に発生さ
れ該ドラムの着磁数に該当する複数個の速度エラーデー
タを順次スイッチングする第１スイッチ７９と、該第１
スイッチ７９を通って印加する複数個の速度エラーデー
タを各々低域フィルターリングする複数個の低域フィル
ター７３〜７８と、それら複数個の低域フィルター７３
〜７８の出力データを順次スイッチングする第２スイッ
チ８０と、前記複数個の速度エラーデータから前記の各
低域フィルター７３〜７８の出力データを減算する減算
器７２と、前記複数個の低域フィルターにより各々求め
られた速度エラーデータの平均値を平均する平均値検出
部８１と、該平均値検出部８１の出力データと前記減算
器７２の出力データとを合算する加算器８２と、を備え
ている。
ては、図１に示したように、ドラムの１回転毎に発生さ
れ該ドラムの着磁数に該当する複数個の速度エラーデー
タを順次スイッチングする第１スイッチ７９と、該第１
スイッチ７９を通って印加する複数個の速度エラーデー
タを各々低域フィルターリングする複数個の低域フィル
ター７３〜７８と、それら複数個の低域フィルター７３
〜７８の出力データを順次スイッチングする第２スイッ
チ８０と、前記複数個の速度エラーデータから前記の各
低域フィルター７３〜７８の出力データを減算する減算
器７２と、前記複数個の低域フィルターにより各々求め
られた速度エラーデータの平均値を平均する平均値検出
部８１と、該平均値検出部８１の出力データと前記減算
器７２の出力データとを合算する加算器８２と、を備え
ている。
【００１７】即ち、本発明においては、各低域フィルタ
ー７３〜７８の各遅延部７３４，７４４，７５４，７６
４，７７４，７８４から出力する平均値Ｄａ，Ｄｂ，Ｄ
ｃ，Ｄｄ，Ｄｅ，Ｄｆを平均する平均値検出部８１と、
該平均値検出部８１の出力データを合算する加算器８２
と、を有し、その他は従来と同様なくし形フィルター１
８が構成され、該くし形フィルターが微分器５及び積算
器９と速度エラーカウンター４２との間に連結されて回
転制御装置が構成されている。且つ、前記平均値検出部
８１においては、前記平均値Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，
Ｄｅ，Ｄｆを合算する加算器８１１と、該加算器８１１
の出力データを前記各低域フィルター７３〜７８の個数
（６個）で割った後、積算器７３５の積算常数Ｋを乗じ
て出力する積算器８１２と、を備えている。
ー７３〜７８の各遅延部７３４，７４４，７５４，７６
４，７７４，７８４から出力する平均値Ｄａ，Ｄｂ，Ｄ
ｃ，Ｄｄ，Ｄｅ，Ｄｆを平均する平均値検出部８１と、
該平均値検出部８１の出力データを合算する加算器８２
と、を有し、その他は従来と同様なくし形フィルター１
８が構成され、該くし形フィルターが微分器５及び積算
器９と速度エラーカウンター４２との間に連結されて回
転制御装置が構成されている。且つ、前記平均値検出部
８１においては、前記平均値Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，
Ｄｅ，Ｄｆを合算する加算器８１１と、該加算器８１１
の出力データを前記各低域フィルター７３〜７８の個数
（６個）で割った後、積算器７３５の積算常数Ｋを乗じ
て出力する積算器８１２と、を備えている。
【００１８】又、図２に示したように、本発明に係るく
し形フィルター１８のディジタル領域における等価回路
図は次のようになっている。即ち、入力端７１を通って
入力する速度モーターと積算器７３５の出力データとの
差が減算器７３１，７２で演算され、該演算された出力
データＤｈは加算器８２及び加算器７３２に各々入力さ
れる。次いで、該加算器７３２の出力データは６個の遅
延器Ｚ-1に各々印加して順次遅延され、それら６個の遅
延器Ｚ-1で順次遅延されたデータは積算器７３５に入力
してＫ倍になった後、減算器７３１，７２に印加される
と共に加算器７３２に印加される。且つ、前記各６個の
遅延部Ｚ-1の出力は加算器８１１に入力して加算され、
該加算器８１１の出力データは積算器８１２に入力して
遅延部の個数（６個）で割られ、積算常数Ｋで乗じられ
た後、前記加算器８２に出力される。従って本発明のく
し形フィルター１８の伝達函数Ｔ２は次の式（２）で表
示される。
し形フィルター１８のディジタル領域における等価回路
図は次のようになっている。即ち、入力端７１を通って
入力する速度モーターと積算器７３５の出力データとの
差が減算器７３１，７２で演算され、該演算された出力
データＤｈは加算器８２及び加算器７３２に各々入力さ
れる。次いで、該加算器７３２の出力データは６個の遅
延器Ｚ-1に各々印加して順次遅延され、それら６個の遅
延器Ｚ-1で順次遅延されたデータは積算器７３５に入力
してＫ倍になった後、減算器７３１，７２に印加される
と共に加算器７３２に印加される。且つ、前記各６個の
遅延部Ｚ-1の出力は加算器８１１に入力して加算され、
該加算器８１１の出力データは積算器８１２に入力して
遅延部の個数（６個）で割られ、積算常数Ｋで乗じられ
た後、前記加算器８２に出力される。従って本発明のく
し形フィルター１８の伝達函数Ｔ２は次の式（２）で表
示される。
【００１９】 この場合、該伝達函数Ｔ２の周波数特性においては、図
３に示したように、低周波数領域での利得低下現象が顕
著に改善されていることがわかる。且つ、図４に示した
ように、ＤＣ成分のない正常状態の原点φから所定ギャ
ップだけシフトされた原点φ′の状態においても、該Ｄ
Ｃ成分の包含された平均値検出部８１の出力データが前
記減算値０出力データと加算器８２により合算して出力
されるため、該ＤＣ成分の低下が防止される。
３に示したように、低周波数領域での利得低下現象が顕
著に改善されていることがわかる。且つ、図４に示した
ように、ＤＣ成分のない正常状態の原点φから所定ギャ
ップだけシフトされた原点φ′の状態においても、該Ｄ
Ｃ成分の包含された平均値検出部８１の出力データが前
記減算値０出力データと加算器８２により合算して出力
されるため、該ＤＣ成分の低下が防止される。
【００２０】このように構成された本発明に係るくし形
フィルター１８の作用を説明すると、次のようである。
即ち、各速度エラーデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ
５，Ｄ６の平均値の各遅延部７３４〜７８４の出力デー
タＤａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆは正常状態の原
点φの場合、図４（Ｂ）〜（Ｇ）に示したように、スイ
ッチ８０のスイッチングにより順次入力する低域フィル
ター７３〜７８の出力データＤｇ１−Ｄｇ６と減算器７
２に入力する入力端７１の速度エラーデータとの差が減
算器７２で演算され、該演算値が加算器８２に出力さ
れ、該演算値は図４（Ｈ）に示した状態になる。この場
合、前記遅延部７３４〜７８４の出力データＤａ，Ｄ
ｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆは、加算器８１１で全て合
算され、該合算された出力データが積算器８１２に印加
され、該積算器８１２で合算値のデータがＫ／６で乗じ
られ、図４（Ｉ）に示したデータとして加算器８２に出
力される。従って、該加算器８２では前記減算器７２の
出力データと前記積算器８１２の出力データとが合算さ
れ、図４（Ｊ）に示したようなデータが出力される。且
つ、ＤＣバイアスを有しシフトされた原点φ′の場合、
減算器７２までの動作が正常状態の原点φの場合（ＤＣ
バイアスの無い場合）と同様であるため、前記減算器７
２の出力は図４（Ｈ）に示した状態になる。
フィルター１８の作用を説明すると、次のようである。
即ち、各速度エラーデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ
５，Ｄ６の平均値の各遅延部７３４〜７８４の出力デー
タＤａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆは正常状態の原
点φの場合、図４（Ｂ）〜（Ｇ）に示したように、スイ
ッチ８０のスイッチングにより順次入力する低域フィル
ター７３〜７８の出力データＤｇ１−Ｄｇ６と減算器７
２に入力する入力端７１の速度エラーデータとの差が減
算器７２で演算され、該演算値が加算器８２に出力さ
れ、該演算値は図４（Ｈ）に示した状態になる。この場
合、前記遅延部７３４〜７８４の出力データＤａ，Ｄ
ｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆは、加算器８１１で全て合
算され、該合算された出力データが積算器８１２に印加
され、該積算器８１２で合算値のデータがＫ／６で乗じ
られ、図４（Ｉ）に示したデータとして加算器８２に出
力される。従って、該加算器８２では前記減算器７２の
出力データと前記積算器８１２の出力データとが合算さ
れ、図４（Ｊ）に示したようなデータが出力される。且
つ、ＤＣバイアスを有しシフトされた原点φ′の場合、
減算器７２までの動作が正常状態の原点φの場合（ＤＣ
バイアスの無い場合）と同様であるため、前記減算器７
２の出力は図４（Ｈ）に示した状態になる。
【００２１】そして、本発明の他の実施例として次のよ
うに構成して使用することもできる。即ち、図６に示し
たように、前記実施例と同様なディジタルくし形フィル
ター１８１を構成し、該ディジタルくし形フィルター１
８１を積分器１７及び積算器１５の入力端接点と位相誤
差検出部１４の位相エラーカウンター１４２の入力端子
との間に追加連結して使用する。従って、ドラムの１回
転毎に発生され該ドラムの着磁数に該当する複数個のＦ
Ｇパルスを検出する回転検出器３と、該回転検出器３か
ら検出された前記複数個のＦＧパルスにより前記ドラム
の複数個の回転速度エラーデータを検出する回転速度エ
ラー検出部４と、該回転速度エラー検出部４から出力し
た複数個の速度エラーデータから特定周波数及びそれら
特定周波数の倍数に該当する周波数を遮断する第１くし
形フィルター１８と、前記ドラムの１回転毎に発生され
るＰＧ信号を検出するＰＧ検出部１３と、該ＰＧ信号を
波形整形化する制御信号発生器１４１と、該波形整形化
されたＰＧ信号及び外部から印加する垂直同期信号によ
り位相基準信号及びエラーデータ出力制御信号を各々出
力する位相基準発生部１４３と、前記位相基準信号及び
前記エラーデータ出力制御信号によりＦＧパルス毎の位
相エラーを検出する位相エラーカウンター１４２と、を
有する位相誤差検出部１４と、該位相誤差検出部１４か
ら出力する複数個の位相エラーデータから特定周波数及
び該特定周波数の数倍に該当する周波数を遮断する第２
くし形フィルター１８１と、前記第１くし形フィルター
１８の出力データを加速度エラーデータに変換する微分
器５と、前記第２くし形フィルター１８１の出力データ
を積分する積分器１７と、前記微分器５の出力データに
第１積算常数を乗ずる第１積算器６と、前記第１くし形
フィルター１８の出力データに第２積算常数を乗ずる第
２積算器９と、前記第２くし形フィルター１８１の出力
データに第３積算常数を乗ずる第３積算器１５と、前記
積分器１７の出力データに第４積算常数を乗ずる第４積
算器１６と、前記第１積算器６及び第２積算器９の出力
データを合算し、前記第３積算器１５及び第４積算器１
６の出力データを合算する加算器８と、該加算器８の出
力データをディジタル／アナログ信号に変換するディジ
タル／アナログ変換器１０と、該ディジタル／アナログ
変換器１０の出力信号によりモーターを駆動するモータ
ー駆動部１１と、を備えて本発明に係る回転制御装置の
他の実施例が構成されている。
うに構成して使用することもできる。即ち、図６に示し
たように、前記実施例と同様なディジタルくし形フィル
ター１８１を構成し、該ディジタルくし形フィルター１
８１を積分器１７及び積算器１５の入力端接点と位相誤
差検出部１４の位相エラーカウンター１４２の入力端子
との間に追加連結して使用する。従って、ドラムの１回
転毎に発生され該ドラムの着磁数に該当する複数個のＦ
Ｇパルスを検出する回転検出器３と、該回転検出器３か
ら検出された前記複数個のＦＧパルスにより前記ドラム
の複数個の回転速度エラーデータを検出する回転速度エ
ラー検出部４と、該回転速度エラー検出部４から出力し
た複数個の速度エラーデータから特定周波数及びそれら
特定周波数の倍数に該当する周波数を遮断する第１くし
形フィルター１８と、前記ドラムの１回転毎に発生され
るＰＧ信号を検出するＰＧ検出部１３と、該ＰＧ信号を
波形整形化する制御信号発生器１４１と、該波形整形化
されたＰＧ信号及び外部から印加する垂直同期信号によ
り位相基準信号及びエラーデータ出力制御信号を各々出
力する位相基準発生部１４３と、前記位相基準信号及び
前記エラーデータ出力制御信号によりＦＧパルス毎の位
相エラーを検出する位相エラーカウンター１４２と、を
有する位相誤差検出部１４と、該位相誤差検出部１４か
ら出力する複数個の位相エラーデータから特定周波数及
び該特定周波数の数倍に該当する周波数を遮断する第２
くし形フィルター１８１と、前記第１くし形フィルター
１８の出力データを加速度エラーデータに変換する微分
器５と、前記第２くし形フィルター１８１の出力データ
を積分する積分器１７と、前記微分器５の出力データに
第１積算常数を乗ずる第１積算器６と、前記第１くし形
フィルター１８の出力データに第２積算常数を乗ずる第
２積算器９と、前記第２くし形フィルター１８１の出力
データに第３積算常数を乗ずる第３積算器１５と、前記
積分器１７の出力データに第４積算常数を乗ずる第４積
算器１６と、前記第１積算器６及び第２積算器９の出力
データを合算し、前記第３積算器１５及び第４積算器１
６の出力データを合算する加算器８と、該加算器８の出
力データをディジタル／アナログ信号に変換するディジ
タル／アナログ変換器１０と、該ディジタル／アナログ
変換器１０の出力信号によりモーターを駆動するモータ
ー駆動部１１と、を備えて本発明に係る回転制御装置の
他の実施例が構成されている。
【００２２】このように構成された本発明に係る回転制
御装置においては、図６及び図７に示したように、モー
ター１２の駆動によりドラム１が回転し、該ドラム１の
１回転毎にＰＧ信号が発生して、図７（Ｂ）に示したＰ
Ｇ信号が検出され、制御信号発生器１４１を通って位相
基準発生部１４３に出力される。次いで、該位相基準発
生部１４３では、制御信号発生器１４１から出力したＰ
Ｇ信号とビデオ信号の垂直同期信号Ｖｐとにより位相エ
ラーカウンター１４２をラッチするための位相基準信号
ＰＲを位相エラーカウンター１４２に出力する一方、そ
れらＰＧ信号及び垂直同期信号Ｖｐのタイミングを測定
し、図７（Ｅ）（Ｆ）に示したような最大及び最小エラ
ーデータ出力制御信号Ｐｍ，Ｐｉをその位相エラーカウ
ンター１４２に出力する。
御装置においては、図６及び図７に示したように、モー
ター１２の駆動によりドラム１が回転し、該ドラム１の
１回転毎にＰＧ信号が発生して、図７（Ｂ）に示したＰ
Ｇ信号が検出され、制御信号発生器１４１を通って位相
基準発生部１４３に出力される。次いで、該位相基準発
生部１４３では、制御信号発生器１４１から出力したＰ
Ｇ信号とビデオ信号の垂直同期信号Ｖｐとにより位相エ
ラーカウンター１４２をラッチするための位相基準信号
ＰＲを位相エラーカウンター１４２に出力する一方、そ
れらＰＧ信号及び垂直同期信号Ｖｐのタイミングを測定
し、図７（Ｅ）（Ｆ）に示したような最大及び最小エラ
ーデータ出力制御信号Ｐｍ，Ｐｉをその位相エラーカウ
ンター１４２に出力する。
【００２３】即ち、ＰＧ信号が該位相基準発生部１４３
に印加すると、該位相基準発生部１４３内部の位相領域
観測用カウンター（図示されず）がリセットされた後、
該位相領域観測用カウンターのカウント値は図７（Ｄ）
に示したように、外部からのクロックパルスＣＫにより
増加され、垂直同期信号Ｖｐが入力すると（図７）
（Ｈ）に示した位相基準信号ＰＲＯと一緒に位相領域観
測用カウンターのカウント値がラッチされる。この場
合、該位相領域観測用カウンターのカウント値が図７
（Ｄ）に示したＴｐ１とＴｐ２間にある場合、図７
（Ｅ）（Ｆ）に示した最小及び最大のエラーデータ出力
データ信号Ｐｉ，Ｐｍは０になり、該位相領域観測用カ
ウンターのラッチされた値がＴｐ２を超過すると最小エ
ラーデータ出力制御信号Ｐｉを発生し、該位相領域観測
用カウンターのラッチされた値がＴｐ１以下であると最
大エラーデータ出力制御信号Ｐｍを発生し、該位相領域
観測用カウンターのラッチされた値がＴｐ１とＴｐ２間
にあると図７（Ａ）に示したようなＦＧパルス毎の位相
制御を行う。且つ、最小エラーデータ出力制御信号Ｐｌ
がハイ（ｈｉｇｈ）状態であると、位相基準信号ＰＲに
より位相エラーカウンターは、図７（Ｇ）に示したＰ８
でない最小カウント値のＰ８ａを出力し、最大エラーデ
ータ出力制御信号Ｐｍがハイであると、図７（Ｇ）のＰ
８でない最大カウント値のＰ８ｂを出力する。又、それ
ら最大及び最小エラーデータ出力制御信号Ｐｍ，Ｐｉが
全て０であると、位相基準信号ＰＲの入力に従いカウン
ト値Ｐ１，Ｐ２，…は検出位相値ＤＰとして出力され
る。
に印加すると、該位相基準発生部１４３内部の位相領域
観測用カウンター（図示されず）がリセットされた後、
該位相領域観測用カウンターのカウント値は図７（Ｄ）
に示したように、外部からのクロックパルスＣＫにより
増加され、垂直同期信号Ｖｐが入力すると（図７）
（Ｈ）に示した位相基準信号ＰＲＯと一緒に位相領域観
測用カウンターのカウント値がラッチされる。この場
合、該位相領域観測用カウンターのカウント値が図７
（Ｄ）に示したＴｐ１とＴｐ２間にある場合、図７
（Ｅ）（Ｆ）に示した最小及び最大のエラーデータ出力
データ信号Ｐｉ，Ｐｍは０になり、該位相領域観測用カ
ウンターのラッチされた値がＴｐ２を超過すると最小エ
ラーデータ出力制御信号Ｐｉを発生し、該位相領域観測
用カウンターのラッチされた値がＴｐ１以下であると最
大エラーデータ出力制御信号Ｐｍを発生し、該位相領域
観測用カウンターのラッチされた値がＴｐ１とＴｐ２間
にあると図７（Ａ）に示したようなＦＧパルス毎の位相
制御を行う。且つ、最小エラーデータ出力制御信号Ｐｌ
がハイ（ｈｉｇｈ）状態であると、位相基準信号ＰＲに
より位相エラーカウンターは、図７（Ｇ）に示したＰ８
でない最小カウント値のＰ８ａを出力し、最大エラーデ
ータ出力制御信号Ｐｍがハイであると、図７（Ｇ）のＰ
８でない最大カウント値のＰ８ｂを出力する。又、それ
ら最大及び最小エラーデータ出力制御信号Ｐｍ，Ｐｉが
全て０であると、位相基準信号ＰＲの入力に従いカウン
ト値Ｐ１，Ｐ２，…は検出位相値ＤＰとして出力され
る。
【００２４】次いで、該出力された検出位相値ＤＰはく
し形フィルター１８１を通って積算器１５に入力され、
積算常数Ｋ２で乗じられた後、積分器１７により積分さ
れ積算器１６で常数Ｋ３と乗じられる。次いで、それら
積算器１５，１６の出力データと積算器６，９の出力デ
ータとが加算器８で合算され、該加算器８の出力信号は
Ｄ／Ａ変換器１０を通ってモーター駆動部１１に印加さ
れ、モーター１２の速度及び位相が制御される。この場
合、着磁数の多い場合の演算時間の増加及び利得マージ
ンの減少はＺ-1項が本発明のくし形フィルター１８の伝
達函数Ｔ２に存在する点を利用し、以前の値で平均値を
演算して解決することができる。
し形フィルター１８１を通って積算器１５に入力され、
積算常数Ｋ２で乗じられた後、積分器１７により積分さ
れ積算器１６で常数Ｋ３と乗じられる。次いで、それら
積算器１５，１６の出力データと積算器６，９の出力デ
ータとが加算器８で合算され、該加算器８の出力信号は
Ｄ／Ａ変換器１０を通ってモーター駆動部１１に印加さ
れ、モーター１２の速度及び位相が制御される。この場
合、着磁数の多い場合の演算時間の増加及び利得マージ
ンの減少はＺ-1項が本発明のくし形フィルター１８の伝
達函数Ｔ２に存在する点を利用し、以前の値で平均値を
演算して解決することができる。
【００２５】そして、着磁数が６個以上ある場合におい
ては、次のようにＦＧパルスを分周し、該分周されたＦ
Ｇパルスを使用することにより演算時間の増加問題が解
決される。即ち、モーター１２の１回転時にＰＧ検出部
１３により図９（Ｂ）に示した１個のＰＧパルスが検出
され、回転検出器３により図９（Ａ）に示した１２個の
ＦＧパルスが検出される場合のくし形フィルター１８の
制御方法を図８に示したフローチャートを用いて説明す
ると次のようである。先ず、ＦＧパルスを分周する段階
は入力するデータがＰＧパルスであるかを検索する第１
検索段階と、入力データがＰＧパルスであると判断され
ると該ＦＧパルスのカウント値をリセットした後ＦＧパ
ルスをカウントし、入力データがＰＧパルスでないと図
９（Ｄ）に示したＦＧパルスをカウントし該カウントの
値が奇数であるか否かを検索する第２検索段階と、該検
索された周期が奇数番目であると図９（Ｅ）に示したタ
イミングで次の式（３）を演算する段階と、を行う。
ては、次のようにＦＧパルスを分周し、該分周されたＦ
Ｇパルスを使用することにより演算時間の増加問題が解
決される。即ち、モーター１２の１回転時にＰＧ検出部
１３により図９（Ｂ）に示した１個のＰＧパルスが検出
され、回転検出器３により図９（Ａ）に示した１２個の
ＦＧパルスが検出される場合のくし形フィルター１８の
制御方法を図８に示したフローチャートを用いて説明す
ると次のようである。先ず、ＦＧパルスを分周する段階
は入力するデータがＰＧパルスであるかを検索する第１
検索段階と、入力データがＰＧパルスであると判断され
ると該ＦＧパルスのカウント値をリセットした後ＦＧパ
ルスをカウントし、入力データがＰＧパルスでないと図
９（Ｄ）に示したＦＧパルスをカウントし該カウントの
値が奇数であるか否かを検索する第２検索段階と、該検
索された周期が奇数番目であると図９（Ｅ）に示したタ
イミングで次の式（３）を演算する段階と、を行う。
【００２６】 次いで、該検索された周期が偶数であると図９（Ｆ）に
示したタイミングで次の式（４）を演算する段階を行っ
た後、それらＴ３とＴ４を合算する段階を行う。
示したタイミングで次の式（４）を演算する段階を行っ
た後、それらＴ３とＴ４を合算する段階を行う。
【００２７】 その後、その他のサーボ常数を演算した後Ｄ／Ａ変換部
１０に出力し、リセットさせる。
１０に出力し、リセットさせる。
【００２８】
【発明の効果】以上説明したように、本発明に係るくし
形フィルター及びそのフィルターリング方法と該くし形
フィルターを備えた回転制御装置においては、低域フィ
ルターの遅延部から出力する平均値を平均する平均値検
出部と、該平均値検出部の出力データを合算する加算器
と、を備えたくし形フィルターが構成され、該くし形フ
ィルターが微分器及び積算器と速度エラーカウンター間
に連結して回転制御装置が構成されているため、学習時
間が短縮されても低域利得は劣化されず、サーボ系の性
能を向上し得るという効果がある。
形フィルター及びそのフィルターリング方法と該くし形
フィルターを備えた回転制御装置においては、低域フィ
ルターの遅延部から出力する平均値を平均する平均値検
出部と、該平均値検出部の出力データを合算する加算器
と、を備えたくし形フィルターが構成され、該くし形フ
ィルターが微分器及び積算器と速度エラーカウンター間
に連結して回転制御装置が構成されているため、学習時
間が短縮されても低域利得は劣化されず、サーボ系の性
能を向上し得るという効果がある。
【図１】本発明に係るディジタルくし形フィルターを示
したブロック図である。
したブロック図である。
【図２】本発明に係るディジタルくし形フィルターのデ
ィジタル領域の等価回路図である。
ィジタル領域の等価回路図である。
【図３】本発明に係るディジタルくし形フィルターの周
波数特性表示図である。
波数特性表示図である。
【図４】本発明に係るディジタルくし形フィルターの各
部波形表示図で、（Ａ）はＦＧパルスのハイレベル時間
のカウント値波形図、（Ｂ）〜（Ｇ）は各遅延器の出力
データ波形図、（Ｈ）は減算器の出力データ波形図、
（Ｉ）は平均値検出部の出力データ波形図、（Ｊ）は加
算器の出力データ波形図である。
部波形表示図で、（Ａ）はＦＧパルスのハイレベル時間
のカウント値波形図、（Ｂ）〜（Ｇ）は各遅延器の出力
データ波形図、（Ｈ）は減算器の出力データ波形図、
（Ｉ）は平均値検出部の出力データ波形図、（Ｊ）は加
算器の出力データ波形図である。
【図５】本発明に係るディジタルくし形フィルターを利
用した回転制御装置の一実施例を示したブロック図であ
る。
用した回転制御装置の一実施例を示したブロック図であ
る。
【図６】本発明に係るディジタルくし形フィルターを利
用した回転制御装置の他の実施例を示したブロック図で
ある。
用した回転制御装置の他の実施例を示したブロック図で
ある。
【図７】本発明に係る回転制御装置の各部波形表示図
で、（Ａ）〜（Ｂ）は整形されたＦＧパルスの波形図、
（Ｃ）は垂直同期信号波形図、（Ｄ）は位相領域観測用
カウンターのカウント値波形図、（Ｅ）は最小エラーデ
ータ出力制御信号波形図、（Ｆ）は最大エラーデータ出
力制御信号波形図、（Ｇ）はＦＧパルスのハイレベル時
間カウント値波形図、（Ｈ）は位相基準信号波形図であ
る。
で、（Ａ）〜（Ｂ）は整形されたＦＧパルスの波形図、
（Ｃ）は垂直同期信号波形図、（Ｄ）は位相領域観測用
カウンターのカウント値波形図、（Ｅ）は最小エラーデ
ータ出力制御信号波形図、（Ｆ）は最大エラーデータ出
力制御信号波形図、（Ｇ）はＦＧパルスのハイレベル時
間カウント値波形図、（Ｈ）は位相基準信号波形図であ
る。
【図８】本発明に係る１２個のＦＧパルスを有する場合
の速度制御フローチャートである。
の速度制御フローチャートである。
【図９】本発明に係る１２個のＦＧパルスを有する場合
の位相検出タイミング図である。
の位相検出タイミング図である。
【図１０】従来のくし形フィルターを有する回転制御装
置ブロック図である。
置ブロック図である。
【図１１】従来の回転制御装置の速度エラー検出波形図
で、（Ａ）は整形されたＦＧパルス波形図、（Ｂ）はＦ
Ｇパルスのハイレベル時間カウント値波形図である。
で、（Ａ）は整形されたＦＧパルス波形図、（Ｂ）はＦ
Ｇパルスのハイレベル時間カウント値波形図である。
【図１２】従来のくし形フィルターの各部波形表示図
で、（Ａ）はＦＧパルスのハイレベル時間をカウントし
たディジタルデータ波形図、（Ｂ）は平均のディジタル
データ波形図、（Ｃ）は平均補正されたディジタルデー
タ波形図、（Ｄ）はくし形フィルターの出力データ波形
図である。
で、（Ａ）はＦＧパルスのハイレベル時間をカウントし
たディジタルデータ波形図、（Ｂ）は平均のディジタル
データ波形図、（Ｃ）は平均補正されたディジタルデー
タ波形図、（Ｄ）はくし形フィルターの出力データ波形
図である。
【図１３】従来のディジタルくし形フィルターのブロッ
ク図である。
ク図である。
【図１４】従来のディジタルくし形フィルターのディジ
タル領域の等価回路図である。
タル領域の等価回路図である。
【図１５】従来のディジタルくし形フィルターの周波数
特性表示図である。
特性表示図である。
１…ドラム ２…着磁器 ３…回転検出器 ４…回転速度エラー検出部 ５…微分器 ６，９，１５，１６，７３５−７８５，８１２…積算器 ８，８２，７３２，８１１…加算器 １０…ディジタル／アナログ変換器 １１…モーター駆動部 １２…モーター １３…ＰＧ検出部 １４…位相誤差検出部 １７…積分器 １８…くし形フィルター ４１，１４１…制御信号発生器 ４２…速度エラーカウンター ７１…入力端 ７２…減算器 ７３〜７８…低域フィルター ７９，８０…スイッチ ８１…平均値検出部 １４２…位相エラーカウンター １４３…位相基準発生部 ７３３…リミッター ７３４…遅延器 ７３６…補正部
Claims (16)
- 【請求項１】 ビデオテープレコーダーサーボ系のくし
形フィルターであって、 ドラムの１回転毎に発生され該ドラムの着磁数に該当す
る複数個の速度エラーデータを順次スイッチングする第
１スイッチと、 該第１スイッチを通って印加する複数個の速度エラーデ
ータを各々低域フィルターリングする複数個の低域フィ
ルターと、 前記複数個の低域フィルターの出力データを順次スイッ
チングする第２スイッチと、 前記複数個の速度エラーデータから前記の各低域フィル
ターの出力データを減算する減算器と、 前記複数個の低域フィルターにより各々求められた速度
エラーデータの平均値を平均する平均値検出部と、 該平均値検出部の出力データと前記減算器の出力データ
とを合算する加算器と、 を備えてなるくし形フィルター。 - 【請求項２】 前記平均値検出部は、複数個の低域フィ
ルターにより求められた速度エラーデータの平均値を合
算する加算器と、 該加算器の出力データを前記複数個の速度エラーデータ
の個数で割って積算常数を乗ずる積算器と、 を備えた請求項１に記載のくし形フィルター。 - 【請求項３】 前記積算器の積算常数は、前記複数個の
低域フィルターの積算器の積算常数と同様である請求項
２に記載のくし形フィルター。 - 【請求項４】 ビデオテープレコーダーサーボ系の回転
制御装置であって、 ドラムの１回転毎に発生され該ドラムの着磁数に該当す
る複数個のＦＧパルスを検出する回転検出器と、 該回転検出器から検出された複数個のＦＧパルスにより
前記ドラムの複数個の回転速度エラーデータを検出する
回転速度エラー検出部と、 該回転速度エラー検出部から出力する複数個の速度エラ
ーデータで特定周波数及び該特定周波数の数倍に該当す
る周波数を遮断するくし形フィルターと、 前記ドラムの１回転毎に発生するＰＧ信号を検出するＰ
Ｇ検出部と、 前記ＰＧ信号及び外部から印加する垂直同期信号により
位相誤差を検出する位相誤差検出部と、 前記くし形フィルターの出力データを加速度エラーデー
タに変換する微分器と、 前記位相誤差検出部の出力データを積分する積分器と、 前記微分器の出力データに第１積算常数を乗ずる第１積
算器と、 前記くし形フィルターの出力データに第２積算常数を乗
ずる第２積算器と、 前記位相誤差検出部の出力データに第３積算常数を乗ず
る第３積算器と、 前記積分器の出力データに第４積算常数を乗ずる第４積
算器と、 前記第１積算器及び第２積算器の出力データを合算し、
前記第３積算器及び第４積算器の出力データを合算する
合算器と、 該加算器の出力データをアナログ信号に変換するディジ
タル／アナログ変換器と、 該ディジタル／アナログ変換器の出力信号によりモータ
ーを駆動するモーター駆動部と、 を備えた回転制御装置。 - 【請求項５】 前記くし形フィルターは、 ドラムの１回転毎に発生され該ドラムの着磁数に該当す
る複数個の速度エラーデータを順次スイッチングする第
１スイッチと、 該第１スイッチを通って印加する前記複数個の速度エラ
ーデータを各々低域フィルターリングする複数個の低域
フィルターと、 前記複数個の低域フィルターの出力データを順次スイッ
チングする第２スイッチと、 前記複数個の速度エラーデータから前記各低域フィルタ
ーの出力データを減算する減算器と、 前記複数個の低域フィルターにより各々求められた速度
エラーデータの平均値を平均する平均値検出部と、 該平均値検出部の出力データと前記減算器の出力データ
とを合算する加算器と、 を備えた請求項４に記載の回転制御装置。 - 【請求項６】 前記平均値検出部は、 前記複数個の低域フィルターにより各々求められた速度
エラーデータの平均値を合算する加算器と、 該加算器の出力データを前記複数個の速度エラーデータ
の個数で割って、積算常数を乗ずる積算器と、 を備えた請求項５に記載の回転制御装置。 - 【請求項７】 前記積算器の積算常数は、前記複数個の
低域フィルターの積算器の積算常数と同様である請求項
６に記載の回転制御装置。 - 【請求項８】 ビデオテープレコーダーサーボの回転制
御装置であって、 ドラムの１回転毎に発生され該ドラムの着磁数に該当す
る複数個のＦＧパルスを検出する回転検出器と、 該回転検出器から検出された前記複数個のＦＧパルスに
より前記ドラムの複数個の回転速度エラーデータを検出
する回転速度エラー検出部と、 該回転速度エラー検出部から出力した複数個の速度エラ
ーデータから特定周波数及びそれら特定周波数の数倍に
該当する周波数を遮断する第１くし形フィルターと、 前記ドラムの１回転毎に発生されるＰＧ信号を検出する
ＰＧ検出部と、 該ＰＧ信号を波形整形化する制御信号発生器と、該波形
整形化されたＰＧ信号及び外部から印加する垂直同期信
号により位相基準信号及びエラーデータ出力制御信号を
各々出力する位相基準発生部と、前記位相基準信号及び
前記エラーデータ出力制御信号によりＦＧパルス毎の位
相エラーを検出する位相エラーカウンターと、を有する
位相誤差検出部と、 該位相誤差検出部から出力する複数個の位相エラーデー
タから特定周波数及び該特定周波数の数倍に該当する周
波数を遮断する第２くし形フィルターと、 前記第１くし形フィルターの出力データを加速度エラー
データに変換させる微分器と、 前記第２くし形フィルターの出力データを積分する積分
器と、 前記微分器の出力データに第１積算常数を乗ずる第１積
算器と、 前記第１くし形フィルターの出力データに第２積算常数
を乗ずる第２積算器と、 前記第２くし形フィルターの出力データに第３積算常数
を乗ずる第３積算器と、 前記積分器の出力データに第４積算常数を乗ずる第４積
算器と、 前記第１積算器及び第２積算器の出力データを合算し、
前記第３積算器及び第４積算器の出力データを合算する
加算器と、 該加算器の出力データをディジタル／アナログ信号に変
換するディジタル／アナログ変換器と、 該ディジタル／アナログ変換器の出力信号によりモータ
ーを駆動するモーター駆動部と、 を備えた回転制御装置。 - 【請求項９】 前記第１くし形フィルター及び第２くし
形フィルターは、ドラムの１回転毎に発生され該ドラム
の着磁数に該当する複数個の速度エラーデータを順次ス
イッチングする第１スイッチと、 該第１スイッチを通って印加する前記複数個の速度エラ
ーデータを各々低域フィルターリングする複数個の低域
フィルターと、 前記複数個の低域フィルターの出力データを順次スイッ
チングする第２スイッチと、 前記複数個の速度エラーデータから前記低域フィルター
の各出力データを減算する減算器と、 前記複数個の低域フィルターにより各々求められた速度
エラーデータの平均値を平均する平均値検出部と、 前記減算器の出力データと前記平均値検出部の出力デー
タとを合算する加算器と、 を各々備えた請求項８に記載の回転制御装置。 - 【請求項１０】 前記平均値検出部は、前記複数個の低
域フィルターにより各々求められた速度エラーデータの
平均値を合算する加算器と、 該加算器の出力を前記複数個の速度エラーデータの個数
で割って積算常数を乗ずる積算器と、 を備えた請求項９に記載の回転制御装置。 - 【請求項１１】 前記積算器の積算常数は、前記複数個
の低域フィルターの積算器の積算常数と同様である請求
項１０に記載の回転制御装置。 - 【請求項１２】 ビデオテープレコーダーサーボ系くし
形フィルターのフィルターリング方法であって、 ドラムの１回転毎に発生され該ドラムの着磁数に該当す
る複数個の速度エラーデータを順次スイッチングする第
１スイッチング段階と、 前記スイッチングされた複数個の速度エラーデータを各
々平均する第１平均段階と、それら平均された速度エラ
ーデータに積算常数を乗じ小数点以下を補正する段階
と、を行う低域フィルターリング段階と、 前記低域フィルターリングされた出力データを各々順次
スイッチングする第２スイッチング段階と、 前記複数個の速度エラーデータからそれら速度エラーデ
ータに対応し第２スイッチングされた出力データを減算
する第１減算段階と、 前記第１平均段階で各々求められた速度エラーデータの
平均値を平均する第２平均段階と、 該第２平均段階で求められた平均値及び前記第１減算段
階で求められた減算値を合算する第１合算段階と、 を順次行うくし形フィルターのフィルターリング方法。 - 【請求項１３】 前記第２平均段階は、前記第１平均段
階で求められた速度エラーデータの平均値を合算する第
２合算段階と、それら合算された値を速度エラーデータ
の個数で割って常数を乗ずる段階と、を行う請求項１２
に記載のくし形フィルターのフィルターリング方法。 - 【請求項１４】 ドラムの１回転毎に発生され該ドラム
の着磁数に該当する速度エラーデータを２分周する段階
と、 該分周された速度エラーデータの同期を検索する段階
と、 該検索された周期が奇数であると、前記第２平均段階を
行う第３平均段階と、 該検索された周期が偶数であると、前記第１減算段階を
行った後、該減算されたデータと前記第３平均段階の平
均値とを合算する段階と、 を追加して行う請求項１２に記載のくし形フィルターの
フィルターリング方法。 - 【請求項１５】 前記分周する段階は、 入力データが位相エラーデータであるかを検索する段階
と、 該検索データが位相エラーデータであるとき、前記速度
エラーデータのカウント値をリセットさせた後、該速度
エラーデータをカウントし、該検索データが位相エラー
データでないとき、前記速度エラーデータのカウントを
継続する段階と、 前記カウント段階のカウント値が奇数であるか否かを検
索する段階と、 を行う請求項１４に記載のくし形フィルターのフィルタ
ーリング方法。 - 【請求項１６】 前記分周する段階では、３個以上の分
周が行われる請求項１４に記載のくし形フィルターのフ
ィルターリング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930011963A KR950012192B1 (ko) | 1993-06-29 | 1993-06-29 | 콤브 필터와 회전제어장치 |
| KR11963/1993 | 1993-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146232A Withdrawn JPH07169154A (ja) | 1993-06-29 | 1994-06-28 | くし形フィルター及びそのフィルターリング方法と該くし形フィルターを備えた回転制御装置 |
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| Country | Link |
|---|---|
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| JP (1) | JPH07169154A (ja) |
| KR (1) | KR950012192B1 (ja) |
| CN (1) | CN1102925A (ja) |
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| DE4444408A1 (de) * | 1994-12-14 | 1996-06-20 | Bosch Gmbh Robert | Verfahren zur Fehlererkennung bei Drehzahlfühlern |
| DE19819956A1 (de) * | 1998-05-05 | 1999-11-11 | Heidelberger Druckmasch Ag | Vorrichtung zur Drehzahlregelung |
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| CN112422105B (zh) * | 2020-10-27 | 2021-07-16 | 中国人民解放军海军工程大学 | 一种仿生梳状滤波器 |
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| DE3204943C2 (de) * | 1981-02-12 | 1994-08-04 | Ricoh Kk | Steuereinrichtung für einen in beiden Richtungen laufenden Motor |
| US4353016A (en) * | 1981-04-22 | 1982-10-05 | Minnesota Mining And Manufacturing Company | Linear motor control system for brushless DC motor |
| US4455513A (en) * | 1982-07-26 | 1984-06-19 | Imec Corporation | Self-starting transducerless, brushless D.C. motor controller |
| US4868479A (en) * | 1985-10-15 | 1989-09-19 | The Charles Stark Draper Laboratory, Inc. | Low loss permanent magnet motor |
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| US4740736A (en) * | 1986-07-10 | 1988-04-26 | Advanced Micro Devices, Inc. | Servo data decoder for any amplitude dependent servo data encoding scheme |
| US5371449A (en) * | 1991-03-20 | 1994-12-06 | Hitachi, Ltd. | Servo control method for a servo system |
| US5113125A (en) * | 1991-05-01 | 1992-05-12 | Westinghouse Electric Corp. | AC drive with optimized torque |
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- 1993-06-29 KR KR1019930011963A patent/KR950012192B1/ko not_active Expired - Fee Related
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- 1994-06-21 US US08/263,189 patent/US5479556A/en not_active Expired - Lifetime
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| US5479556A (en) | 1995-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |