JPH07169265A - 同期式ランダムアクセスメモリ装置 - Google Patents

同期式ランダムアクセスメモリ装置

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JPH07169265A
JPH07169265A JP6274089A JP27408994A JPH07169265A JP H07169265 A JPH07169265 A JP H07169265A JP 6274089 A JP6274089 A JP 6274089A JP 27408994 A JP27408994 A JP 27408994A JP H07169265 A JPH07169265 A JP H07169265A
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JP
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signal
burst
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burst mode
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JP6274089A
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Hee-Choul Park
煕哲 朴
Kook-Hwan Kweon
國煥 權
Jeon-Taek Im
田澤 林
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

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Abstract

(57)【要約】 【目的】 バーストモードをもった同期式ランダムアク
セスメモリ装置でバーストモードの更なる高速化を図
る。 【構成】 カウンタ制御回路８００はシステムクロック
信号ＸＫに同期して外部アドレスＸＡｉが入力されると
きにカウンタリセット信号ＫＣＯＵＮＴ０、続けてカウ
ンタエネーブル信号ＫＣＯＵＮＴ１を出力する。カウン
タ７００は信号ＫＣＯＵＮＴ０に応じてリセットされ、
そして信号ＫＣＯＵＮＴ１に応じて１回動作してバース
トアドレスを設定する。次いでバーストモードが開始さ
れると、既に１回バーストアドレスが設定されているの
で直ちにバーストエネーブル信号ＫＢＵＲＳＴＢをエネ
ーブルできる。従来ではバーストモードに入ってからカ
ウンタリセットを行って１回目のバーストアドレスを設
定していたので、そのための時間だけ信号ＫＢＵＲＳＴ
Ｂを遅らせる必要があったが、本発明ではその時間が必
要なくなり、バーストモードを迅速に実行することがで
きるようになる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同期式ランダムアクセ
スメモリ装置（synchronous random accessmemory）に
関し、特に、入／出力方式の１つとしてバーストモード
を有する同期式ランダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】現在一般的に使用されているノーマルの
ランダムアクセスメモリ装置は、装置内部でクロックを
発生して読出／書込動作を遂行する構成をもっている。
しかしながら、装置内の複雑な回路構成や内部クロック
速度の限界等の理由から、メモリ装置が組み込まれるシ
ステムにおける処理速度への適応という点で限界があ
る。そこで、これを解決するために同期式ランダムアク
セスメモリ装置としての技術が開発されている。この同
期式ランダムアクセスメモリ装置は通常、システムの処
理速度に適応可能なように装置の外からシステムクロッ
クを受け、これに同期して装置内の読出／書込動作を遂
行するようになったメモリ装置である。
【０００３】このような同期式ランダムアクセスメモリ
装置は、一度の外部アドレス入力により次のアドレスを
自動的に生成するカウンタを内蔵してバーストモードを
実行することが可能とされている。このバーストモード
は、システム業者（すなわち使用者）の要求に従って開
発された動作モードとされるのが普通で、そのためにバ
ーストカウンタ及びバーストアドレスデコーダをメモリ
装置内に備える必要がある。しかしながら、バーストカ
ウンタ及びバーストアドレスデコーダを備えるが故に、
バーストモードの実行に際してバーストカウンタ及びバ
ーストアドレスデコーダを必ず経由しなければならなく
なり、その分速度が低下する原因となっている。
【０００４】これに関連して、図６に、同期式ランダム
アクセスメモリ装置における従来のカウンタ及びその関
連回路のブロック図を示して説明する。同図における各
制御信号については、三星電子（株）の１９９３年版デ
ータブックを参照すると理解しやすいであろう。尚、以
下の説明における信号符号の末尾に付した『Ｂ』は反転
信号を表すものとする。
【０００５】図６に示すカウンタ３００は、この分野で
よく知られたバーストモードに必須のカウンタで、バー
ストカウンタとも呼ばれている。カウンタ制御回路６０
０は、装置外部から供給されるシステムクロック信号Ｘ
Ｋが論理“ロウ”から論理“ハイ”に遷移するとき、こ
れに同期して外部入力信号を受け取る。このときこの例
では、信号ＸＣＯＮＴＲＯＬが論理“ロウ”の場合は外
部アドレスの入力を受取り、一方、信号ＸＣＯＮＴＲＯ
Ｌが論理“ハイ”の場合はバーストモードに進行し、カ
ウンタ方式に従って内部的にアドレスが自動決定され
る。
【０００６】カウンタ３００の出力は、バーストアドレ
スデコーダ４００を経由してメインデコーダ５００の入
力となる各ラインＰＤＯ１、ＰＤＯ２、…、ＰＤＯｎに
送られ、したがってメインデコーダ５００がバーストモ
ードを遂行できる。
【０００７】図７〜図９に図６に示した回路の各部詳細
を示す。図７は図６に示したカウンタ３００の構成を示
す回路図、図８は図７に示すキャリー発生部（CARRY G
ENERATOR）２６、４０に対する入力信号を発生する回路
の回路図、図９は図６に示したバーストアドレスデコー
ダ４００の構成を示す回路図である。
【０００８】図７に示すカウンタ３００に入力される信
号ＡＣ０Ｂ、ＡＣ１Ｂは図６に示したアドレスバッファ
１００の出力信号、また信号ＫＣＯＵＮＴ００Ｂ、ＫＣ
ＯＵＮＴ０１Ｂは図８のような論理構成から出力される
信号、そして信号ＡＤＶ、ＡＤＳＣＯＵＮＴＢはバース
トモードをエネーブルさせるための制御信号である。こ
れら信号については、モトローラ（ＭＯＴＯＲＯＬＡ）
社の１９９１年版データプック内の７〜９１ページ乃至
７〜９９ページにある“３２Ｋ×９bit BurstＲＡＭTM
Synchronous StaticＲＡＭ With Burst Counter and S
elf-Timed Write”と題した製品ＭＣＭ６２４８６に関
する部分に開示されている。さらに、キャリー発生部２
６、４０にそれぞれ入力される信号ＫＫ０、ＫＫ１は、
図８のような論理構成から出力される。
【０００９】図７のカウンタ３００は、１つのキャリー
発生部が２個の相補的カウンタ出力信号を発生する構成
とされ、そのためにキャリー発生部２６、４０を備えて
いる。各キャリー発生部２６、４０の入力側及び出力側
に関連する回路構成はほぼ同じである。そして各キャリ
ー発生部２６、４０の出力は、図９に示すようなバース
トアドレスデコーダ４００内の各論理ゲート６０、…、
７４に入力されて論理組合せされ、このバーストアドレ
スデコーダ４００の各出力信号が図６に示したメインデ
コーダ５００に入力される。
【００１０】図１０は、図６〜図９に示した回路構成に
おける、バーストモード時の各制御信号のタイミング図
である。この図１０を参照して従来のバーストモードに
ついて次に説明する。
【００１１】図６に示したカウンタ制御回路６００に入
力される信号ＸＣＯＮＴＲＯＬがカウンタアドレス（CO
UNTER ADDRESS）の論理“ハイ”となって信号ＡＤＶ及
び信号ＡＤＳＣＯＵＮＴＢが論理“ハイ”になり、これ
に応じて信号ＫＣＯＵＮＴ０に論理“ハイ”のパルスが
発生すると、カウンタ出力信号及びキャリー（CARRY）
信号ＣＡ０，ＣＡ０Ｂ、ＣＡ１，ＣＡ１Ｂが初期化され
る。そして、図７に示すＮＯＲゲート２２、３６の入力
信号ＫＣＯＵＮＴ２Ｂが入力されるたびにカウンタ３０
０の出力が１ずつ増加する。すなわち、キャリー発生部
２６、４０は信号ＫＣＯＵＮＴ０の論理“ハイ”パルス
によりリセットされる。そして、信号ＫＣＯＵＮＴ２Ｂ
の論理“ロウ”パルスが発生されるたびに信号ＣＡ０の
論理値が交互に０と１になって出力される。同時に信号
ＣＡ１は、信号ＣＡＲＲＹの影響で２サイクルに一度ず
つ交互に論理値０と１で発生される。
【００１２】このようなカウンタ３００の出力信号は、
バーストアドレスデコーダ４００に入力されてデコーデ
ィングされた後、図６に一部図示した伝達ゲート８を介
してメインデコーダ５００に送られる。その際、伝達ゲ
ート８に印加されるバーストエネーブル信号ＫＢＵＲＳ
ＴＢにより伝送制御される。
【００１３】このような動作において、図１０に示す動
作タイミングから分かるように、信号ＸＣＯＵＮＴ０の
論理“ハイ”パルスによりカウンタ３００がリセットさ
れ、それから信号ＫＣＯＵＮＴ２Ｂが発生されてカウン
タ３００を動作させるようになっている。したがって、
伝達ゲート８の伝送制御を行うバーストエネーブル信号
ＫＢＵＲＳＴＢのエネーブル時点は、少なくとも信号Ｋ
ＣＯＵＮＴ２Ｂのエネーブル時点後でなければならな
い。このタイミングで動作しなければならないので、シ
ステムクロック信号ＸＫから遅延時間ｔｄが経ってから
バーストエネーブル信号ＫＢＵＲＳＴＢがエネーブルさ
れることになる。従来の回路では、このような遅延時間
ｔｄが必然的に存在して動作速度に影響するため、シス
テムの処理速度に相応したデータアクセスの実現は未だ
満足のいくものが得られていない。最近の趨勢で一層高
速化されているシステムにおいては、より大きく影響す
ることになるであろう。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、第１に、システムの処理速度により確実に相応し
たデータアクセスを遂行し得る同期式ランダムアクセス
メモリ装置を提供することにある。第２に、バーストモ
ードでより高速のデータアクセスを遂行し得る同期式ラ
ンダムアクセスメモリ装置を提供することにある。第３
に、バーストモードにおいてカウンタの出力信号が高速
でエネーブルされてメインデコーダに入力されるような
同期式ランダムアクセスメモリ装置を提供することにあ
る。第４に、バーストモードにおいて高速でリセット動
作可能なカウンタを有する同期式ランダムアクセスメモ
リ装置を提供することにある。第５に、バーストモード
において、システムクロックの入力に同期した外部アド
レスの入力から迅速にリセットされるカウンタを備え、
これによりバーストモードをより高速化できるような同
期式ランダムアクセスメモリ装置を提供することにあ
る。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、バーストモードを１つの動作モード
として有する同期式ランダムアクセスメモリ装置につい
て、バーストモード開始に先立ってバーストアドレス発
生用のカウンタのリセット及び１回の動作を少なくとも
実行するようにする。そのための最良のタイミングとし
て、外部アドレス入力時にバーストアドレス発生用のカ
ウンタのリセット及び１回の動作を少なくとも実行する
ようすると最適である。
【００１６】このようなバーストモード用の動作を行う
には、カウンタ制御回路を、外部アドレスの入力時にカ
ウンタリセット信号とこれに続けてカウンタエネーブル
信号を出力するように構成し、そしてカウンタを、前記
カウンタリセット信号に応じてリセットされた後に前記
カウンタエネーブル信号に応じてバーストアドレス設定
動作を遂行するように構成すればよい。
【００１７】バーストモードに先立ちシステムクロック
信号に同期して外部アドレスが入力される際にカウンタ
のリセット及び１回の動作を少なくとも行うため、バー
ストモード最初のシステムクロック信号が入力されると
きには既にバーストアドレスが設定されていることにな
る。したがって、システムクロック信号に遅れることな
くバーストアドレスを発生してメインデコーダに送るこ
とが可能となり、高速のバーストアドレッシング動作が
遂行できる。
【００１８】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。以下の説明において、本発明
の全般的な理解を助けるために、カウンタ回路内のキャ
リー発生部の出力端を構成するインバータ数や各制御信
号等の特定詳細を示している。しかしながら、当該技術
分野において通常の知識を有する者ならば、それら特定
詳細以外にも各種形態で本発明を実施可能なことは理解
されよう。
【００１９】ここで使用される各制御信号の符号には、
理解を助けるために、可能な限り信号の機能を英文字で
表したものを使用するようにする。それら信号の定義に
ついては、本明細書を参酌すれば明らかとなるであろ
う。尚、信号符号の末尾に付した『Ｂ』は、反転信号を
表している。
【００２０】図１は、本発明に係るカウンタ及びその関
連回路の実施例を示したブロック図である。この例の回
路では、システムクロック信号ＸＫを受けるカウンタ制
御回路８００がカウンタ７００へカウンタエネーブル信
号ＫＣＯＵＮＴ１を更に出力するようになっている点に
大きな特徴がある。そして、カウンタ７００は、このカ
ウンタエネーブル信号ＫＣＯＵＮＴ１を受けてエネーブ
ルされ、１回目のキャリー（CARRY ）信号（カウンタ出
力信号）を発生する。したがって、伝達ゲート８を制御
するバーストエネーブル信号ＫＢＵＲＳＴＢを、信号Ｋ
ＣＯＵＮＴ２Ｂに関係なくエネーブルさせて最初のバー
ストアドレスデコーダ９００の出力をメインデコーダ５
００に送ることができる。このような構成及び動作につ
いて更に詳しく説明する。尚、バーストアドレスデコー
ダ９００の構成、信号ＫＣＯＵＮＴ００Ｂ、ＫＣＯＵＮ
Ｔ０１Ｂ、ＫＫ０、ＫＫ１の発生過程については、前述
の図８及び図９に示したものと同様にして実施可能であ
る。
【００２１】図２にカウンタ７００の具体的回路例を示
す。この例のカウンタ７００は、信号ＡＤＶ、電源電圧
ＶＣＣ、及び信号ＡＤＳＣＯＵＮＴＢを入力とするＮＡ
ＮＤゲート１２０と、ＮＡＮＤゲート１２０の出力信号
及び信号ＫＣＯＵＮＴ２Ｂを入力とするＮＯＲゲート１
２２と、ＮＯＲゲート１２２の出力信号及び信号ＫＣＯ
ＵＮＴ１を入力とするＮＯＲゲート１２４と、ＮＯＲゲ
ート１２４の出力信号及び信号ＫＣＯＵＮＴ０、ＡＣ０
Ｂ、ＫＣＯＵＮＴ００Ｂ、ＫＫ０を入力とするキャリー
発生部１２６と、信号ＡＤＶ、電源電圧ＶＣＣ、及び信
号ＣＡＲＲＹを入力とするＮＡＮＤゲート１３４と、Ｎ
ＡＮＤゲート１３４の出力信号及び信号ＫＣＯＵＮＴ２
Ｂを入力とするＮＯＲゲート１３６と、ＮＯＲゲート１
３６の出力信号を入力するインバータ１３８と、インバ
ータ１３８の出力信号及び信号ＫＣＯＵＮＴ０、ＡＣ１
Ｂ、ＫＣＯＵＮＴ０１Ｂ、ＫＫ１を入力とするキャリー
発生部１４０と、を備えている。
【００２２】このカウンタ７００で従来と大きく異なる
のは、カウンタエネーブル信号ＫＣＯＵＮＴ１を入力と
するＮＯＲゲート１２４がキャリー発生部１２６の入力
側に備えられ、そして、キャリー発生部１２６、１４０
の入力にカウンタリセット信号ＫＣＯＵＮＴ０がリセッ
ト用に追加されている点である。
【００２３】カウンタ７００内のキャリー発生部１２６
の詳細については図３に示す。キャリー発生部１４０の
構成も図３に示すものと同様で、入力信号が若干異なる
だけである。図３に示すように、キャリー発生部１２６
は大別すると、入力部（INPUT ）、デコーディング部
（DECODING）、出力部（OUTPUT）に区別できる。入力部
は、信号ＫＣＯＵＮＴ０、電源電圧ＶＣＣ、信号ＫＣＯ
ＵＮＴ００Ｂを入力とするＮＡＮＤゲート２０２で構成
される。デコーディング部は、ＮＡＮＤゲート２０２の
出力信号、信号ＫＫ０Ｂ（ＮＯＲゲート１２４の出力信
号）、信号ＫＫ０を入力として論理演算する論理回路２
０４、２０６、…、２１８で構成される。そして、出力
部は、多数直列接続されたインバータ２２０、２２２、
…、２３６のインバータチェーンで構成される。このイ
ンバータチェーン（２２０〜２３６）を構成するインバ
ータの数は、キャリー信号の遅延具合を考慮して適切に
調整される。また、ＮＡＮＤゲート２０２、２０４、２
１４はパストランジスタの構成とされている。
【００２４】次に、カウンタ７００関連の動作特性につ
いて、図１〜図３における各制御信号のバーストモード
時のタイミングを示した図４の波形図を参照して説明す
る。
【００２５】この実施例では、外部アドレス（EXTERNAL
ADDRESS）ＸＡｉの入力に際してカウンタ制御回路８０
０から信号ＫＣＯＵＮＴ０、ＫＣＯＵＮＴ１を発生する
ことで、アドレスバッファ１００から出力されるアドレ
スＡＣ０Ｂ、ＡＣ１Ｂの状態をカウンタ７００に感知さ
せ、そしてカウンタ７００を予め１回動作させることに
よりキャリー信号ＣＡ０，ＣＡ０Ｂ、ＣＡ１，ＣＡ１Ｂ
を発生させて次のバーストアドレス（BURST ADDRESS）
の入力状態を設定する。
【００２６】すなわち、システムクロック信号ＸＫに同
期して信号ＫＣＯＵＮＴ０が論理“ハイ”にエネーブル
されると、これを受けるキャリー発生部１２６（１４
０）のＮＡＮＤゲート２０２では、短い時間で〔すなわ
ち信号ＫＣＯＵＮＴ００Ｂ（０１Ｂ）も論理“ハイ”で
入力される間〕論理“ロウ”を出力する。これによりＮ
ＡＮＤゲート２１４が論理“ハイ”を出力し、そしてイ
ンバータチェーン（２１６〜２３６）を経て論理“ハ
イ”のキャリー信号が発生する。次いで、信号ＫＣＯＵ
ＮＴ１が論理“ハイ”で出力され、１回目のキャリー信
号ＣＡ０，ＣＡ０Ｂ（ＣＡ１，ＣＡ１Ｂ）が発生され
る。したがって、信号ＫＢＵＲＳＴＢを、信号ＫＣＯＵ
ＮＴ２Ｂに関係なく論理“ロウ”に遷移させて発生で
き、ノード１２に貯蔵されたデータを送ることが可能と
なる。
【００２７】図４に示す信号ＫＡＤＤＰＡＳＳＢがシス
テムクロック信号ＸＫに同期して論理“ロウ”に遷移す
ると、図１に示した接続ノード６に伝送される外部アド
レスＸＡｉがメインデコーダ５００に送られる。このと
き、２つの状態が発生する場合がある。１つは、次のサ
イクルが以前のサイクルと同様に外部アドレスＸＡｉを
入力する状態で、この場合には上記の動作が繰り返され
る。もう１つは、信号ＡＤＶ、ＡＤＳＣＯＵＮＴＢがエ
ネーブルされてバーストモードとなる状態で、この場合
には、すでに１回目のバーストアドレスが信号ＫＣＯＵ
ＮＴ０、ＫＣＯＵＮＴ１により設定されているので、信
号ＫＣＯＵＮＴ２Ｂの発生を待たずとも信号ＫＢＵＲＳ
ＴＢをパスパルス（pass pulse）として発生でき、それ
によりメモリセルがデコーディングされる。
【００２８】続いてバーストモードが継続される場合に
は、信号ＫＣＯＵＮＴ２Ｂが発生されて次のバーストア
ドレスがカウンタにより設定され、そしてバーストアド
レスを接続ノード１２に貯蔵しておいて次のサイクルで
パスさせる。この動作が反復されてバーストモードが続
けられる。
【００２９】以上の説明ではバーストアドレスが２個の
場合を説明しているが、４個、８個、又は１６個等に拡
張されてもカウンタ及びキャリー発生部を適切に付加す
ることで、同様に実施例できる。したがって、既存のカ
ウンタに対しても、外部アドレスが入力されるときにカ
ウンタをリセットして動作させる信号ＫＣＯＵＮＴ０、
ＫＣＯＵＮＴ１を加えるようにすれば、本発明は実施可
能である。
【００３０】このように、バーストモードに進行してか
らカウンタをリセットしてキャリー信号を発生する従来
のものに比べ、遅延時間ｔｄを気にせずともすみ、高速
化が可能となる。すなわち、図４のタイミング図に示す
ように、接続ノード１２に貯蔵されたバーストアドレス
の伝送を制御する信号ＫＢＵＲＳＴＢについて、信号Ｋ
ＣＯＵＮＴ２Ｂのエネーブルを待った後にエネーブルす
る必要はなく、システムクロック信号ＸＫに同期して直
ちにエネーブルすることができ、バーストモードでの高
速データアクセスが可能となる。
【００３１】図５は、カウンタ及びその関連回路の他の
実施例を示す回路図である。制御回路８００Ａが本発明
に係るカウンタ制御回路であり、それ以外の構成は、モ
ートローラ社データブック内の７〜９２ページに示され
た公知の回路である。従来の回路構成においては、バー
ストモードエネーブルのための各制御信号バーＡＤＶ、
バーＡＤＳＣ、バーＡＤＳＰがすべてエネーブルされた
後、これら信号の組合せからカウンタが動作してバース
トモードを遂行するようになっていたが、本発明におい
ては、図５から分かるように、バーストモード時に制御
回路８００ＡがシステムクロックＫの入力に同期して直
ちにカウンタ７００Ａをリセットすることにより、信号
バーＡＤＶ、バーＡＤＳＣ、バーＡＤＳＰのエネーブル
に関係なく直ちにカウンタ７００Ａが動作できるので、
高速のデータアクセスが可能となる。
【００３２】図１〜図５に示した回路構成は、本発明の
技術的思想に立脚して実現した最適の実施例であるが、
これは、論理等を考慮して多様に実施され得る。特に、
図２及び図３に示したカウンタ及びキャリー発生部の構
成は他の変形例も各種可能で、またカウンタ制御回路の
構成も多様に実施し得る。尚、図示されたカウンタはバ
ーストアドレスが２個であるが、本願出願人により１９
９２年１０月２日付で韓国特許庁に特許出願された『イ
ンタリーブモードを有するカウンタ』に開示されたＮビ
ットカウンタ等を用いることで拡張できる。
【００３３】
【発明の効果】以上述べてきたように本発明によれば、
バーストモードに先立つ外部アドレス入力時に予めカウ
ンタをリセットして１回動作させるようにしたことによ
り、バーストモードにおけるカウンタの出力信号を高速
でエネーブルし得る。したがって、より速いシステムク
ロックに対しても対応可能で、同期ランダムアクセスメ
モリ装置の高速動作性能を大きく向上させられる。
【図面の簡単な説明】
【図１】本発明係るカウンタとその関連回路の実施例を
示すブロック図。
【図２】図１に示したカウンタ７００の具体例を示す回
路図。
【図３】図２に示したキャリー発生部１２６（１４０）
の具体例を示す回路図。
【図４】図１に示した回路のバーストモードのタイミン
グ図。
【図５】本発明に係るカウンタとびその関連回路の他の
実施例を示すブロック図。
【図６】従来技術によるカウンタとその関連回路を示す
ブロック図。
【図７】図６に示したカウンタ３００の具体例を示す回
路図。
【図８】図７に示した信号ＫＣＯＵＮＴ００Ｂ、ＫＣＯ
ＵＮＴ０１Ｂ、ＫＫ０、ＫＫ１の発生過程を示す回路
図。
【図９】図６に示すバーストアドレスデコーダ４００の
構成例を示す回路図。
【図１０】図６に示した回路のバーストモードのタイミ
ング図。
【符号の説明】
１００ アドレスバッファ ２００ プリデコーダ ５００ メインデコーダ ７００ カウンタ ８００ カウンタ制御回路 ９００ バーストアドレスデコーダ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 バーストモードを１つの動作モードとし
    て有する同期式ランダムアクセスメモリ装置において、 バーストモード開始に先立ってバーストアドレス発生用
    のカウンタのリセット及び１回の動作を少なくとも実行
    するようにしたことを特徴とする同期式ランダムアクセ
    スメモリ装置。
  2. 【請求項２】 外部アドレス入力時にバーストアドレス
    発生用のカウンタのリセット及び１回の動作を少なくと
    も実行するようにした請求項１記載の同期式ランダムア
    クセスメモリ装置。
  3. 【請求項３】 外部アドレスの入力時にカウンタリセッ
    ト信号とこれに続けてカウンタエネーブル信号を出力す
    るカウンタ制御回路と、前記カウンタリセット信号に応
    じてリセットされ、そして前記カウンタエネーブル信号
    に応じてバーストアドレス設定動作を遂行するカウンタ
    と、を備えた請求項２記載の同期式ランダムアクセスメ
    モリ装置。
JP6274089A 1993-11-08 1994-11-08 同期式ランダムアクセスメモリ装置 Pending JPH07169265A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1993P23603 1993-11-08
KR1019930023603A KR100309800B1 (ko) 1993-11-08 1993-11-08 동기랜덤액세스메모리장치

Publications (1)

Publication Number Publication Date
JPH07169265A true JPH07169265A (ja) 1995-07-04

Family

ID=19367541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6274089A Pending JPH07169265A (ja) 1993-11-08 1994-11-08 同期式ランダムアクセスメモリ装置

Country Status (4)

Country Link
US (1) US5610874A (ja)
JP (1) JPH07169265A (ja)
KR (1) KR100309800B1 (ja)
TW (1) TW308691B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
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