JPH0650599B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH0650599B2
JPH0650599B2 JP60296929A JP29692985A JPH0650599B2 JP H0650599 B2 JPH0650599 B2 JP H0650599B2 JP 60296929 A JP60296929 A JP 60296929A JP 29692985 A JP29692985 A JP 29692985A JP H0650599 B2 JPH0650599 B2 JP H0650599B2
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latch
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    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にデータ読み出し回路
部の改良に関する。
〔従来の技術〕
半導体メモリにおいて、アドレス信号によって選択され
たメモリセルからの読み出しデータは、基本的には、セ
ンスアンプで増幅され、データ出力制御回路へ供給され
る。データ出力制御回路は読み出しデータにもとづく出
力データをデータ出力端子に発生する。
消費電力の低減のために、メモリセルの選択時間および
センスアンプの活性化時間を短くすることが行なわれて
いる。センスアンプが非活性化状態に移行しても、出力
データはデータ出力端子に発生され続ける必要がある。
この目的のために、センスアンプとデータ出力制御回路
との間にデータラッチ回路が設けられている。データラ
ッチ回路はセンスアンプの出力信号をラッチし、そのラ
ッチデータをラッチ出力制御回路に供給する。したがっ
て、センスアンプが非活性状態になっても、データ出力
制御回路は選択されたメモリセルに格納されていたデー
タを受けることになり、データ出力端子から出力データ
が得られる。
〔発明が解決しようとする問題点〕
しかしながら、ラッチ回路の存在は、同回路がセンスア
ンプの出力を読み出しデータとしてラッチし、その結果
にもとづいてデータ出力制御回路を駆動するに要する時
間を生じさせるという結果をもたらす。このため、デー
タ読み出し時間（アドレス入力時点から出力データ発生
時までの時間）が長くなり、データ読み出し動作の高速
化が阻害される。
本発明の目的は、データ読み出し動作が高速化された半
導体メモリを提供することにある。
〔問題点を解決するための手段〕
本発明による半導体メモリは、メモリセルから読み出さ
れたデータを増幅するセンスアンプと、前記センスアン
プの出力信号をラッチするデータラッチ回路と、前記デ
ータラッチ回路の出力信号および前記センスアンプの出
力信号のいずれか一方を制御信号に応答して選択し出力
するスイッチング回路と、前記スイッチング回路の出力
信号にもとづく信号をデータ出力端子に供給する出力制
御回路とを有する。
スイッチング回路は、センスアンプの出力信号をデータ
ラッチ回路を介することなく出力制御回路へ導くための
バイパス機能をもっている。したがって、出力制御回路
は、実質的な時間経過なしにセンスアンプの出力信号に
応答する。センスアンプの出力はデータラッチ回路にも
供給されラッチされる。スイッチング回路は、その後、
選択すべき信号をデータラッチ回路の出力信号に切換え
る。よって、本発明による半導体メモリでは、データ読
み出し動作がより高速化されると共に、消費電力の低減
化のためにセンスアンプが非活性化状態に移行しても出
力データは保持される。
〔実施例〕
以下、図面を参照しながら本発明を詳細に説明するが、
その前に本発明の理解を容易にするために従来の半導体
メモリの構成を図面により説明しよう。
第１６図に従来の半導体メモリのブロック図を示す。外
部信号としてのアドレス信号Ai（ｉ＝０，…，ｎ），チ
ップセレクト信号▲▼，入力データ信号DINおよび
ライトネーブル信号▲▼は入力バッファ601,602,60
3および612にそれぞれ供給される。ＸおよびＹアドレス
コーダ６０５および６０６は、アドレスバッファ信号A
i′，▲▼およびチップセレクトバッファ信号▲
▼に応答してＸおよびＹアドレス信号Xi,Yjを発
生する。クロック発生回路６０４は、アドレス変化検知
信号ψCSに応答して、ワード線ドライバ活性化信号
ψＸ，センスイネーブル信号ψＳおよびデータラッチ信
号ψＬを発生する。これら信号ψＸ，ψＳおよびψ
Ｌは、第１７図に示すように、この順番に従って所定の
時間遅延をもって発生され、ほぼ同時に停止する。ワー
ド線ドライバ６０７はＸデコーダ信号Xiおよび活性化信
号ψＸに応答してメモリセルアトリックス６０９内の一
つのワード線を選択する。これによって、選択されたワ
ード線につながったメモリセルからデータが読み出され
る。このとき、Ｙデコード信号Yiによってマトリックス
６０９内の一つのビット線が選択されているので、選択
されたワードおよびビット線の交点に配置されたメモリ
セルのデータが、マトリックス６０９内の図示しないセ
ンスアンプに供給される。センスアンプは、信号ψＸの
後に発生されるセンスイネーブル信号ψＳによって活性
化され、選択されたメモリセルのデータを増幅する。こ
の増幅信号が第１６図に読み出しデータＲＢとして示さ
れている。活性化信号ψＸおよびセンスイネーブル信号
ψＳは、第１７図から明らかなように、パルス信号とし
て示されている。したがって、メモリセルの選択および
センスアンプの活性化は読み出し動作の１サイクル期間
中の一部期間のみに行なわれる。この結果、消費電力が
低減される。
センスアンプの非活性化は、読み出しデータＲＢを消滅
させるが、ラッチ回路６１０によって読み出しデータＲ
ＢはラッチデータＬＢとして保持されている。データＲ
Ｂはセンスイネーブル信号ψＳの後に発生されるラッチ
クロック信号ψＬに応答してラッチ回路６１０に書き込
まれ、その結果ラッチ回路６１０はラッチデータＬＢを
発生する。したがって、読み出しデータＲＢが現われ、
ラッチデータＬＢが現われるまでに、ラッチ回路６１０
による時間遅延が必ず生じる。この時間は、第１７図に
Ｄ２として示されている。時間遅延Ｄ１はラッチクロッ
クψＬと読み出しデータＲＢとの時間差を表わす。ラッ
チデータＬＢは出力制御回路６１１に供給される。
出力制御回路６１１は、ライトイネーブル信号▲▼
がないときに活性化される。信号▲▼があるとき
は、バッファ信号▲▼によってデータ入力制御回
路６０５が活性化され、入力データＤINが選択されたメ
モリセルへ書き込まれる。信号▲▼がないときは、
内部信号ＷＥ′が活性化信号として動制御回路６１１を
活性化し、この結果、データ出力端子から出力データＤ
OUTが生じる。第１７図にＤ３として示されたラッチデ
ータＬＢから出力データＤOUTまでの遅延は、出力制御
回路６１１自体で生じるものである。
このように、データラッチ回路６１０の存在のために、
読み出しデータＲＢが現われてから出力データＤOUTが
現われるまで、(D1+D2+D3)の時間遅延を生じ、データの
高速読み出しができない。
第１図を参照すると本発明の一実施例による半導体メモ
リ、特に非同期型のスタティックランダムアクセスメモ
リ(S-RAM)のブロック図が示されている。アドレス信号A
i（ｉ＝０，１，２，…，ｎ）は入力バッファ１０１に
供給される。チップセレクト信号▲▼は、入力バッ
ファ１０２に供給される。データ入力信号ＤINおよびラ
イトイネーブル信号▲▼は、それぞれ入力バッファ
１０３および１０４に供給される。一つのアドレス入力
端子Aiに接続された入力バッファ101′の構成を第２図
に示す。三つのインバータ201-203によってアドレスバ
ッファ信号Ai′，▲▼が発生される。また遅延回
路２０４，ＡＮＤ回路２０５，二つのＮＯＲ回路206,20
7によって、アドレス信号Aiがロウレベルからハイレベ
ルへ、又はハイレベルからロウレベルへ変化する時に、
ワンショットパルス状のアドレス変化検知信号ψiが発
生される。信号ψiのパルス幅は遅延回路２０４の遅延
時間で決まる。
チップセレクト入力バッファ１０２は、第３図に示す様
に、三つのインバータ208,210,212、遅延回路２０９お
よびＡＮＤ回路２１１で構成され、チップセレクト変化
検知信号ψCS及びチップセレクトバッファ信号▲
▼を発生する。ここで、チップセレクト変化検知信号ψ
CSは、チップセレクト入力信号▲▼がハイレベルか
らロウレベルへ変化する時、即ちメモリ回路が非選択状
態から選択状態へ変化する時に発生され、そのパルス幅
は遅延回路２０９の遅延時間で決まる。入力バッファ１
０３および１０４は、第４図で示されるように、三つの
インバータ213-215でなる。
検知信号ψiおよびψCSはクロック発生部１１３に供給
される。クロック発生部１１３では、第７図に示す様
に、入力バッファ１０１及び１０２からの各アドレス変
化検知信号ψi（i=0,1,2,…,n）及びチップセレクト変
化検知信号ψCSをＯＲ回路２２１で受け、ＯＲ回路２２
１の出力は信号発生器２２２乃至２２５に供給される。
ワード線活性化信号ψＸ，センスイネーブル信号ψＳ、
ラッチクロック信号ψＬおよびスイッチング制御信号ψ
SWがそれぞれ発生される。信号ψＸ，ψＳ，ψCSおよび
ψＬは、第１図に示すように、この順番に従ってハイレ
ベルへ変化し、ほぼ同時にロウレベルに反転するが、厳
密には信号ψＬ，ψSW，ψＳおよびψＸの順に従ってロ
ウレベルとなる。
ワード線活性化信号ψＸはワード線ドライバ１０７に供
給される。ドライバ１０７には、Ｘアドレスデコーダ１
０５から発生されたアドレスデコード信号Xiも供給され
ている。ワード線ドライバ１０７は、第５図にす様に、
ＡＮＤ回路２１６を有するので、ワード線活性化信号ψ
Ｘがハイレベルの期間だけＸアドレスデコーダ信号Xiに
対応したワード線Wiを活性化する。ワード線活性化信号
ψＸがロウレベルの時は、Ｘアドレスデコーダ出力Xiが
ハイレベルであっても、ワード線Wiはロウレベルのまま
であっても、ワード線の選択時間を短かくしている。
データラッチ回路１１０は、第６図に示すように、Ｐチ
ャンネルＭＯＳトランジスタＱ10、ＮチャンネルＭＯＳ
トランジスタＱ11およびインバータ２１７でなるトラン
スファーゲート２２６と、インバータ２１８および２１
９でなるフリップフロップ２２７とを有する。フリップ
フロップ２２７の出力はインバータ２２０を介してラッ
チデータＬＢとして出力される。なお、ＰおよびＮチャ
ンネルＭＯＳトランジスタの区別をつけるために、Ｐチ
ャンネルＭＯＳトランジスタは丸で囲む。トランスファ
ゲート２２６はラッチクロックψＬで駆動される。信号
ψＬがハイレベルの期間だけトランスファーゲート２２
６が開き、メモリセルマトリックス１０９からの読み出
しデータＲＢを取り込む。このデータはフリップフロッ
プ２２７でラッチされ、ラッチデータＬＢがデータ出力
制御回路１１２に供給される。
第９図にメモリセルマトリックス１０９の構成を示す。
複数のワード線Wiと複数のビット線BLiの各交点にメモ
リセル９０１が配置されている。メモリセル９０１は、
第１０図に示す様に２個の抵抗負荷Ｒ91と４個のＮチャ
ンネルＭＯＳトランジスタＱ95乃至Ｑ98を有する。
第９図に戻って、各ビット線ＢＬの一端と電源Vccとの
間の負荷トランジスタＱ91が設けられており、各ビット
線の他端はトランスファゲート９０２に接続されてい
る。ゲート９０２はＮチャンネルトランジスタＱ92，Ｐ
チャンネルトランジスタＱ93およびインバータ３００で
構成され、Ｙアドレスデコーダ１０６（第４図）からの
デコード信号Yjにより一つのトランスファゲート９０２
がオンになる。各ビット線対ＢＬの相補の出力はオンの
トランスファゲート９０２を経てセンスアンプ９０３の
一対の入力端子にそれぞれ供給され、さらに、データ入
力制御回路１０８（第１図）の一対の出力端子ＤＢ，▲
▼にそれぞれ接続されている。データ入力制御回路
１０８はライトイネーブル信号▲▼（したがって、
▲▼）の制御のもとで、書き込むべき入力データ
ＤINの相補出力ＤＢおよび▲▼を選択されたメモリ
セル９０１に供給する。
センスアンプ９０３は、差動型式に接続されたトランジ
スタＱ80およびＱ81を有し、これらは、ゲートにセンス
イネーブル信号ψＳが供給されるトランジスタＱ82を電
源流として動作する。すなわちセンスアンプ９０３はψ
Ｓによって活性化される。トランジスタＱ83およびＱ84
はカレントミラー回路を構成し、トランジスタＱ80およ
びＱ81の能動負荷となる。トランジスタＱ80から出力が
取り出され、トランジスタＱ85，Ｑ86であるインバータ
を介して読み出しデータＲＢとなる。
メモリセルマトリックス１０９からの読み出しデータＲ
Ｂは、データラッチ回路１１０へ供給されると共に、本
発明によって新たに設けられたスイッチング回路１１４
の第１の入力端子に供給される。回路１１４の第２の入
力端子には、ラッチ回路１１０からのラッチデータＬＢ
が供給される。スイッチング回路１１４は、第８図に示
すように、その第１の入力端子と出力端子との間に並列
接続されたＮおよびＰチャンネルトランジスタＱ20，Ｑ
21と、第２の入力端子と出力端子との間に並列接続され
たＮおよびＰチャンネルトランジスタＱ23，Ｑ24とを有
し、スイッチング制御信号ψSWがトランジスタＱ20，Ｑ
24のゲートには直接に、Ｑ21，Ｑ23のゲートにはインバ
ータ２５０を介してそれぞれ供給されている。したがっ
て、スイッチング制御信号ψSWがロウレベルの期間は、
ラッチデータＬＢを選択し、これをスイッチングデータ
ＳＢとして出力し、一方、スイッチング制御信号ψSWが
ハイレベルのときは、読み出しデータＲＢを選択して出
力する。
次に、動作について説明する。
メモリ回路が選択状態、即ちチップセレクト入力信号Ｃ
Ｓがロウレベルの状態において、アドレス信号Aiが切り
換わると、Ｘアドレスデコーダ出力Xi及びＹアドレスデ
コーダ出力Yjが切り換わる。さらに、アドレス信号Aiの
変化に伴なって、アドレス変化検知信号ψiが発生し、
クロック発生器１１３はワード線活性化信号ψＸ，セン
スイネーブル信号ψＳ，スイッチング制御信号ψSW，お
よびラッチクロック信号ψＬをこの順番でロウレベルか
らハイレベルに立ち上らせる。まず、ワード線活性化信
号ψＸが立ち上ることによって、新らしいアドレスデー
タ出力Xiに対応するワード線Wiがロウレベルからハイレ
ベルに立ち上る。この活性化されたワード線につながっ
たメモリセル９０１内のトランスファーゲートトランジ
スタＱ95，Ｑ96が導通する。この結果、メモリセル９０
１の保持データがビット線ＢＬ，▲▼に現われる。
一方、新しいアドレスデータ出力Yjに対応して一つのト
ランスファゲート９０２開く。このとき、ライトイネー
ブル信号▲▼がロウレベルであれば、データ書き込
みモードであり、したがって、入力データＤINに対応し
た相補の書き込みデータＤＢ，▲▼がデータ入力制
御回路１０８から選択されたメモリセル９０１に供給さ
れる。このとき、出力制御回路１１２は非活性化状態に
あり、データは出力されない。一方、信号▲▼がハ
イレベルのときは、データ読み出しモードが実行され
る。選択されたメモリセル９０１にデータ“１”が格納
されているとすると、セル内のトランジスタＱ98がオン
状態にあるから、ビット線▲▼は第１１図に示すと
おりロウレベルに変化する。
センスイネーブル信号ψＳがその後立ち上ることによっ
て、セセンスアンプ９０３が活性化される。トランジス
タＱ80およびＱ81のゲートはそれぞれハイおよびロウレ
ベルにあるので、センスアンプ９０３からの読み出しデ
ータＲＢは、第１１図に示すように、信号ψＳより遅れ
てハイレベルに変化する。
読み出しデータＲＢが現われた後、スイッチング制御信
号ψSWが立ち上る。その時間差は、第１１図にＤ１とし
て示されるように、第７図で示したデータＲＢと信号ψ
Ｌとの時間差Ｄ１に等しい。
スイッチング制御信号ψSWの立上りにより、スイッチン
グ回路１１４は読み出しデータＲＢを選択して出力制御
回路１１２へ供給する。その選択に要する時間は、第１
１図でＤ４として示され、この時間Ｄ４が、第１６図に
関係して述べたラッチ回路６１０による遅延Ｄ２よりは
るかに小さいことはスイッチング回路１１４が単なるス
イッチ動作をしていることから明らかである。出力制御
回路１１２は、スイッチングデータＳＢに応答し、回路
１１２自体が要する動作時間（第１１図でＤ３として示
されている）を経過した後に、データ出力端子に出力デ
ータＤOUTを発生する。
したがって、読み出しデータＲＢが発生してから出力デ
ータＤOUTが現われるまでに要する時間はＤ１＋Ｄ４＋
Ｄ３となり、第１７図と比較して明らかなように、高速
データ読み出し動作が実現されている。
スイッチング制御信号ψSWの立上りにつづいてラッチク
ロック信号ψＬが立ち上る。ラッチクロック信号ψＬが
立ち上がると、前述のごとく時間遅延Ｄ２（第６図のト
ランスファゲート２２６およびフリップフロップ２２７
の動作に要する時間に相当する）を生じたのちラッチデ
ータＬＢが発生される。
ラッチデータＬＢの発生後、ラッチクロック信号ψＬ，
スイッチング制御信号ψSW，センスイネーブル信号
ψＳ，およびワード線活性化信号ψＸはこの順番でしか
しほぼ同時に立ち下がる。スイッチング制御信号ψSWの
立下りにより、スイッチング回路１１４はラッチデータ
ＬＢを選択した出力制御回路１１２へ供給する。したが
って、センスイネーブル信号ψＳの立下りにより読み出
しデータＲＢが不足となっても、出力データＤOUTは保
持される。センスイネーブル信号ψＳの立下りによりセ
ンスアンプ９０３は非活性化され、ワード線活性化信号
ψＸの立下により選択されていたワード線Wiは非活性化
となる。したがって、メモリセルマトリックス１０９で
の電力消費がかなり抑えらる。
このように、本発明による半導体メモリは、電力消費が
少なく、かつデータ読み出し速度が速いという効果を有
する。
さらに、本発明による半導体メモリでは、ノイズ信号に
対してはラッチクロック信号ψＬを発生させないように
することによって、アドレス端子に供給され得るノイズ
信号に対して誤動作が生じにくいという効果も有する。
半導体メモリに於いて、アドレス入力端子にパルス性の
ノイズが乗った場合、ノイによって一時的に出力データ
ＤOUTが失われることは許されるが、そのノイズが消え
た後には、ノイズが加えられる以前に出力されていた出
力データに戻らなければならない。
第１６図で示した従来のメモリでは、第１８図に示すよ
うに、アドレス入力端子に印加されたノイズにより出力
データＤOUTが破壊される場合がある。
第１６図の構成において、アドレス入力Aiが、第１８図
で示されたパルスノイズ1000のために、一瞬変化する
と、アドレスバッファ６０１はアドレス変化検知信号ψ
iを発生してしまう。この信号ψiの幅は、第１８図のよ
うに、パルス性ノイズ1000の幅と同程度となることは明
らかであろう。このため、アドレス変化検知信号ψiか
ら作られるワード線活性化信号ψＸ，センスイネーブル
信号ψＳ及びラッチクロック信号ψＬもその時間幅は、
第１７図に示す通常動作時に比べてかなり短きいもの
の、第１８図に示すように発生してしまう。一方、ワー
ド線活性化信号ψＸが発生されたときは、パルスノイズ
1000はすでに消え、アドレス端子のレベルはもとに戻っ
ているので、ノイズ1000が加えられる直前のアドレス信
号で選択されたメモリセル９０１が再び選択される。
半導体メモリに於いて、記憶容量の増加は、即ちメモリ
セルの数の増大は、個々のメモリセルを構成するトラン
ジスタの特性又は形状におけるバラツキをもたらし、こ
の結果、メモリセルの中には、実効的な電流能力がかな
り低下したメモリセルが出来上ってしまうことがしばし
ば発生する。以下、この様なメモリセルを“弱いメモリ
セル”と呼ぶことにする。
今、データ“１”が格納されている弱いメモリセルがア
ドレス信号によって選択されていて、アドレス入力端子
へのパルスノイズにより再び選択されたと仮定する。弱
いメモリセルはデータ“１”を格納しているので、ラッ
チデータＬＢおよび出力データＤOUTは第１８図のよう
にハイレベルにある。しかし、センスアンプの出力デー
タＲＢは自然放電により又は放電回路による強制放電圧
によりロウレベルにある。弱いメモリセルの再度の選択
は、同セルの格納データに応じて一対のビットラインの
一方の電位を引き下げることになるが、前述のように、
弱いメモリセルの電流能力はかなり低いため、一方のビ
ットラインの電位低下は比較的ゆっくりと行なわれる。
このため、センスイネーブル信号ψＳルセルが印加され
た時点でのセンスアンプの一対の入力端子間の電位差は
かなり小さく、センスアンプの出力データＲＢは大きく
変化せず、第１８図のようにハイレベルへゆっくりと変
化する。ラッチクロックψＬの発生によりデータラッチ
回路６１０は読み出しデータＲＢを取り込むが、そのと
きのセンスアンプの出力レベルが第１８図に示すとおり
実質的にロウレベルであるので、ハイレベルにあったラ
ッチデータＬＢの電位は立下り始める。前述のように、
信号ψＸ，ψＳおよびψＬはパルスノイズ1000に応答し
て発生されたから、それらのパルス幅はかなり小さい。
このため、読み出しデータＲＢが実質的にハイレベルを
とらないうちにこれら信号ψＸ，ψＳおよびψＬがなく
なり、第１８図のようにラッチデータＬＢはロウレベル
に反転する。この結果、出力ＤOUTもロウレベルに反転
する。弱いメモリセルにはデータ“１”が格納されてい
るので出力データＤOUTはハイレベルをとらなければな
らないことに注意されたい。すなわち、第１６図で示し
た半導体メモリでは、アドレス入力端子に印加されるパ
ルス性ノイズに応答して、誤った出力データＤOUTを発
生し続けることがあるという欠点もある。
これに対し、第１図で示した本発明による半導体メモリ
では、アドレス入力端子へのパルスノイズに応答して弱
いメモリセルが再び選択されても、出力データＤOUTの
レベルが一時的に変化するだけであり、出力データＤ
OUTはメモリセルの格納データに対応したレベルをと
る。これが第１２図に示されている。この弱いメモリセ
ルがデータ“１”を格納しているとすると、ノイズ1001
の印加前の本来のアドレス信号による選択によって、ラ
ッチデータＬＢおよび出力データＤOUTはハイレベルと
なっている。しかし、センスアンプ９０３の出力データ
ＲＢは自然放電により又は放電回路による強制放電よに
よりロウレベルに、ビット線ＢＬおよび▲▼はトラ
ンジスタＱ91によりハイレベルになっている。アドレス
端子へのノイズ1001の供給によって弱いメモリセルが再
度選択されると、同セルの電流能力がかなり小さいの
で、第１２図に示すごとく、ビット線▲▼の電位下
降速度がかなり遅く、この結果、センスアンプ９０３か
らの読み出しデータＲＢの立ち上にも遅くかつなだらか
となる。この状態でのスイッチング制御信号ψSWの到来
により、スイッチング回路１１４は読み出しデータＲＢ
を選択し、したがって、出力データＤOUTのレベルも低
下する。しかしながら、本実施例の半導体メモリでは、
データラッチ回路１１０が読み出しデータＲＢをラッチ
するために使われるラッチクロックψＬが、瞬間的なパ
ルスノイズ1001に対して発生されないように構成されて
いる。この結果、出力データはハイレベルを保持する。
第１３図および第１４図に、ラッチクロックψＬがノイ
ズに対して発生されないことが示されている。第１３図
は、第７図で示したラッチクロックψＬの発生回路２２
４の構成をより具体的に示し、第１４図はその動作波形
を示している。ＯＲ回路２２１（第７図）の出力はイン
バータ４００を介してＰチャンネルトランジスタＱ400
およびＮチャンネルトランジスタＱ401のゲートに共通
に供給される。トランジスタＱ400およびＱ401は電源間
に直列接続され、それらの接続点Ｎ400にコンデンサＣ
400が接続されて遅延回路を構成している。接続点Ｎ400
は二段のインバータ４０１，４０２を介してラッチクロ
ック出力端子に接続される。アドレス入力端子へのノイ
ズ印加により、変化検知信号ψiがＯＲ回路２２１を介
してインバータ４００に供給される。信号ψiのレベル
が第１４図にＶTINとして示されたインバータ４００の
閾値をこえると、その出力はロウレベルとなりトランジ
スタＱ400は導通、Ｑ401は遮断となる。コンデンサＣ
400が充電され始め、接続的Ｎ400の電位は上昇するが、
トランジスタＱ400の電流能力は比較的小さく設定され
ているので、接続点Ｎ400の電位上昇速度はかなり小さ
い。接続点Ｎ400のレベルがインバータ４０１の閾値Ｖ
TIN（４００および４０２と実質的に同じ）をこえない
うちに、ノイズに応答して発生された信号ψiはなくな
り、この結果、トランジスタＱ401が導通する。トラン
ジスタＱ401の電流能力は比較的大きく設定されている
ので、第１４図のように、接続点Ｎ400はすばやくロウ
レベルとなる。したがって、ノイズ印加によるラッチク
ロックψＬは発生しない。クロックψＬは、上記第１１
図，第１２図の例のように、パルスψiの幅が所定以上
であるとき初めて発生させる以外にも、パルスψＳまた
はψSWが所定幅より大きいことを検出してから初めて発
生させるようにしてもよい。
第１２図にもどって、本実施例ではノイズ入力によって
ラッチクロック信号ψＬが発生することはないから、デ
ータラッチ回路１１０からのラッチデータＬＢは読み出
しデータＲＢに影響されずにもとのデータ（ハイレベ
ル）を維持する。スイッチング制御信号ψSWの立ち下が
りによりラッチデータＬＢがスイッチングデータＳＢと
して出力制御回路１１２に供給されるので、出力データ
ＤOUTはハイレベルに戻る。このように、出力データＤ
OUTは一時的には電位低下を生じるが、実効的にはハイ
レベルを保持し続ける。従って、“弱いメモリセル”を
選択した状態に於ても、ノイズによる誤動作は発生しな
い。
なお、ψiの短かいパルス幅に対してψＬを出さないこ
とは、正規のアドレス変化にもとづくψＬの発生を遅ら
せることになるが、第１１図に関連して述べたようにス
イッチング回路１１４の働きにより読み出し速度の低下
はおこらない。
第１５図は、114′として示されるようにスイッチング
回路１１４の他の構成例を示し、ＰおよびＮチャンネル
トランジスタでなるトランスファーゲートの代わりに低
閾値のＮチャンネルトランジスタＱ500，Ｑ501を用いて
いる。低閾値電圧のＮチャンネルトランジスタは、第６
図のデータラッチ回路１１０におけるトランスファゲー
ト２２６および第９図のメモリセルアレイ１０９におけ
るトランスファゲート９０２として使ってもよい。この
構成により、素子数が少なく、かつほぼ同等の性能を有
するトランスファゲートを構成できる。
〔発明の効果〕
以上説明した様に、本発明は、ワード線及びセンスアン
プを読み出しに必要な所要期間だけ活性化することによ
り、平均動作電流の低減を計ったメモリ回路に於て、セ
ンスアンプからの読み出しデータをラッチ回路からのラ
ッチデータとを選択して出力制御回路に供給するスイッ
チング回路を設けたことによって読み出し速度がより高
速化され、また、アドレス入力端へのノイズの印加に対
してはラッチクロックψＬを発生させないようにするこ
とによって、誤動作の無い半導体メモリを実現してい
る。尚、前述の各実施例は、本発明によるCMOS構成のメ
モリ回路の例であるが、NMOS構成の場合、NMOS-CMOS混
成の場合、バイポーラトランジスタ構成の場合等のメモ
リ回路も、同様に本発明によって構成できる。その他、
本発明の主旨を満たす種々の応用例が可能であることは
言うまでもない。
【図面の簡単な説明】
第１図は本発明の一実施例を示す半導体メモリのブロッ
ク図、第２図は第１図におけるアドレスバッファの論理
回路図、第３図は第１図におけるチップセレクト入力バ
ッファの論理回路図、第４図は第１図におけるデータ入
力バッファおよびライトイネーブル入力バッファの論理
回路図、第５図は第１図におけるワード線ドライバの論
理回路図、第６図は第１図におけるデータラッチ回路の
回路図、第７図は第１図におけるクロック発生器の論理
回路図、第８図は第１図におけるスイッチング回路の回
路図、第９図は第１図におけるメモリセルマトリックス
の回路図、第１０図は第９図におけるメモリセルの回路
図、第１１図は第１図に示したメモリデータ読出し動作
を示す信号波形図、第１２図は第１図に示したメモリの
ノイズに応答した信号波形図、第１３図は第７図で示し
たラッチクロック発生器の回路図、第１４図は第１３図
の回路のノイズに応答した信号波形図、第１５図はスイ
ッチング回路の他の構成を示す回路図、第１６図は従来
のメモリを示す回路図、第１７図は第１６図で示したメ
モリのデータ読出し動作を示す信号波形図、第１８図は
第１６図に示したメモリのノイズに応答した信号波形図
である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリセルから読み出されたデータを増幅
    するセンスアンプと、前記センスアンプの出力信号をラ
    ッチするデータラッチ回路と、前記データラッチ回路の
    出力信号および前記センスアンプの出力信号のいずれか
    一方を制御信号に応答して選択し出力するスイッチング
    回路と、前記スイッチング回路の出力信号にもとづく信
    号をデータ出力端子に供給する出力制御回路とを有する
    ことを特徴とする半導体メモリ。
JP60296929A 1984-12-27 1985-12-27 半導体メモリ Expired - Lifetime JPH0650599B2 (ja)

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