JPH07169276A - 同期型メモリ - Google Patents

同期型メモリ

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JPH07169276A
JPH07169276A JP5312105A JP31210593A JPH07169276A JP H07169276 A JPH07169276 A JP H07169276A JP 5312105 A JP5312105 A JP 5312105A JP 31210593 A JP31210593 A JP 31210593A JP H07169276 A JPH07169276 A JP H07169276A
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JP
Japan
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clock signal
synchronization
word line
decoder
address
Prior art date
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Pending
Application number
JP5312105A
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Inventor
Azuma Suzuki
東 鈴木
Hatsuhiro Kato
初弘 加藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【目的】 この発明は、ワード線の二重選択を回避し
て、誤動作やアクセスタイムの遅れを防止し得る同期型
メモリを提供することを目的とする。 【構成】 この発明は、クロック信号ＣＫの一方の変化
点に同期して確定されたアドレスにしたがって、ワード
線を選択し、クロック信号ＣＫの他方の変化点に同期し
て全てのワード線を非選択状態にするパーシャルデコー
ダ２及びメインデコーダ３と、クロック信号ＣＫの一方
の変化点に同期して選択されたセルから出力されるデー
タを、クロック信号ＣＫの他方の変化点に同期して全て
のワード線が非選択状態となる前に保持する第３センス
アンプ６とを備えて構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、クロック信号に同期
してアクセスされる同期型メモリに関し、特にスタティ
ック型のランダム・アクセス・メモリ（ＳＲＡＭ）にお
けるアクセスを高速化した同期化メモリに関する。
【０００２】
【従来の技術】クロック信号に同期してアクセス動作が
行なわれる従来の同期型メモリとしては、例えば図７に
示すように構成されたものがある。
【０００３】図７において、同期型メモリは、外部から
アドレス信号を受けるアドレスバッファ１０１と、アド
レス信号をデコードしてアクセスデータを選択する第１
パーシャルデコーダ１０２、第２パーシャルデコーダ１
０３、メインデコーダ１０４と、アクセスデータを格納
保持するセル群１０５と、セル群１０５から読み出され
たデータをセンス増幅する第１，第２センスアンプ１０
６、第３センスアンプ１０７と、センス増幅された読み
出しデータを出力する出力バッファ１０８と、セル群１
０５にデータを書き込む書き込み回路１０９と、外部か
らクロック信号を受けて、第１，第２パーシャルデコー
ダ１０２，１０３、第３センスアンプ１０７及び書き込
み回路１０９にクロック信号と同相の内部クロック信号
ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５ならびにクロ
ック信号と逆相の内部クロック信号ＣＫ１Ｂ、ＣＫ２
Ｂ、ＣＫ３Ｂ、ＣＫ４Ｂ、ＣＫ５Ｂをそれぞれ対応して
供給するクロックバッファ１１０とを備えて構成されて
いる。
【０００４】このような構成において、レジスタ／レジ
スタ方式、すなわち第１パーシャルデコーダ１０２を例
えば図８に示すラッチ回路で構成し、第２パーシャルデ
コーダ１０３を例えば図９に示すラッチ回路で構成し、
第３センスアンプ１０７を図８に示すラッチ回路と図９
に示すラッ回路を組み合わせて構成し、デコーダならび
にセンスアンプにレジスタを備えるようにして、アドレ
ス信号と読み出しデータをそれぞれ保持しておく方式に
おいては、例えば図１１に示すタイミングチャートにし
たがってアクセス動作が行なわれる。なお、図８及び図
９に示すラッチ回路において、多入力で論理をとる場合
には、図１０に示すクロックドＮＡＮＤ（否定論理積）
回路を用いるようにすればよい。
【０００５】図１１において、サイクル（１）の読み出
しサイクルでは、クロック信号ＣＫの立ち上がりエッジ
により読み出しアドレス（Ｒｄ．Ａｄｄ１）が第１パー
シャルデコーダ１０２に取り込まれて確定する。この
時、取り込まれたアドレスは第１パーシャルデコーダ１
０２によって保持される。第１パーシャルデコーダ１０
２に取り込まれたアドレス信号は、第２パーシャルデコ
ーダ１０３を介してメインデコーダ１０４に与えられ、
ワード線が分割されてなるセクションワード線の例えば
セクションワード線ＳＷＬ２がメインデコーダ１０４に
より選択されると同時に、セクションワード線ＳＷＬ１
が非選択される。選択されたセクションワード線ＳＷＬ
２に接続されたセルからはデータがビット線対ＢＬ，Ｂ
ＬＢに読み出されてセンスアンプによりセンス増幅され
て出力される。この時、第３センスアンプはレジスタを
備えているので、サイクル（１）においては前のサイク
ルの読み出しデータを保持している。図１１に示すよう
に、サイクル（２）においてはクロック信号の立ち上が
りエッジに同期して新たな読み出しデータ（ＲｄＤａｔ
ａ１）が確定される。
【０００６】次に、読み出し動作から書き込み動作に移
行する際に、入出ピンが共通の場合には、読み出しデー
タと書き込みデータとの衝突を防ぐために両動作の間に
図１１に示すように非使用（Ｄｅａｄ）サイクル
（２），（３）が挿入される。
【０００７】次に、サイクル（４）においては、クロッ
ク信号の立ち上がりエッジに同期して書き込みアドレス
信号（ＷｒＡｄｄ４）が取り込まれて確定し、取り込ま
れたアドレス信号に対応したセルに書き込み回路１０９
を介して与えられたデータが書き込まれる。
【０００８】これに対して、第１，第２パーシャルデコ
ーダ１０２，１０３は同様な構成とし、第３センスアン
プを図９に示すラッチ回路で構成し、同一サイクル内で
アドレス信号の確定とデータの読み出しを行ない、この
データを次のサイクルで新たなデータが読み出されるま
で保持するレジスタ／ラッチ方式においては、例えば図
１２に示すタイミングチャートにしたがってアクセス動
作が行なわれる。
【０００９】図１２において、読み出しデータが第１，
第２センスアンプ１０６に読み出されるまでの動作は上
述したレジスタ／レジスタ方式と同様であり、サイクル
（１）におけるクロック信号ＣＫの立ち下がりエッジに
同期して第３センスアンプ１０７で読み出しデータがセ
ンス増幅され、サイクル（２）におけるクロック信号Ｃ
Ｋの立ち上がりエッジに同期して読み出しデータは第３
センスアンプ１０７にラッチされて、サイクル（２）に
おけるクロック信号ＣＫの立ち下がりエッジまで読み出
しデータは保持される。
【００１０】このような従来のレジスタ／レジスタ方式
又はレジスタ／ラッチ方式において、ワード線を選択制
御するメインデコーダ１０４は、例えば図１３に示すよ
うに構成されている。
【００１１】図１３において、複数のセクションワード
線ドライバーを駆動するメインデコーダ１０４は負荷が
極めて重くなるため、その出力段をバイポーラトランジ
スタ１１１とＮチャネルのＦＥＴ（電界効果トランジス
タ）１１２とにより構成し、両素子の接続点に接続され
るメインワード線ＭＷＬをバイポーラトランジスタ１１
１により充電して非選択にし、ＦＥＴ１１２により放電
して選択するようにしている。このようなデコーダ１０
４は、メモリを低電源電圧で動作させる場合には、ワー
ド線の駆動力を得るのに極めて有効である。
【００１２】しかしながら、チップ面積の増大を招くこ
となく限られた占有面積において出力段の両素子を形成
しようとすると、バイポーラトランジスタ１１１とＦＥ
Ｔ１１２とで駆動力に差が生じることになる。このた
め、ワード線を選択状態から非選択状態に移行させる場
合と、非選択状態から選択状態に移行させる場合とで移
行のスピードが異なる。これにより、ワード線の一時的
な二重選択が生じるおそれがあり、誤動作やアクセスの
遅れの原因となっていた。
【００１３】また、書き込み動作においては、図１１示
すように、セクションワード線ＳＷＬが確定されるまで
書き込みは待つ必要があり、周期（サイクルタイム）が
短くなると書き込み不良が生じることになる。
【００１４】
【発明が解決しようとする課題】以上説明したように、
従来の同期型メモリにあっては、低消費電力化を図るた
めの低電源電圧動作と高速動作を満足させるために、高
負荷のワード線を駆動するデコーダは、バイポーラトラ
ンジスタとＦＥＴとからなる出力段が採用されていた。
【００１５】しかしながら、出力段をバイポーラトラン
ジスタとＦＥＴとで構成した場合には、限られた占有面
積で形成さた両素子の駆動力に差が生じ、誤動作やアク
セス動作の遅れが生じ易くなるといった不具合を招いて
いた。
【００１６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ワード線の二
重選択を防止して、低電源電圧においても小型な構成で
高速動作を達成し、かつ高速周期においても書き込み不
良を生じない同期型メモリを提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、外部より与えられるクロッ
ク信号又は外部より与えられる信号に対して内部で発生
させるクロック信号の一方の変化点に同期してアドレス
が確定された後確定されたアドレスにしたがってワード
線を選択し、前記クロック信号の他方の変化点に同期し
て全てのワード線を非選択状態にするデコーダと、クロ
ック信号の一方の変化点に同期して選択されたセルから
出力されるデータを、クロック信号の他方の変化点に同
期してデコーダにより全てのワード線が非選択状態とな
る前に保持する回路とから構成される。
【００１８】請求項２記載の発明は、デコーダが、高位
電源と出力端子との間に接続されたバイポーラトランジ
スタによりアドレスに対応したワード線を選択し、低位
電源と出力端子との間に接続された電界効果トランジス
タにより前記クロック信号に応じてワード線を非選択に
するスイッチングによりワード線を駆動制御してなる出
力段を有して構成される。
【００１９】請求項３記載の発明は、外部より与えられ
るクロック信号又は外部より与えられる信号に対して内
部で発生させるクロック信号の一方の変化点に同期して
アドレスが確定する前に書き込みデータを入力して構成
される。
【００２０】
【作用】上記構成において、この発明は、ワード線の選
択と非選択とを同時に行わずにそれぞれ別々のタイミン
グにより行い、１つのアクセスサイクルの中で選択され
たワード線を非選択とすることにより次のアクセスサイ
クルが開始される前に一旦全てのワード線を非選択状態
にするようにしている。
【００２１】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００２２】図１はこの発明の一実施例に係わる同期型
メモリの構成を示す図である。
【００２３】図１において、同期型メモリは、アドレス
信号を受けるアドレスバッファ１と、アドレス信号をデ
コードしてワード線を選択制御するパーシャルデコーダ
２及びメインデコーダ３と、データを格納保持するセル
群４と、セル群４から読み出されたデータをセンス増幅
する第１，第２センスアンプ５及び第３センスアンプ６
と、読み出しデータを外部に出力する出力バッファ７
と、セル群４にデータを書き込む書き込み回路８と、外
部からクロック信号ＣＫを受けて、クロック信号ＣＫと
同相の内部クロック信号ＣＫ１，ＣＫ３，ＣＫ５及びク
ロック信号ＣＫと逆相の内部クロックＣＫ２Ｂ，ＣＫ３
Ｂ，ＣＫ５Ｂを生成し、内部クロック信号ＣＫ１をパー
シャルデコーダ２に、内部クロック信号ＣＫ２Ｂをメイ
ンデコーダ３に、内部クロック信号ＣＫ３，ＣＫ３Ｂを
第３センスアンプ６に、内部クロック信号ＣＫ５，ＣＫ
５Ｂを書き込み回路８に供給するクロックバッファ９と
を備え、クロック信号ＣＫの１サイクルにおいて、アド
レスを確定してデータの読み出し動作又は書き込み動作
を行なうようにしている。
【００２４】図２は図１に示すパーシャルデコーダ２と
メインデコーダ３の具体的な一構成を示す図である。
【００２５】図２において、パーシャルデコーダ２は、
内部クロック信号ＣＫの立ち上がりエッジに同期してア
ドレス信号を確定する論理ゲートで構成され、メインデ
コーダ３は、パーシャルデコーダ２の出力により導通制
御されるバイポーラトランジスタ３１と、内部クロック
信号ＣＫ２Ｂにより導通制御されるＮチャネルのＦＥＴ
３２とのスイッチング動作によりメインワード線ＭＷＬ
を駆動する出力段を有して構成されている。
【００２６】このような構成において、クロック信号Ｃ
Ｋの立ち上がりに同期して内部クロック信号ＣＫ１がハ
イレベルとなり、内部クロック信号ＣＫ２Ｂがロウレベ
ルになると、メインワード線ＭＷＬを選択するデコーダ
にあっては、メインデコーダ３のバイポーラトランジス
タ３１が導通状態、ＦＥＴ３２が非導通状態となり、メ
インワード線ＭＷＬがバイポーラトランジスタ３１によ
り充電されて高速にハイレベルとなり選択される。一
方、クロック信号ＣＫの立ち下がりに同期して内部クロ
ック信号ＣＫ１がロウレベルとなり、内部クロック信号
ＣＫ２Ｂがハイレベルになると、バイポーラトランジス
タ３１が非導通状態、ＦＥＴ３２が導通状態となり、メ
インワード線ＭＷＬがＦＥＴ３２により放電されて比較
的緩やかにロウレベルとなり非選択状態となる。
【００２７】このように、このデコーダは、クロック信
号ＣＫの立ち上がりに同期してメインワード線ＭＷＬを
選択し、クロック信号の立ち下がりに同期してアドレス
信号に無関係にメインワード線ＭＷＬを非選択状態とす
る。
【００２８】図３は図１に示す第３センスアンプ６の具
体的な構成を示す図である。
【００２９】図３において、第３センスアンプ６は、Ｐ
チャネルのＦＥＴ６１とＮチャネルのＦＥＴ６２を有し
て構成され、内部クロック信号ＣＫ３がハイレベル、内
部クロック信号ＣＫ３Ｂがロウレベルで第１，第２セン
スアンプ５の出力を受けて読み出しデータをセンスアン
プ６内に取り込み、内部クロック信号ＣＫ３がロウレベ
ル、内部クロック信号ＣＫ３Ｂがハイレベルでそれまで
取り込んでおいたデータをセンス増幅して出力バッファ
７に出力し、読み出しデータをラッチして保持する。
【００３０】次に、上記構成におけるアクセス動作を図
４に示す動作タイミングチャートを参照して説明する。
【００３１】図４において、外部から与えられるクロッ
ク信号ＣＫにおけるサイクル（１），（２），（６），
（７）は読み出しサイクル，サイクル（３）は非使用
（ｄｅａｄ）サイクル、サイクル（４），（５）は書き
込みサイクルである。
【００３２】まず、サイクル（１）におけるクロック信
号ＣＫの立ち上がりエッジに同期して読み出しアドレス
信号（ＲｄＡＤＤ１）が取り込まれて確定し、例えばセ
クションワード線ＳＷＬ２がハイレベルとなり選択され
て１つのセルが選択されデータが読み出される。読み出
されたデータは、第１，第２センスアンプ５でセンス増
幅されて第３センスアンプ６に与えられる。クロック信
号ＣＫがハイレベルにあっては、第３センスアンプ６は
第１，第２センスアンプ５でセンス増幅された読み出し
データをさらにセンス増幅して出力バッファ７に与え、
読み出しデータは出力バッファ７を介して外部に出力さ
れる。
【００３３】次に、クロック信号ＣＫが立ち下がると、
立ち下がりエッジに同期して選択されていたセクション
ワード線ＳＷＬ２がロウレベルとなり非選択される。こ
れにより、それまで非選択のセクションワード線はその
状態を保持して非選択であるので、全てのセクションワ
ード線が非選択状態となる。また、それまでセンス増幅
されていた読み出しデータは第３センスアンプ６によっ
てラッチされ保持される。したがって、全てのセクショ
ンワード線が非選択されて全てのセルが非選択状態とな
りデータが読み出されない状態になっても、正規のデー
タは第３センスアンプ６によって保持されることにな
る。
【００３４】次に、クロック信号ＣＫのサイクル（２）
においては、サイクル（１）と同様にしてデータの読み
出し動作が行なわれる。
【００３５】次に、サイクル（４）におけるクロック信
号ＣＫの立ち上がりエッジに同期して書き込みアドレス
信号（ＷｒＡＤＤ４）が取り込まれて確定し、例えばセ
クションワード線ＳＷＬ１が選択されて１つのセルが選
択される。一方、書き込み回路８を介してビット線対Ｂ
Ｌ，ＢＬＢに与えられた書き込み（入力）データは選択
されたセルに与えられて書き込まれる。
【００３６】このような書き込み動作において、書き込
みサイクル（４）におけクロック信号の立ち上がりエッ
ジにおいては、全てのセクショクワード線ＳＷＬが非選
択状態にあるため、書き込みのアドレス信号が確定して
いなくとも書き込みデータを書き込み回路８を介してビ
ット線対ＢＬ，ＢＬＢに与えても誤書き込みが発生する
ことはない。これに対して、ワード線の選択と非選択が
同時に起こる従来の方式にあっては、選択されるべきワ
ード線が確実にハイレベルとなり選択状態となり、非選
択されるべきワード線が確実にロウレベルとなり非選択
状態となるまで、書き込みデータを入力することはでき
なかった。したがって、この実施例においては、セクシ
ョンワード線ＳＷＬの選択を待つことなく書き込みサイ
クルにおけるクロック信号ＣＫの立ち上がりエッジに同
期して高負荷のビット線対ＢＬ，ＢＬＢに書き込みデー
タを与えることが可能となるため、書き込み動作を高速
に行うことができる。
【００３７】書き込み後の読み出し動作において、本発
明においては、書き込みサイクルの前半において書き込
みを終了されることができ、次の読み出しサイクルが始
まるまでにビット線対ＢＬ，ＢＬＢを十分にハイレベル
にプリチャージすることが可能となり、読み出し動作の
遅れを生じされない。これに対して、従来方式では、書
き込み動作が読み出しサイクルの直前まで行われている
ので、ビット線対ＢＬ，ＢＬＢを十分にプリチャージす
ることが困難となり、次の読み出し動作が遅れることに
なる。
【００３８】また、読み出し動作及び書き込み動作にお
いて、１つのサイクルの中でクロック信号ＣＫの立ち上
がりエッジに同期して所定時間内に１つのセクションワ
ード線ＳＷＬを選択した後クロック信号ＣＫの立ち下が
りエッジに同期して、全てのセクションワード線ＳＷＬ
を非選択状態にして、次のサイクルが開始されるまで全
てのセクションワード線ＳＷＬを非選択状態としている
ので、アドレス信号が変化する際の一時的なワード線の
二重選択は防止され、誤動作やアクセスタイムの遅れが
生じることはなくなる。
【００３９】さらに、セクションワード線ＳＷＬの選択
と非選択はそれぞれ別々のタイミングで行なわれるた
め、セクションワード線ＳＷＬをハイレベルとして選択
する駆動力とロウレベルとして非選択する駆動力とを同
等に設定する必要はなくなる。したがって、図２に示す
ようにデコーダの出力段をバイポーラトランジスタとＦ
ＥＴとで構成した場合には、バイポーラトランジスタの
駆動力と同等にＦＥＴの駆動力を設定する必要がないの
で、このＦＥＴの占有面積を小さくすることができ、さ
らに、ＦＥＴ３２はパーシャルデコーダ２が動作しない
ため、パーシャルデコーダ２が駆動すべきゲート容量が
小さくなり、アクセスタイムの高速化ならびに出力段の
前段の縮小化によるデコーダの小型化を図ることができ
る。
【００４０】また、読み出し動作及び書き込み動作にあ
っては、１つのサイクルの後半部分で全てのセクション
ワード線ＳＷＬを非選択状態とするため、次のサイクル
が開始されるまでにビット線対ＢＬ，ＢＬＢがプリチャ
ージされて初期化され、例えば同一のビット線対ＢＬ，
ＢＬＢから逆相のデータを読み出す場合には、アクセス
タイムにかかわる時間の中でビット線対ＢＬ，ＢＬＢの
電位を逆転させる必要はなく、読み出し動作を高速に行
うことが可能となる。
【００４１】なお、この発明は、上記実施例に限ること
はなく、図５の動作タイミングチャートに示すように、
外部から与えられる信号例えばクロック信号ＣＫに基づ
いて内部で生成される内部クロック信号に同期して動作
させるようにしても同様な効果を得ることができる。ま
た、図６の動作タイミングチャートに示すように、書き
込み動作を１つ前のサイクルのクロック信号の立ち下が
りエッジに同期して行うようにしても同様な効果を得る
ことができる。
【００４２】
【発明の効果】以上説明したように、この発明によれ
ば、ワード線の選択と非選択とを同時に行わずにそれぞ
れ別々のタイミングにより行い、１つのアクセスサイク
ルの中で選択されたワード線を非選択とすることにより
次のアクセスサイクルが開始される前に一旦全てのワー
ド線を非選択状態にするようにしているので、ワード線
の二重選択が回避されて、誤動作やアクセスタイムの遅
れを防止することができる。
【００４３】また、ワード線を選択する駆動力と非選択
する駆動力とを同等にする必要はなくなるので、デコー
ダを小型化できるとともにアクセスタイムを高速化する
ことができる。
【００４４】さらに、ワード線の選択を待つことなく書
き込みデータを入力できるので、書き込み動作を高速化
することができる。さらに、書き込み後の読み出しの遅
れを防止することができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施例に係わる同期型
メモリの構成を示す図である。
【図２】図１に示すデコーダの一構成例を示す図であ
る。
【図３】図１に示す第３センスアンプの一構成例を示す
図である。
【図４】図１に示す同期型メモリの動作タイミングチャ
ートである。
【図５】図１に示す同期型メモリの動作タイミングチャ
ートである。
【図６】図１に示す同期型メモリの動作タイミングチャ
ートである。
【図７】従来の同期型メモリの構成を示す図である。
【図８】図７に示す同期型メモリに用いられるラッチ回
路の一構成例を示す図である。
【図９】図７に示す同期型メモリに用いられるラッチ回
路の他の構成例を示す図である。
【図１０】図７に示す同期型メモリに用いられるラッチ
回路の他の構成例を示す図である。
【図１１】図７に示す同期型メモリにおけるレジスタ／
レジスタ方式の動作タイミングチャートである。
【図１２】図７に示す同期型メモリにおけるレジスタ／
ラッチ方式の動作タイミングチャートである。
【図１３】図７に示すデコーダの一構成例を示す図であ
る。
【符号の説明】
１ アドレスバッファ ２ パーシャルデコーダ ３ メインデコーダ ４ セル群 ５ 第１，第２センスアンプ ６ 第３センスアンプ ７ 出力バッファ ８ 書き込み回路 ９ クロックバッファ ３１ バイポーラトランジスタ ３２，６２ ＮチャネルＦＥＴ ６１ ＰチャネルＦＥＴ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 外部より与えられるクロック信号又は外
    部より与えられる信号に対して内部で発生させるクロッ
    ク信号の一方の変化点に同期してアドレスが確定された
    後確定されたアドレスにしたがってワード線を選択し、
    前記クロック信号の他方の変化点に同期して全てのワー
    ド線を非選択状態にするデコーダと、 クロック信号の一方の変化点に同期して選択されたセル
    から出力されるデータを、クロック信号の他方の変化点
    に同期してデコーダにより全てのワード線が非選択状態
    となる前に保持する回路とを有することを特徴とする同
    期型メモリ。
  2. 【請求項２】 前記デコーダは、高位電源と出力端子と
    の間に接続されたバイポーラトランジスタによりアドレ
    スに対応したワード線を選択し、低位電源と出力端子と
    の間に接続された電界効果トランジスタにより前記クロ
    ック信号に応じてワード線を非選択にするスイッチング
    によりワード線を駆動制御してなる出力段を有してなる
    ことを特徴とする請求項１記載の同期型メモリ。
  3. 【請求項３】 外部より与えられるクロック信号又は外
    部より与えられる信号に対して内部で発生させるクロッ
    ク信号の一方の変化点に同期してアドレスが確定する前
    に書き込みデータを入力してなることを特徴とする請求
    項１又は２記載の同期型メモリ。
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