JPH08195085A - データメモリ内のセンス増幅 - Google Patents

データメモリ内のセンス増幅

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JPH08195085A
JPH08195085A JP7048965A JP4896595A JPH08195085A JP H08195085 A JPH08195085 A JP H08195085A JP 7048965 A JP7048965 A JP 7048965A JP 4896595 A JP4896595 A JP 4896595A JP H08195085 A JPH08195085 A JP H08195085A
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sense amplifier
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JP7048965A
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Harry E Oldham
エドワード オールドハム ハリー
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Advanced Risc Machines Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 データメモリ内でのデータ出力時のグリッチ
を回避し、電力消費を低減するデータメモリを提供する
ことを目的とする。 【構成】 メモリセル内に記憶されたデータビットを表
現する２個の相補データ出力信号を生成するように動作
可能なメモリセルと、出力ラッチと、メモリセルに結合
し該データ出力信号の第１の状態に応答して、該出力ラ
ッチを第１の出力状態に放出するための第１センスアン
プと、前記メモリセルに結合し、前記データ出力信号の
第２の状態に応答して、前記出力ラッチを第２の状態に
設定するための第二センスアンプとを含む、データメモ
リを構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータメモリ内のセンス
増幅に関する。
【０００２】
【従来の技術】ランダムアクセスメモリ（ＲＡＭｓ）の
多くにおいては、格納データの高速読み取りのためにセ
ンスアンプが使用される。センスアンプは、ダイナミッ
クＲＡＭ、スタティックＲＡＭ、キャッシュＲＡＭ及
び、高速用に設計されたあらゆる組み込み型ＲＡＭ構造
に応用される。
【０００３】これらのメモリでは、ＲＡＭに供給される
メモリアドレスの一部は、一般的にはメモリセルの複数
行の一つを選択しかつアクティブにさせるために使用さ
れる。アクティブにされた行内のメモリセルの出力がビ
ットラインを介して並列にセンスアンプの入力に接続さ
れている。
【０００４】ＲＡＭリード・ライトサイクルは、新たな
アドレスを当該ＲＡＭのアドレス入力に設定する（通常
独立ＲＡＭチップの場合）か、またはクロックまたはそ
の他の制御信号の遷移（通常組み込み型制御デバイス内
のＲＡＭの場合）により開始され、それに引き続き多く
のイベントが発生する。第一に、ＲＡＭプリチャージの
状態がディスエーブルされ、ＲＡＭをアイドル状態から
解放しリード・ライト動作開始の準備がなされる。同
時、または極めて短い時間の後に、行デコーダが入力ア
ドレスのデコードを行い、単一の行ライン出力を発生す
る。中規模ＲＡＭでは、２５６の行制御ラインのうちの
ひとつを選択するための８アドレス入力のデコードであ
ろう。行制御ラインが選択された後、その行制御ライン
で制御されている全てのメモリセルがアクティブにさ
れ、それらの個別のメモリセルが読み書き可能となる。
【０００５】リードサイクルの場合は、選択されたメモ
リセルがこのメモリセルをそれぞれのセンスアンプに接
続しているビットラインの充電または放電を開始し、そ
の結果、充電電流またはビットライン上に結果として生
じる電圧変化がセンスアンプで検出される。センスアン
プの出力（すなわち、そのＲＡＭの当該行のデータ出
力）はシステムまたは出力データバスに強力なバッファ
を介して書き込まれる。ビットラインとセンスアンプと
の間にＲＡＭのセルのこのような選択をセンスアンプに
入力する前に更に減少させるマルチプレクスステージ
（カラムデコード）を設けてもよいが、このステージは
省略される場合が多く、カラムデコードが行デコードと
同時にイネーブルにされる場合が多い。
【０００６】センスアンプは単一のＲＡＭセルがビット
ライン上でイネーブルにされた際に、出力（ビットライ
ン）電流または電圧内の小さな変化を検出かつ増幅す
る。センスアンプは電流センスアンプまたは電圧センス
アンプの形式を取る。小さな入力変化に素早く反応する
ように平衡点が選択される。このためセンスアンプは比
較的大きな直流電流でバイアスされている。
【０００７】センスアンプが小さな入力変化を検出し、
その変化を最大の論理レベルにまで増幅した場合、次に
該ＲＡＭデータを伝搬させるためのなんらかの形式の出
力デバイスが必要となる。スタンドアロンのダイナミッ
クまたはスタティックＲＡＭ集積回路では、このような
出力デバイスまたはドライバは、データ処理システム内
のプリント回路基板上に駆動するように設計された入出
力パッドであろう。組み込み型のキャッシュまたはキャ
ッシュＲＡＭでは、出力は共有データバス上でドライブ
されるだろう。双方とも負荷キャパシタンスは非常に高
く、従って出力バッファは高電流ドライブを必要とし、
これも又高い電力消費を必要とする可能性がある。
【０００８】センスアンプ動作の更に欠点となる特徴
は、センスアンプの出力負荷キャパシタンスに対して実
施されるプリチャージまたは等化”グリッチ”（過渡的
な疑似信号）により消費される電力である。高速センス
アンプ設計時に生ずる共通の特性であるこれらのグリッ
ジは、”内部プリチャージ”として知られており、セン
スアンプ内の内部回路ノードは、ある論理値にプリセッ
ト或いは等化される。内部プリチャージは、新たな入力
がセンスアンプに与えられたときに急速な整定時間をも
たらす。しかしながら、内部プリチャージまたは等化を
使用することの欠点は、センスアンプが最初ひとつの値
を出力し、センスが実行されると直ちにそれを新たな値
でオーバーライト出来る点である。
【０００９】一例が、内部プリチャージ値が論理’０’
であるセンスアンプの場合により示される。即ちＲＡＭ
が待機状態にあり、リードサイクル開始時にセンスアン
プがイネーブルされた場合、アンプは最初、論理’０’
を出力するであろう。リードが開始されると、センスア
ンプ入力は、その出力が論理’１’または論理’０’の
いずれかで駆動されるように変化する。最終的に読み出
される値が論理’０’の場合は、当センスアンプが既に
その値を発生しているので明らかに何の問題もない、し
かし論理’１’出力の場合は最悪で、センスアンプは最
初、内部プリチャージにより論理’０’を出力するが、
センスアンプ入力に実際のデータが存在するために、論
理’１’が続いて出力されるであろう。
【００１０】一般的にＲＡＭ出力データは、連続するリ
ードサイクルとリードサイクルの間において出力レベル
を保持するようにラッチされるので、オールドのＲＡＭ
値が諭理’１’であり、新しい値もまた諭理’１’の場
合その出力は’１−０−１’の順序で急速に変化する。
ここにおける論理’０’レベルは一時的なグリッチであ
り、その間隔はセンスアンプがオンとなる時刻から、新
たなデータがセンスされる時刻迄の時間に等しい。
【００１１】上記出力グリッチは明らかに電力の浪費で
あり、特にＲＡＭ出力がグリッチを高集積スプリント回
路基板またはメインシステムバスに伝搬させる場合に顕
著である。
【００１２】
【発明の目的と要約】本発明の目的はデータメモリ内の
出力グリッチを防止することである。
【００１３】本発明はメモリセル内に記憶されたデータ
ビットを表現する２個の相補データ出力信号を生成する
ように動作可能なメモリセルと、出力ラッチと、該メモ
リセルと関連し、前記データ出力信号の第１の状態に応
答して、前記出力ラッチを第１の出力状態に設定するた
めの第一センスアンプと、前記メモリセルに関連し、前
記データ出力信号の第２の状態に応答して、前記出力ラ
ッチを第２の出力状態に設定するための第二センスアン
プとを含む、データメモリを提供する。
【００１４】本発明は上記の出力グリッチの問題を、デ
ータメモリ内で使用されるセンスアンプの数を倍にする
とことによりで解決する。このことにより、ＲＡＭ出力
ステージののより良好な制御が可能になり全体の電力消
費が削減される。
【００１５】本発明においては１個のメモリセル内に格
納されているデータをリードするために二つのセンスア
ンプを使用し、格納されているデータの個々の論理極性
を明確に検出することによりその出力が設定される、出
力ラッチを採用している。このラッチは一方または他方
のセンスアンプが入力変化にはっきりと応答した時にの
み上書きされるので、従ってグリツチは伝搬しない。
【００１６】一実施例に於て、あるセンスアンプはメモ
リセルからの正入力データで動作し、別のセンスアンプ
はメモリセルからの負の入力データで動作する。両方に
おいてある論理レベルに内部プリチャージまたは等化さ
れ、センス完了時に、センスアンプ出力のいずれか（但
し両方ではなく）が入力変化に依存して、プリチャージ
レベルから変化する。従ってセンスアンプ出力の一つは
の初期アイドル状態から変化しなければならないのでセ
ンスが完了したことの明確に示すなんらかの物が存在す
る。
【００１７】メモリセルの相補出力信号は、メモリセル
内に格納されているデータビットがアクセスされるアク
セスサイクルの間を除いて相補的である必要はないこと
は、当業者に理解されよう。
【００１８】好ましくはデータメモリは第一センスアン
プと第二センスアンプとに関連するメモリセル群と、デ
ータメモリに供給されたメモリアドレスに応答し、前記
メモリセル群の１つのメモリセルを制御して各々のデー
タ出力信号を生成させるためのアドレスデコーダーを含
む。この様にして一対のセンスアンプを多数のメモリセ
ルの間で共有出来る。
【００１９】複数のビットを含むデータワードを並列に
格納するデータメモリを提供するためには、複数のメモ
リセル群と、対応する複数の第一および第二センスアン
プを含み、各々のメモリセル群が関連する第一センスア
ンプと関連する第二センスアンプとを有するデータメモ
リであることが好ましい。
【００２０】好ましくはデータメモリはメモリセルのデ
ータ出力信号を予め定められた状態にプリチャージする
ための装置を含む。
【００２１】上で述べた間隔の間に出力ラッチに変化が
起きなくするために、メモリが第一および第二センスア
ンプを非ラッチ設定状態にプリチャージするための装置
を含むことが好ましい。
【００２２】好ましくは、データバッファが出力ラッチ
の出力をバッファリングするために接続されている。
【００２３】データメモリは、第一および第二センスア
ンプのいずれかにより生成される出力信号に応答して、
第一および第二センスアンプの動作をディスエーブルす
る手段を含むことが好ましい。センスアンプは特に高速
かつ入力の小さな変化に応答するように設計されてい
る。しかしこのことは、センスアンプが比較的大きな供
給電流を消費するという必然的な結果を招く。従って本
好適実施例においては、今日ＲＡＭ設計では、センスア
ンプがメモリセルの状態のセンスをＲＡＭリードサイク
ルの比較的初期の段階で完了しているとする。センス完
了後にセンスアンプの動作を保持すると、かなりの量の
不必要な電力流出がおこる。
【００２４】この問題はセンスアンプの動作を、センス
動作の完了に応答してディスエーブルにする（スィッチ
を切る）ように構成することで処理される。従ってはＲ
ＡＭリードサイクルの少なくとも一部ではセンスアンプ
の高電流消費が回避される。センス動作の完了に応答し
てセンスアンプをディスエーブルする事により、センス
アンプは’セルフタイム化’される。これはセンスアン
プがセンス動作の完了前、例えば予め定められた時間の
終了時点に、切らた場合に生じ可能性のある問題を回避
する。
【００２５】センスアンプの静供給電流（すなわちセン
スアンプの動作がディスエーブルされている時の供給電
流）は零である必要はないが、センスアンプの動作電流
よりもかなり低い、ことは当業者に理解できよう。
【００２６】更に有利な電力節約が本発明の実施例では
実行可能であり、そこではディスエーブルするための装
置がセンスアンプにより出力信号が生成されたことに応
答して、メモリセルの動作をディスエーブルにするよう
に動作可能である。
【００２７】出力を共有データバスに出力可能とするた
めに、データバッファがトライステートバッファであ
り、データメモリが、データバッファを高インピーダン
ス出力状態からセンスアンプで生成された出力信号を表
わす出力状態に、センスアンプにより出力信号が生成さ
れたことに応答して設定するための装置を含むことが好
ましい。この様にしてデータバッファはセンス動作が完
了するまで高インピーダンス状態から変化しない。しか
しながら、都合良く、データバッファをセンス動作が完
了した直後に出力するように、上記と同じ’セルフタイ
ミング’構成を使用して作ることが出来る。
【００２８】本発明の上記及びその他の目的、特徴およ
び利点は、添付図に対応して説明する実施例の以下の詳
細な説明から明らかとなろう。
【００２９】
【実施例】図１はランダムアクセスメモリの図式的ブロ
ック図であり、メモリセルの複数の行２０として構成さ
れたメモリセル配列１０を含む。
【００３０】メモリセル１０の各々は、リード動作中に
選択されると、’ｂｉｔ’と’ｎｂｉｔ’として参照さ
れるふたつの出力信号を生成する。行２０の各々の対応
する位置に於けるメモリセルのｂｉｔおよびｎｂｉｔ出
力は’ビットライン’とされる共通信号線３０に接続さ
れている。
【００３１】メモリリード動作の間、行検出器４０はそ
の行２０の内の一つを特定するためのアドレス信号５０
を受信し、アドレス信号５０とリードイネーブル信号６
０とに応答して、行イネーブル信号７０を生成し、これ
はメモリセルの行２０のひとつをリード動作可能とす
る。従って選択された行内のメモリセルはそれらのそれ
ぞれのｂｉｔおよびｎｂｉｔ出力をビットライン３の上
に配置し、選択されていない行内のその他の全てのメモ
リセルはビットライン３０に対して高インピーダンスを
配する。
【００３２】図４および図５を参照しながら後ほど更に
詳しく説明するように、メモリセルの行のイネーブルは
また更に別の行イネーブル信号６２の制御も受けるよう
にしてもい。この場合、信号６２と７０は各々の行２０
で論理ＡＮＤ操作（図示せず）で結合され、信号６２と
７０の両方が高の場合に１つの行がイネーブルされるよ
うにしている。図１では行イネーブル信号６２は点線で
図示されているが、これはここで説明されるいくつかの
実施例でのみ使用されることを表わしている。
【００３３】ビットライン３０はそれぞれのセンスアン
プ回路８０に接続されている。リード動作とリード動作
の間に、各々のメモリセル１０の出力（ｂｉｔとｎｂｉ
ｔ）は論理ハイ状態にプリチャージされる。メモリセル
の選択された行がリードされる際に、ｂｉｔまたはｎｂ
ｉｔのいずれかがプリチャージされたハイ状態からロー
状態に落ちる（これによりメモリセル内に論理１または
論理０が格納される状態が示される）。しかしながら、
メモリセル１０の２個の出力が物理的に長く、高インピ
ーダンスを有するビットライン３０に接続されているた
め、選択されたメモリセルの出力が変化する速度は遅
い。この理由により、センスアンプ回路８０はビットラ
イン電圧または電流内の小さな変化を増幅し、ｂｉｔと
ｎｂｉｔ出力のどちらが早い段階で変化しているかを検
出する。これはデータメモリの読み取り速度を増加させ
る。
【００３４】列デコードマルチプレクスステージ（図示
せず）がメモリセルとセンスアンプ回路８０との間に含
まれている場合もある。
【００３５】センスアンプ回路８０は、現在選択されて
いる行２０内の対応するメモリセル１０内に格納されて
いるｂｉｔを表す出力信号９０を生成する。センスアン
プ回路８０はトライステートバッファリングステージを
持ち、出力９０が共有システムデータバス（図示せず）
に接続されることを可能とする。
【００３６】図２はトライステートバッファリングステ
ージを有するセンスアンプ回路８０の図式図である。詳
細には、図２は二つのセンスアンプ１１０，１２０、ラ
ッチ回路１３０およびトライステートバッファ回路１４
０を図示する。図２に図示される回路はｂｉｔとｎｂｉ
ｔ信号を一対のビットライン３０から受信し、そしてそ
の出力としてバッファリングされた出力信号９０を生成
する。出力９０は別のトライステートバッファ付きデバ
イスによって共通（共有）データバスに接続されてい
る。
【００３７】二つのセンスアンプ１１０，１２０は、リ
ードイネーブル信号６０と同一のセンスイネーブル信号
６１によってイネーブルされ、これらは反対極性で並列
接続されており、センスアンプ１１０の非反転入力がビ
ットラインのｂｉｔ信号に接続され、そしてセンスアン
プ１２０の非反転入力がｎｂｉｔ信号に接続されるよう
になっている。両センスアンプ１１０，１２０は高速応
答が出来るようにプリチャージされている。この課題に
はセンスアンプの内部ノードと出力とを、リード動作で
使用される前に、予め定められた状態に設定することが
含まれる。詳細にはセンスアンプ１１０，１２０の出力
は低論理状態にプリチャージされ、センスアンプの非反
転入力に於ける信号が低論理状態に落ちると出力を高論
理状態に上昇させる。センスアンプの反転入力にの信号
が落ちた場合、センスアンプの出力は低論理状態に維持
される。
【００３８】従って、ｂｉｔまたはｎｂｉｔのいずれか
（しかし両方ではなく）がリード動作の間に落ちると、
センスアンプ１１０，１２０の一方のみがリード動作中
に高論理状態に上がる。センスアンプのもう一方の出力
はその間低論理状態に留まる。リード動作の後、ｂｉｔ
とｎｂｉｔ信号は高論理状態に戻り、両センスアンプの
出力は低論理状態に戻る。
【００３９】センスアンプ出力のひとつが過渡的な高レ
ベルにあると、ラッチ回路１３０の出力がふたつの可能
な状態の内のひとつに設定される。即ちラッチ１３０
は、センスアンプのプリチャージからの疑似応答に依存
したデータ出力ではなくて、むしろｂｉｔとｎｂｉｔ信
号のひとつが落ちたことを明確に検出して新たな出力を
設定する。
【００４０】ラッチ回路１３０は、二つのトランジスタ
１１１，１１２及び出力９０からトランジスタ１１１，
１１２の出力に於けるノード１１３へのフィードバック
経路とを含む。このフィードバック経路は一対の反転器
で構成され、そのうちのひとつ（反転器１１４）は、い
わゆる”弱い”（ｗｅａｋ）反転器である。弱い反転器
１１４はトランジスタ１１２の入力が論理低となると、
そのトランジスタの論理高出力は、ノード１１３を強制
的に高とするために反転器１１４の出力をオーバーライ
ドする程度に弱い。同様に、トランジスタ１１１の入力
が論理高となると、そのトランジスタの論理低出力はノ
ード１１３を強制的に低とするために、反転器１１４の
出力をオーバーライドする。
【００４１】センスアンプがアイドル状態時、トランジ
スタ１１１への入力は論理低であり、トランジスタ１１
２への入力は論理高である、従って弱い反転器はオーバ
ーライドされない。ラッチ回路で衝突は生じない、何故
ならばセンスアンプはトランジスタ１１２への入力が低
でかつ同時にトランジスタ１１１への入力が高という状
態を発生させることが出来ないからである。
【００４２】従ってノード１１３の論理状態は、出力９
０の前の状態（これは共有バスに接続されている別のデ
バイスにより駆動されよう）を、出力がセンスアンプ回
路によって新たな値で上書きされるまで、表している。
中間（グリッチ）出力は生成されない。
【００４３】ラッチ回路１３０の出力（ノード１３０に
於いて）はトライステートバッファ回路１４０でバッフ
ァリングされ、バッファリングされた出力９０として提
供され、これは続いてラッチ回路にその動作の一部とし
てフィードバックされる。
【００４４】トライステートバッファ回路１４０は従来
型の設計であり、論理ＮＡＮＤゲート１１８、論理ＮＯ
Ｒゲート１１９そして一対の出力トランジスタを含む。
この回路はリードイネーブル信号を入力として受信し、
これは入力としてＮＡＮＤゲート１１８および、反転さ
れた形でＮＯＲゲート１１９に供給される。
【００４５】リードイネーブル信号が高の場合は、ＮＡ
ＮＤゲート１１８およびＮＯＲゲート１１９はイネーブ
ルされ、バッファリングされた出力９０はノード１１３
に於ける論理レベルと同一となる。もしもリードイネー
ブル信号が低の場合は、ＮＡＮＤゲート１１８の出力が
高でＮＯＲゲート１１９の出力が低となる。これらの信
号はＮＡＮＤゲート１１８およびＮＯＲゲート１１９に
接続されている出力トランジスタ（それぞれＰチャンネ
ルトランジスタおよびｎチャンネルトランジスタ）を非
導通（すなわち高インピーダンスに設定）とする。この
時出力９０は駆動されず、これはその他のトライステー
トバッファが共通バスにアクセスすることを可能とす
る。
【００４６】図３はセンスアンプ回路８０’の第二の実
施例の図式図である。
【００４７】センスアンプ回路８０’は二つのセンスア
ンプ２００，２１０、ひとつのセンスアンプ出力ラッチ
２２０、ひとつの出力イネーブルラッチ２３０及びトラ
イステートバッファ回路２４０を含む。図２の回路と同
様、センスアンプ回路８０’はｂｉｔとｎｂｉｔ信号を
一対のビットライン３０から受信し、そしてバッファリ
ングされた出力信号９０をその出力に生成する。出力９
０は別のトライステートバッファ付きデバイスを介し
て、共通（共有）データバスに接続されている。
【００４８】センスアンプ２００，２１０は反対極性で
並列に接続され（図２と同様）、それらの出力は低論理
状態にプリチャージされている。センスアンプの出力は
もしもそのセンスアンプの非反転入力に於ける信号が低
論理状態に落ちると、高論理状態に上昇する。
【００４９】従って、’ｂｉｔ’ライン上の信号が落ち
た場合（対象としているメモリセルが論理零を格納して
いることを示している）、続いてセンスアンプ２００の
出力が上昇し、センスアンプ２１０の出力が低状態に留
まる。反対に、’ｎｂｉｔ’ライン上の信号が落ちた場
合（対象としているメモリセルが論理１を格納している
ことを示している）、続いてセンスアンプ２１０の出力
が上昇し、センスアンプ２００の出力が低状態に留ま
る。
【００５０】先と同様、センスアンプ２００，２１０は
リードイネーブル信号６０と同一のセンスアンプイネー
ブル信号６１でイネーブルされる。
【００５１】センスアンプ２００，２１０のそれぞれの
出力は並列に、センスアンプ出力ラッチ２２０と出力イ
ネーブルラッチ２３０の入力として供給される。
【００５２】センスアンプ出力ラッチ２２０はフリップ
フロップ回路２２５と一対のＮＯＲゲート２２３，２２
４を含む。メモリセルが論理零を格納している場合は、
センスアンプ２００の上昇中の出力は、フリップフロッ
プ２２５がノード２２１が高でノード２２２が低に向か
う状態であるように認識する。フリップフロップ出力は
センスアンプ出力と二つのＮＯＲゲート２２３，２２４
で結合されている。センスアンプ２００の出力が高であ
るので、ＮＯＲゲート２２３の出力は低であり、ＮＯＲ
ゲート２２４の出力は高である。ＮＯＲゲート２２３お
よび２２４の出力はトライステートバッファ回路２４０
に供給され、これは図２に関連して先に説明した形式と
同様である。
【００５３】この様にして、センスアンプ出力ラッチ２
２０の出力（すなわちＮＯＲゲート２２３，２２４の出
力）は、センスされているメモリセルの検出された状態
を反映する。ゲート２２３の出力が高で、ゲート２２４
のそれが低の場合、メモリセルの状態は高と検出され、
その逆も然りである。
【００５４】従ってフリップフロップ回路２２５はセン
スアンプ出力のひとつが上昇することに応じてのみ状態
を変化させる。センスアンプ２００，２１０の両方がプ
リチャージ（低）される時は、フリップフロップ回路２
２５の前の状態が有効のまま維持される。しかしなが
ら、フリップフロップ回路２２５の前の状態は回路８
０’では出力されない。これは出力イネーブルラッチ
が、センスアンプ出力の現在状態が検出されるまで有効
出力をバス上に出力しないように、トライステートバッ
ファ回路２４０を制御するためである。
【００５５】先に述べたように、センスアンプ２００，
２１０のそれぞれの出力はまた、出力イネーブルラッチ
２３０の入力としても供給され、これはリードイネーブ
ル信号６０を更に別の入力として受信する。出力イネー
ブルラッチ２３０はトライステートバッファ２４０を、
センスアンプ回路８０’が出力９０をメモリセルの内容
が検出された時にのみ共有データバス上に生成するよう
に制御する。即ち、出力イネーブルラッチ２３０は、セ
ンスアンプ出力の内のひとつが高状態に上昇するまでト
ライステートバッファ２４０を高インピーダンス出力状
態に保持するように制御する。
【００５６】出力イネーブルラッチ２３０はひとつのＯ
Ｒゲート２３１を含み、これはセンスアンプ出力を、Ｎ
ＡＮＤゲート２３２およびフリップフロップ回路２３３
に結合されているそれぞれの入力として受信する。フリ
ップフロップ回路２３３の出力は制御入力としてトライ
ステートバッファ２４０に供給される。
【００５７】センスアンプ２００，２１０がプリチャー
ジされる時、これらの出力は低論理状態である。ＯＲゲ
ート２３１の出力は従って低であり、ＭＡＭＤゲート２
３２の出力は高である。これは強制的に制御出力２３４
を低にそして制御出力２３５を高にする。図２を参照し
て先に説明したように、これはトライステートバッファ
２４０が高インピーダンス出力状態を仮定するように制
御する。
【００５８】センスアンプ２００，２１０の出力のひと
つが上昇すると、ＯＲゲート２３１の出力が高となる。
リードイネーブル信号６０もまた高であると仮定する
と、ＮＡＮＤゲート２３２の出力は低となる。これは強
制的に制御出力２３４を高、そして制御出力２３５を低
とする。再び、図２を参照して先に説明したように、制
御出力２３４，２３５のこれらの状態は、トライステー
トバッファ回路が正しい出力９０を共有バス上に提供す
ることを可能とする。出力９０はリードイネーブル信号
６０が再び低となるまで、駆動状態を維持する。
【００５９】いずれの場合も、トライステートバッファ
回路２４０はセンスアンプ出力が上昇するまで、出力す
ること（高インピーダンス状態から変化）を可能とはさ
れない。これは有効な出力がメモリセルの現在状態が検
出されるまで生成されないことを意味する。加えて、出
力９０の極性はＮＯＲゲート２２３，２２４のそれぞれ
の出力、従ってメモリセルの検出された状態を反映して
いる。
【００６０】図４はセンスアンプ回路８０’’の第三の
実施例の図式図である。
【００６１】センスアンプ回路８０’’は多くの点で図
３のセンスアンプ８０’に類似しており、この場合には
センスイネーブル信号６１’がリードイネーブル信号６
０と出力イネーブルラッチ２３０の出力から導かれてい
る点が異なる。
【００６２】実際センスイネーブル信号６１’はリード
イネーブル信号６０と制御信号２３４との論理的組み合
わせで導かれる。詳細には、リードイネーブル信号６０
は反転器２０１で反転され、この反転された信号は制御
出力２３４とＮＯＲゲート２０２で結合されている。
【００６３】従ってセンスイネーブル信号はリードイネ
ーブル信号が高で出力２３４が低の時のみイネーブルさ
れる。リード動作中、出力２３４が上昇すると、センス
アンプはディスエーブルされ、従って回路８０’’の不
必要な電力消費が軽減される。しかしながらこれは格納
データの不正確なセンシンクグは行わず、何故ならば先
に説明したように、信号２３４の上昇は、センスアンプ
出力のひとつが完全に上昇するまで、すなわちデータが
完全にセンスされ終わる時まで、行われないからであ
る。これはセンスアンプが’セルフタイム化’されてい
ることを意味し、これらが非導通とされる時刻が、これ
らがビットライン３０の状態検出機能を完了した直後と
なるように制御されている。
【００６４】回路８０’’の動作シーケンスが図５の図
式的タイミング図にまとめられている。
【００６５】図５に於いて、ＲＡＭリード動作はリード
イネーブル信号が高となることにより開始される。この
段階でセンスアンプ２００，２１０は共に低出力にプリ
チャージされており、制御出力２３４は低である。制御
信号２３４が低状態でかつリードイネーブル信号６０が
高状態であるという組み合わせは、センスアンプをセン
スイネーブル信号６１’で可能状態とさせる。
【００６６】センスアンプがビットライン３０の状態を
センスしたとき、すなわちセンスアンプ出力のひとつが
上昇したとき、センスアンプ出力ラッチはビットライン
のセンスされた状態を格納するように設定され、制御信
号２３４は高となる。これはふたつの効果を有する。即
ちトライステートバッファ回路２４０が出力可能とされ
センスアンプ２００，２１０が非導通とされる。
【００６７】トライステートバッファ回路２４０は最終
的にはリードサイクルの終了時点で、リードイネーブル
信号が低状態に戻ることにより非導通とされる。
【００６８】更なる電力低減がこの実施例で実現でき、
これはセンスイネーブル信号６１’から行イネーブル信
号６２（オプション）を上記参照の通り形成することで
実施する。この様にして、メモリセル１０の現在選択さ
れている行２０が、センスイネーブル信号が落ちた時に
（すなわち、メモリセルの現在状態がセンスが終了した
ときに）選択解除される。これは全てのセンスアンプ回
路８０’’からの、それぞれの行イネーブル信号６２
を、現在選択されている全ての行が、全てのセンスアン
プイネーブル信号が落ちたときにのみ選択解除されるよ
うに結合することで実現できる。
【００６９】本発明の図示された実施例を添付図を参照
してここまで詳細に説明してきたが、本発明はこれらの
詳細な実施例に限定されるものではなく、種々の変更並
びに修正が当業者によれば添付の特許請求の項で定めら
れた本発明の範囲並びに精神から逸脱することなく実行
できることは理解されよう。
【図面の簡単な説明】
【図１】ランダムアクセスメモリの図式的ブロック図；
【図２】センスアンプ回路の図式図；
【図３】センスアンプ回路の第二の実施例の図式図；
【図４】センスアンプ回路の第三の実施例の図式図；そ
して
【図５】図４に示すセンスアンプ回路の動作を図示する
タイミング図である。
【符号の説明】
１０・・・・・・・・メモリセル ２０・・・・・・・・メモリセル行 ３０・・・・・・・・ビットライン（共有信号線） ４０・・・・・・・・行検出器 ５０・・・・・・・・アドレス信号 ６０・・・・・・・・リード可能化信号 ６１・・・・・・・・センス可能化信号 ６２，７０・・・・・行可能化信号 ８０・・・・・・・・センスアンプ回路 ９０・・・・・・・・出力信号 １１０，１２０，２００，２１０・・・センスアンプ １３０・・・・・・・ラッチ回路 １４０，２４０・・・トライステートバッファ回路 ２２０・・・・・・・センスアンプ出力ラッチ ２２５，２３３・・・フリップフロップ回路 ２３４，２３５・・・制御出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５３ Ａ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 データメモリにおいてメモリセル内に記
    憶されたデータビットを表現する２個の相補データ出力
    信号を生成するように動作可能なメモリセルと、 出力ラッチと、 前記メモリセルと関連し、前記データ出力信号の第１の
    状態に応答して、前記出力ラッチを第１の出力状態に設
    定するための第一センスアンプと、 前記メモリセルと関連し、前記データ出力信号の第２の
    状態に対応して、前記出力ラッチを第２の出力状態に設
    定するための第二センスアンプとを含むことを特徴とす
    る、前記データメモリ。
  2. 【請求項２】 特許請求項第１項記載のデータメモリに
    おいて、 前記第一センスアンプと前記第二センスアンプとに関連
    するメモリセル群と、 前記データメモリに供給されるメモリアドレスに応答
    し、前記メモリセル群の１つのメモリセルを制御して各
    々のデータ出力信号を生成させるためのアドレスデコー
    ダーとを含むことを特徴とする、前記データメモリ。
  3. 【請求項３】 特許請求項第２項記載のデータメモリに
    おいて、 複数のメモリセル群と、 対応する複数の第一および第二センスアンプとを含み、
    各々のメモリセル群が、関連する第一センスアンプ及び
    第二センスアンプとを有することを特徴とする、前記デ
    ータメモリ。
  4. 【請求項４】 特許請求項第１項記載のデータメモリに
    おいて、前記メモリセルの前記データ出力を、予め定め
    られた状態にプリチャージするための手段を含むことを
    特徴とする、前記データメモリ。
  5. 【請求項５】 特許請求項第１項記載のデータメモリに
    おいて、前記第一および第二センスアンプを、非ラッチ
    設定状態にプリチャージするための手段を含むことを特
    徴とする、前記データメモリ。
  6. 【請求項６】 特許請求項第１項記載のデータメモリに
    おいて、前記出力ラッチの出力をバッファリングするよ
    うに接続されたデータバッファを含むことを特徴とす
    る、前記データメモリ。
  7. 【請求項７】 特許請求項第６項記載のデータメモリに
    おいて、前記バッファがトライステートバッファである
    ことを特徴とする、前記データメモリ。
  8. 【請求項８】 特許請求項第７項記載のデータメモリに
    おいて、 前記データメモリは、前記第１もしくは第２センスアン
    プのいずれかによる前記出力信号の発生に応答して、前
    記データバッファを高インピーダンス出力状態から、前
    記出力ラッチから発生された前記出力信号を表す出力状
    態に、設定するための手段を含むことを特徴とする、前
    記データメモリ。
  9. 【請求項９】 特許請求項第１項記載のデータメモリに
    おいて、 前記第一および第二センスアンプの動作を、前記第一お
    よび第二センスアンプのいずれかによる前記出力信号の
    生成に応答して、非動作状態にするための手段を含むこ
    とを特徴とする、前記データメモリ。
  10. 【請求項１０】 特許請求項第９項記載のデータメモリ
    において、前記非動作状態にするための手段が、前記第
    一および第二センスアンプのいずれかによる前記出力信
    号の生成に応答して、前記メモリセルを非動作状態にす
    ることを特徴とする、前記データメモリ。
JP7048965A 1994-01-31 1995-01-31 データメモリ内のセンス増幅 Pending JPH08195085A (ja)

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